JPH061459B2 - 二方向制御信号装置 - Google Patents

Description

【発明の詳細な説明】 （関連出願） 本願と同日付にて出願され、同じ譲受人に譲渡されたG.
J.Barlowの米国特許出願第 号「非同期バス・シ
ステムのための内部および相互優先順位の解決回路網」 〔産業上の利用分野〕 本発明は、同期動作に関し、特に２つの独立的に動作す
るシステム内部に生じる同期動作に関する。

〔従来の技術および解決しようとする課題〕

ある状況においては、２つの独立的に動作させられるバ
ス・システムをその間に情報を交換するため連結できる
ことが望ましくなる。このようなシステムにおいては、
両方のバス・システム上の装置が同じ通信経路により非
常に接近した時点で相互に連絡しようと試みる場合に、
デッドロック状態に遭遇し得る。このような状態を避け
るため、１つのシステムは情報要求の両方向の転送を制
御するためのシステム間リンク（ＩＳＬ）論理装置を使
用してきた。この形式の装置は、米国特許第4,234,919
号に記載されている。

上記の形式のシステムにおいては、全ての情報転送がマ
スター／スレーブ方式に基いて確保されたが、バスに対
するアクセスを要求しこれを許与された装置がマスター
となり、マスターによりアドレス指定される装置がスレ
ーブとなる。従って、システムがパワーアップされた
時、ユーザはどのシステムがマスターとなり他のものが
スレーブとなるべきかを確立した。この状態は更に、両
システムの初期化あるいはクリアのための手順を確立し
た（即ち、マスター装置を介して）。

あるシステムにおいては、１つのシステムが他のシステ
ムを初期化する規定即ち手順を確立することは困難とな
りかつ実用的でなくなる。例えば、２つの独立的に作動
されるバス・システムの場合には、各システムは、通常
の作動シーケンスの一部として初期化またはクリア信号
を生成することができる装置（例えば、通信装置）を持
ち得る。このため、両方のクリア信号が相互に接近した
時点、あるいはある場合には略々同時に生じ得る。

１つのバスから受取る回路が他のバスの伝送回路と接続
され、また他のバスの受取り回路が１つのバスの伝送回
路と接続されるように、これら２つのシステム・バスが
連結されることがしばしば見出される。このような構成
は、パワーオンされた時デッドロック状態を生じる。こ
のような状態を避けるため、あるシステムは、どの信号
が最初に受取られたかを検出するため遅延回線および遅
延回線エッジ検出回路を使用してきた。しかし、この方
法は信号が相互に接近した時点で生じる時状況を解決す
るが、信号が同時に到達した場合の状況は克服しない。
その結果、回路は遅延回線回路の周波数において発振し
ようとすることになる。

従って、本発明の目的は、２つの独立的に作動されるバ
ス・システムを連結するための改善された装置を提供す
ることにある。

本発明の別の目的は、信頼し得る方法で制御信号を両方
向に伝送するバス連結装置を提供することにある。

（発明の要約） 本発明の上記および他の目的は、本発明の両方向連結信
号装置の望ましい実施態様において達成される。本装置
は、２つのバス・システム間で予め定めた非同期の制御
信号を両方向に伝送する少なくとも１つの同期装置を含
む。各システム・バスは、システム全体の全ての装置を
ある特定の状態に置くために、このような非同期の制御
信号を独立的に生成することができる複数の装置を有す
る。この同期装置は、各々が１つのバス・システムから
他のバス・システムへの非同期制御信号を受取り、格納
し、再び送出するため個々に接続された１対の同期素子
を有する。

この同期素子はそれぞれ共通のタイミングのソースから
１組の相補クロック信号を受取るよう接続された１対の
直列接続された格納素子を含む。各相補クロック信号
は、直列接続された格納素子の個々のものに接続され
て、予め定めた位相が異なる関係を確立する。相補クロ
ック信号の速度は、同期装置の格納素子の動作における
不安定に打勝つように選択されている。

ある場合には、両方の同期素子の出力がフィードバック
構成に相互に連結され、非同期の制御信号が両方のバス
・システムから一方または両方の同期装置により受取ら
れる時、同期素子の一方のみが同期装置格納素子の状態
の関数として制御信号を再伝送することを可能にされる
ようになっている。このため、システム全体の作動が信
頼できる状態で進行することを保証する。別の場合に
は、同期装置格納素子の状態が、バス・システムの特定
の１つの非同期制御信号を再送出してこのシステムに他
のバス・システムより高い優先順位を与えるように復号
される。

更に、同期装置は、２つの重なった制御信号の内の到着
した制御信号が通常の状態に戻るまでは状況を維持する
非同期制御信号により条件即ちシステムの状態が規定さ
れるように構成されている。このため、非同期制御信号
が電源故障信号である場合には特に重要となる。

このような場合には、システム全体を電源故障状態即ち
両方の電源故障制御信号が通常の作動状態に戻るまでの
状態に止めさせることが重要である。本発明の別の特徴
は、同期装置をマイクロプログラムまたはファームウェ
アの制御下で制御信号を生成するよう可能状態にするこ
とができることにある。

本発明の装置はまた、非同期制御信号の同時の伝送が生
じる時、優先順位を解決するため必要な時間を最短にす
る。更に、これは、正と負のロジックの組合せを用いる
ことにより最小限度の複雑化で達成される。

構成および作動方法の両方に関して本発明の特性である
と考えられる斬新な特徴については、他の目的および利
点と共に、添付図面に関して以降の記述を考察すれば更
によく理解されるであろう。しかし、各図面は例示およ
び記述の目的にのみ示されるものであり、本発明を限定
する意図はないことを明瞭に理解すべきである。

〔実施例〕

第１図は、複数の同じ中央処理装置（ＣＰＵ）14乃至16
と、キャッシュ・メモリー18と、各々が内部に含まれる
多くのメモリー・モジュールの動作を制御する複数のメ
モリー制御装置20および28とを含むデータ処理装置10を
示している。これら装置は全て、図示のように高速度の
同期局所バス・システム12と一緒に接続している。

高速度の局所バス・システム12は、バス・インターフェ
ース装置（ＢＩＵ）30を介してバス・システム11と接続
している。図示の如く、複数の異なるサブシステムもま
た一緒にバス・システム11と接続している。例示した異
なるサブシステムは、ディスク・コントローラ32および
構内通信ネットワーク・コントローラ34を含む。サブシ
ステムおよびＢＩＵ30の各々は、これと関連する装置
（単数または複数）が非同期状態で別の装置またはバス
・システム11に対して指令、割込み、データまたは応答
／状態の形態での要求の送受を可能にするインターフェ
ース領域30〜50を含む。

バス・システム11は更に、このバス・システム11の左端
部に置かれる図示しない終端回路網を含む。この回路網
は、バス・システム11の高い優先順位端末を定義する。
図示したシステム形態においては、終端回路網の次に置
かれるＢＩＵ30が最も高い優先順位を有する。

指令、アドレスおよびデータ回線に加えて、バス・シス
テム11および12の各々は多数の各種の信号を転送するた
めの複数の回線を含む。これらは、マスター・クリアお
よびパワーオン信号を含む。バス・システム11において
は、これらの信号は第１図のＢＳＭＣＬＲ−００および
ＢＳＰＯＷＮ＋００と対応している。バス・システム12
においては、この信号は第１図におけるＸＣＬＥＡＲ−
００およびＸＶＯＲＥＤ＋００と対応している。

本発明によれば、ＢＩＵ30は、クロック回路30−30に加
えて複数のレゾルバ回路30−10を含む。このクロック回
路30−30は10MHzのクロックで、ＣＰＵ14および16に含
まれるマイクロプロセッサ内の諸動作を同期させるため
使用することができる。クロック回路30−30は第１図に
おいては別のブロックとして示されるが、この回路はＣ
ＰＵ14および16により使用されるシステム・クロックの
一部と考えることもできる。ＢＩＵ30はまた、色々な監
視、テストおよび診断の諸操作を行なうためのマイクロ
プロセッサ装置30−400を備えたマイクロプログラム化
されたシステム保守装置（ＳＭＦ）30−40を含む。ファ
ームウェアの制御下のＭＰＵ30−400は、本文に述べる
ようなレゾルバ30−10および30−20を使用するある状態
に第１図のシステム全体を置くための制御信号を生成す
る。

第２ａ図および第２ｂ図は、本発明の原理に従って構成
されたマスター・クリア・レゾルバ30−10およびパワー
オン・レゾルバ30−20を更に詳細に示している。最初に
第２ａ図においては、マスター・クリア・レゾルバ回路
30−10が１対の同期素子30−10Ａおよび30−10Ｂを含む
ことが判る。各同期素子は、１対の直列接続されたフリ
ップフロップ30−100および30−102を含む。このフリッ
プフロップは、略々18ナノ秒の短い遷移時間または整定
時間を有する74Ｆ74型フリップフロップ回路から構成さ
れている。

フリップフロップ100Ａおよび102Ａの各々の予め設定さ
れた入力ターミナル（単数または複数）が、１ｋΩび負
荷抵抗を介して正の電圧＋Ｖと接続する。このフリップ
フロップ100Ａおよび102Ａは、クロック回路30−30から
の１対の相補クロック信号ＣＬＫ10Ｍ＋００およびＣＬ
Ｋ10Ｍ−００の個々のものを受取るように接続されてい
る。

第１のシステム・バス11のマスター・クリア・フリップ
フロップ30−100Ａが、反転され受取り回路30−52によ
り信号ＢＳＭＣＬＲ＋１０としてデータ入力ターミナル
に対して加えられるバス・システム11からのバス・マス
ター・クリア信号ＢＳＭＣＬＲ−００を受取るように接
続されている。フリップフロップ30−100Ａは、レゾル
バ30−10Ａの作動をバス・システム11と同期させる負の
クロック信号ＣＬＫ１０Ｍ−００によりクロックされ
る。これが、18ナノ秒の期間の後安定出力信号ＢＳＭＣ
ＬＲ＋２０を生じる。

第２のシステム・バス11のマスター・クリア・フリップ
フロップ30−102Ａは、正のクロック信号ＣＬＫ１０Ｍ
＋００によりクロックされて、局所バス・システム12か
らの信号ＢＳＭＣＬＲ＋２０とマスター・クリア信号Ｘ
ＣＬＥＡＲ−００間の如何なる競合状態でも解消する。
フリップフロップ30−102Ａは、出力としてマスター・
クリア信号ＢＳＭＣＬＲ−３０を生じ、この信号は反転
されて駆動回路30−62を介してバス・システム12に与え
られる。また、信号ＢＳＭＣＬＲ−３０はバス・システ
ム12のマスター・クリア・フリップフロップ30−100Ｂ
および30−102Ｂの両方の予めセットされたターミナル
に対して与えられる。

第１のシステム・バス12のマスター・クリア・フリップ
フロップ30−100Ｂは、正のクロック信号ＣＬＫ１０Ｍ
＋００によりクロックされ、バス・システム12から受取
り側回路30−64を介してマスター・クリア信号ＸＣＬＥ
ＡＲ−１０を受取る。この信号は、レゾルバ30−10Ｂ作
動を、18ナノ秒の期間の後安定出力信号ＸＣＬＥＡＲ−
２０を生じるバス・システム12と同期させる。第２のバ
ス・システム12のマスター・クリア・フリップフロップ
30−102Ｂは、負のクロック信号ＣＬＫ１０Ｍ−００に
よりクロックされて、バス・システム11からの信号ＸＣ
ＬＥＡＲ−２０とマスター・クリア信号ＢＳＭＣＬＲ−
００間のいかなる競合状態も解消する。フリップフロッ
プ30−102Ｂは、出力としてマスター・クリア信号ＸＣ
ＬＥＡＲ−３０を生じ、この信号は駆動回路30−54を介
して連結回路網30−12を経てバス・システム11に対して
与えられる。連結回路網30−12はＮＯＲゲート30−120
およびＯＲゲート30−122を含み、その各々は反転入力
を有する。第１および第２の反転入力は、信号ＸＣＬＥ
ＡＲ−３０およびＦＷＭＣＬＲ−００を受取るように接
続されている。

ＮＯＲゲート30−120は、２進数「０」即ちローに強制
されつつあるマイクロプロセッサ30−400からのバス・
システム12のマスター・クリア信号ＸＣＬＥＡＲ−３０
またはファームウェア・クリア信号ＦＷＭＣＬＲ−００
に応答して、マイ・マスター・クリア負信号ＭＹＭＣＬ
Ｒ−００を２進数「０」即ちローの状態に強制する。信
号ＭＹＭＣＬＲ−００は、両方のバス・システム・マス
ター・クリア・フリップフロップのリセット（Ｒ）ター
ミナルに与えられて、これらがセットされるのを阻止す
る。連結回路網30−12のＯＲゲート30−122は、２進数
「０」の状態に強制されつつある信号ＸＣＬＥＡＲ−３
０または信号ＦＷＭＣＬＲ−００のいずれかに応答し
て、マイ・マスター・クリア正信号ＭＹＭＣＬＲ＋００
を２進数「１」に強制するよう作動する。

第２ｂ図から判るように、パワーオン・レゾルバ回路30
−20もまた、１対の同期素子30−20Ａおよび30−20Ｂを
含む。各同期素子は、１対の直列接続されたフリップフ
ロップ30−200および202を含む。このフリップフロップ
は、74Ｆ74型フリップフロップ回路から構成されてい
る。

フリップフロップ200Ａおよび202Ａの各々の予めセット
された入力ターミナル（単数または複数）は、１ｋΩの
ロード抵抗を介して正の＋Ｖ電圧に接続する。第１のバ
ス・システム11のパワーオン・フリップフロップ30−20
0Ａはバス・パワーオン信号ＢＳＰＷＯＮ＋００を受取
るように接続され、この信号は反転されて、受取り回路
30−56により信号ＢＳＰＷＯＮ−１０としてデータ入力
ターミナルに対して与えられる。フリップフロップ30−
200Ａは、負のクロック信号ＣＬＫ１０Ｍ−００により
クロックされ、この信号がレゾルバ30−20の作動をバス
・システム11と同期させる。このため、18ナノ秒の期間
後に安定出力信号ＢＳＰＷＯＮ−２０を生じる。第２の
バス・システム11のパワーオン・フリップフロップ30−
202Ａは正のクロック信号ＣＬＫ１０Ｍ＋００によりク
ロックされて、局所バス・システム12からの信号ＢＳＰ
ＷＯＮ−２０と交流電源故障信号ＸＡＣＦＡＬ＋００と
の間の如何なる競合条件をも解消する。フリップフロッ
プ30−202Ａは、出力として、信号ＢＳＰＷＯＮ−３０
から局所バス・システム電圧赤信号ＸＶＯＲＥＤ＋００
を生じ、この信号が反転されて駆動回路30−66を介して
局所バス・システム12へ与えられる。

第１のバス・システム12の交流電源故障フリップフロッ
プ30−200Ｂが正のクロック信号ＣＬＫ１０Ｍ＋００に
よりクロックされて、バス・システム12から受取り回路
30−68を介して交流電源故障信号ＸＡＣＦＡＬ＋００を
受取る。この信号がレゾルバ30−20Ｂの作動をバス・シ
ステム12と同期させて、18ナノ秒の期間後安定出力信号
ＸＡＣＦＡＬ＋２０を生じる。

第２のバス・システム12の交流電源故障フリップフロッ
プ30−202Ｂが負のクロック信号ＣＬＫ１０Ｍ−００に
よりクロックされて、バス・システム11からの信号ＸＡ
ＣＦＡＬ＋２０とパワーオン信号ＢＳＰＯＮ＋００との
間の如何なる競合状態をも解消する。フリップフロップ
30−202Ｂは、出力としてパワーオン信号ＸＡＣＦＡＬ
−３０を生じ、この信号が駆動回路30−57および30−58
を介してバス・システム11に与えられる。更に、信号Ｘ
ＡＣＦＡＬ−３０は、連結回路網30−22の反転入力ＮＯ
Ｒゲート30−220を介して、バス・システム11のパワー
オン・フリップフロップ30−200Ａおよび30−202Ａのリ
セット入力ターミナルに対して与えられる。更にまた、
駆動回路30−57および30−58は、マイクロプロセッサ30
−400からファームウェアが生じたパワーオン信号ＦＷ
ＡＣＦＬ−００を受取る。

バス11は反転レシーバおよび反転トランスミッタのバス
回路を使用するため、このバスから信号を送出する同期
装置が正のロジックにおいて実現されることが判るであ
ろう。バス12の場合には、非反転レシーバおよびトラン
スミッタのバス回路が用いられる。バス12からの信号を
再伝送する同期装置は、負のロジックにおいて実現され
る。

（作動の説明） 第１図、第２ａ図、第２ｂ図および第３図のタイミング
図に関して、本発明のレゾルバ回路の作動について次に
説明する。

（マスター・クリア・レゾルバ30−10） フリップフロップ30−100Ａおよび30−100Ｂは、それぞ
れバス・クリア回線に与えられたバス・クリア信号ＢＳ
ＭＣＬＲ−００およびＸＣＬＥＡＲ−００の状態を連続
的にサンプルする。これらの信号は、クロック信号ＣＬ
Ｋ１０Ｍ−００およびＣＬＫ１０Ｍ＋００により定義さ
れる異なる期間でサンプルされる。ＬＡＮコントローラ
34の如きバス・システム11の装置の１つが、クリア条件
を信号する時、マスター・クリア信号ＢＳＭＣＬＲ−０
０を２進数「０」即ちローの状態に強制する。非同期の
信号ＢＳＭＣＬＲ−００は受取り回路30−52により反転
され、通常非活動状態の正の入力信号ＢＳＭＣＬＲ＋０
０として第１のフリップフロップ30−100Ａに対して与
えられる。この正の信号ＢＳＭＣＬＲ＋１０は、第３図
に示されるように負のクロック信号ＣＬＫ１０Ｍ−００
に応答してフリップフロップ30−100Ａに対してクロッ
クされる。50ナノ秒の期間の後、正のクロック信号ＣＬ
Ｋ１０Ｍ＋００に応答して、正即ち２進数「１」の信号
ＢＳＭＣＬＲ＋２０が第２のフリップフロップ30−102
Ａに対してクロックされる。

その後、フリップフロップ30−102ＡのＱ否定側からの
２進数「０」の信号ＢＳＭＣＬＲ−３０が、反転駆動回
路30−62が局所バス・システム12のクリア信号ＸＣＬＥ
ＡＲ−００を２進数「０」即ちローに強制することを可
能にする。同時に、第３図に示されるように、信号ＢＳ
ＭＣＬＲ−３０が両方の局所同期フリップフロップ30−
100Ｂおよび30−102Ｂを２進数「１」の状態に強制し
て、バス・システム12からのクリア信号が同期装置30−
10Ｂにより受取られて格納されることを阻止する。この
状態は、マスター・クリア信号ＢＳＭＣＬＲ−００がバ
ス・システム11から除去されるまで継続する。

上記のことを要約すると、第３図から判るように、対を
なす同期フリップフロップ30−100Ａおよび30−102Ａは
非同期マスター・クリア信号ＢＳＭＣＬＲ−００を受取
り、如何なる不安定状態（即ち、最長18ナノ秒）でも解
消させ、クリーン出力パルスを局所バス・システム12へ
再び送出する。同時に、同期装置30−10Ａは、同期装置
30−10Ｂを予め定めた状態に強制することにより、如何
なるロックアップ即ち発振状態でも阻止する。

同様に、バス・システム12の装置の１つがクリア条件を
信号する時、これはマスター・クリア信号ＸＣＬＥＡＲ
−００を２進数「０」即ちローに強制する。局所バス・
システム12に与えられた２進数「０」即ちローの非同期
の負のマスター・クリア信号が、第１のフリップフロッ
プ30−100Ｂに対する入力信号ＸＣＬＥＡＲ−１０（通
常不活動状態にある）として、非反転受取り回路30−64
により与えられる。信号ＸＣＬＥＡＲ−１０は、正のク
ロック信号ＣＬＲ１０Ｍ＋００に応答して、フリップフ
ロップ30−100Ｂへクロックされる。50ナノ秒の期間
後、２進数「０」信号ＸＣＬＥＡＲ−２０が、負のクロ
ック信号ＣＬＫ１０Ｍ−００に応答して、第２のフリッ
プフロップ30−102Ｂに対しクロックされる。２進数
「０」の出力信号ＸＣＬＥＡＲ−３０は、対をなすフリ
ップフロップ30−100Ａおよび30−102Ａのリセット・タ
ーミナルに対して与えられる。この状態は「０」にリセ
ットし、あるいはフリップフロップ30−100Ａおよび30
−102Ａの状態を無効化する。換言すれば、フリップフ
ロップ30−102Ｂがマスター・クリア信号ＭＹＭＣＬＲ
＋００を反転駆動回路30−54を介してバス・システム11
へ送出する期間の間、両方のフリップフロップがブロッ
クされる。この状態は、局所バス・システム・クリア信
号ＸＣＬＥＡＲ−１０が局所バス・システム12から取除
かれるまで継続する。即ち、クリア・パルス信号の効果
はもはや存在しない。

このように、同期装置は各々、他のＤＣリセットおよび
プリセットされた入力ターミナルにその出力を交差接続
あるいはフィードバックされることにより、ロックアッ
プまたは発振状態を阻止するように相互に阻止即ち禁止
する。同時に、同期装置は、一次に１つの同期装置しか
状態を変化させないことを保証することにより、同時に
生じるバス・システム・マスター・クリア信号ＢＳＭＣ
ＬＲ−００およびＸＣＬＥＡＲ−１０の相互の優先順位
を解決する。即ち、それぞれ共通のクロック回路から生
じたフリップフロップ100Ａおよび100Ｂと接続された異
なる位相のクロック信号ＣＬＫ１０Ｍ＋００およびＣＬ
Ｋ１０Ｍ−００を用いることにより、これがフリップフ
ロップ100Ａおよび100Ｂが同時に状態を変化させず他方
を無効化しないことを保証する。同時に、各同期装置の
フリップフロップに与えられた正および負のクロック信
号ＣＬＫ１０Ｍ＋００およびＣＬＫ１０Ｍ−００が、完
全に非同期の信号を充分にクリーンに規定された前縁部
を有する安定した出力信号に変形する。最後に、他の位
相のクロック信号が、同期装置がマスター・クリア・バ
ス回線の状態に応答することができる前に、マスター・
クリア・パルスの効果が終ることを保証する。

また、第２ａ図から判るように、局所バス・システム12
はまたファームウェア制御下でマスター・クリア信号を
生じることもできる。これは、バス・システムの論理回
路をテストするため行なうことができる。例えば、信号
ＦＷＭＣＬＲ−００を２進数「０」即ちローの状態に強
制することにより、これがマスター・クリア信号ＢＳＭ
ＣＬＲ−００をバス・システム11に対して与えさせる。
信号ＦＷＭＣＬＲ−００を生じるフリップフロップが信
号ＣＬＫ１０Ｍ−００によりクロックされるものとしよ
う。これは、フリップフロップ30−100Ａのクロックの
ため使用されるものと同じ信号である。この信号は、同
期装置30−10Ａをして、後でマスター・クリア信号ＢＳ
ＭＣＬＲ−３０を局所バス・システム12に対し送出させ
る。同時に、信号ＢＳＭＣＬＲ−３０が、同期装置30−
10Ｂが局所バス・マスター・クリア信号ＸＣＬＥＡＲ−
１０に応答することを禁じる。信号ＸＣＬＥＡＲ−１０
は、信号ＦＷＭＣＬＲ−００を生じるフリップフロップ
をリセットするため使用される。ファームウェアが生成
したマスター・クリア信号の局所バス・システム12への
転送を阻止することにより、局所バス・システムは必要
に応じてバス・システム12のテストのため進めることが
できる。

（パワーオン・レゾルバ30−20） 第２ｂ図においては、同期装置30−20Ｂがバス・システ
ム11に対し局所バス・システム交流電源故障信号ＸＡＣ
ＦＡＬ＋００の状態の変化を伝送するよう作動する。即
ち、信号ＸＡＣＦＡＬ＋００は２進数「１」即ちハイに
強制される時、局所バス・システム12内の交流電力の損
失を表示する。このため、受取り回路30−68をして、通
常不活動な信号ＸＡＣＦＡＬ＋１０を２進数「１」に強
制させる。この信号は、正のクロック信号ＣＫ１０Ｍ＋
００に応答して、第１のフリップフロップ30−200Ｂに
クロックされる。50ナノ秒の期間後、フリップフロップ
30−200Ｂに格納された２進数「１」信号ＸＡＣＦＡＬ
＋２０が、負のクロック信号ＣＬＫ１０Ｍ−００に応答
してフリップフロップ30−202Ｂに対してロードされ
る。その後、フリップフロップ30−202Ｂの出力のＱ否
定側における局所バス・システム故障信号ＸＡＣＦＡＬ
−３０が、駆動回路30−57および30−58を介して、バス
・システム11に加えられる。

信号ＸＡＣＦＡＬ−３０が、連結ゲート30−220Ｂをし
て信号ＭＹＡＣＦＬ−００を２進数「０」に強制させ、
この信号は同期フリップフロップ30−200Ａおよび33−2
02Ａのリセット入力ターミナルに対して与えられる。こ
れは、同期装置30−20がバス・システム11から受取るパ
ワーオン信号ＢＳＰＷＯＮ＋１０における如何なる変化
も格納することを禁止即ち阻止する。このため、他の全
てのシステム状態を無効化する。

同様に、同期装置30−20は、バス・パワーオン信号ＢＳ
ＰＷＯＮ＋００における状態の如何なる変化も格納する
よう作動する。信号ＢＳＰＷＯＮ＋００が２進数「０」
即ちローの状態に切換えさせられる時、反転受取り回路
30−56が信号ＢＳＰＷＯＮ−１０を２進数「１」へ切換
え、電力がバス・システム11から取除かれたことを示
す。２進数「１」の信号ＢＳＰＷＯＮ−１０は、負のク
ロック信号ＣＬＫ１０Ｍ−００に応答して、フリップフ
ロップ30−200Ａへクロックされる。50ナノ秒の期間
後、フリップフロップ30−200Ａに格納された２進数
「１」の信号ＢＳＰＷＯＮ−２０が正のクロック信号Ｃ
ＬＫ１０Ｍ＋００に応答してフリップフロップ30−202
Ａに対してクロックされる。このため、局所バス・シス
テム信号による如何なる競合状態も解消する。その後、
信号ＢＳＰＷＯＮ−３０が２進数「１」に強制され、駆
動回路30−66をして電圧の赤信号ＸＶＯＲＥＤ＋００を
２進数「１」に強制させる。この状態は、局所バス・シ
ステム12に対してバス・システム11のパワーオン状態の
おける変化を信号する。

更に、局所バス・システムは、テストの目的のためファ
ームウェア交流電源故障信号ＦＷＡＣＦＬ−００を生成
することができる。再び、信号を生じるフリップフロッ
プは、フリップフロップ30−202Ａをクロックするため
使用された同じクロック信号によりクロックされなけれ
ばならない。また、この信号は、クロック回路が安定出
力を生じた後でのみ生成される（即ち、ローに切換えら
れる）ことになる。生成されると、信号ＦＷＡＣＦＬ−
００が駆動回路30−57および30−58をしてパワーオン信
号ＢＳＰＷＯＮ＋００を２進数「０」に強制させる。こ
の信号ＦＷＡＣＦＬ−００は、ゲート30−220Ｂをし
て、同期装置30−20のフリップフロップがバス・システ
ムのパワーオン信号ＢＳＰＷＯＮ＋００における状態の
変化に応答することを阻止させる。このため、テスト動
作のみを行なうことを許容する。

上記のことから、如何にして本レゾルバ回路が、バス・
システム11および12間の静的な非同期マスター・クリア
およびパワーオン信号の信頼性の高い伝送を保証するか
が判る。同期装置の実現のため正と負の両方のロジック
を使用することが、信頼性を高めながら複雑さを減少し
ている。

望ましい実施態様に対し多くの変更が可能であることが
理解されよう。例えば、両バス・システム11および12の
作動特性は変更可能である（例えば、正または負のロジ
ックが同期するか非同期であるか、等）。また、タイミ
ング・ソースは、如何なる方法でも特定バス・システム
と関連付けるかあるいは接続する必要がない。また、本
発明は、フリップフロップの形式あるいは信号の極性に
制約されるものではない。他の変更もまた当業者におい
て可能であろう。

法規に従って本発明の最善の形態について示し記した
が、頭書の特許請求の範囲に記載される如き本発明の主
旨から逸脱することなく変更が可能であり、また本発明
のある特徴を用いずに他の特徴のみを用いて有効となし
得るものである。

【図面の簡単な説明】

第１図は、本発明の装置を含むデータ処理システムの望
ましい実施態様を示すブロック図、第２ａ図および第２
ｂ図は本発明の装置を更に詳細に示す図、および第３図
は第２ａ図のレゾルバ回路の説明に用いられるタイミン
グ図である。 10…データ処理装置、11…バス・システム、12…バス・
システム、14、16…中央処理装置（ＣＰＵ）、18…キャ
ッシュ・メモリー、20…メモリー制御装置、28…メモリ
ー制御装置、30…バス・インターフェース装置（ＢＩ
Ｕ）、32…ディスク・コントローラ、34…構内通信ネッ
トワーク・コントローラ、30−10…マスター・クリア・
レゾルバ、30−12…連結回路網、30−20…パワーオン・
レゾルバ、30−22……連結回路網、30−30…クロック回
路、30−40…システム保守装置（ＳＭＦ）、30−50、30
−60…駆動／受取り回路、30−54…駆動回路、30−57、
30−58…駆動回路、30−64…受取り回路、30−68…受取
り回路、30−100、30−102、30−200、202…フリップフ
ロップ、30−120…ＮＯＲゲート、30−122…ＯＲゲー
ト、30−200…反転入力ＮＯＲゲート、30−400…マイク
ロプロセッサ装置。

Claims (11)

【特許請求の範囲】
1. 【請求項１】１対の独立的に動作するバス・システム間
   で制御信号を伝送するための二方向制御信号装置におい
   て、 各々が一方の制御信号入力と１つの制御信号出力とを有
   する１対のシンクロナイザ装置を設け、１つのシンクロ
   ナイザ装置の前記制御信号入力および出力は、前記対の
   バス・システムの一方および他方とそれぞれ接続され、
   他方のシンクロナイザ装置の前記制御信号入力および出
   力は、それぞれ前記他方および１つのバス・システムと
   接続され、前記各シンクロナイザ装置は直列接続された
   入出力段がそれぞれ前記制御信号入力および出力と接続
   され、該入出力段は各々１つのクロック入力を含み、前
   記１つのシンクロナイザ装置の前記入出力段はそれぞれ
   第１と第２の相補クロック信号を受取るように接続さ
   れ、前記他方のシンクロナイザ装置の前記入出力段はそ
   れぞれ前記第２と第１の相補クロック信号を受取るよう
   に接続され、 前記他方のシンクロナイザ装置の前記第１と第２の段に
   対する入力として前記シンクロナイザ装置の少なくとも
   １つにおける制御信号出力を接続する第１の手段を設
   け、該第１の手段は、前記第１と第２のバス・システム
   において同時に制御信号が生成される時、前記シンクロ
   ナイザ装置の唯一のものが前記バス・システムの１つか
   ら前記制御信号入力において受取る前記制御信号を前記
   制御信号出力および前記バス・システムの他の１つに対
   して再伝送することを可能にすることを特徴とする装
   置。
2. 【請求項２】前記相補クロック信号の速度が、前記対の
   シンクロナイザ装置の作動における不安定（メタスタビ
   リティ、metastability)に打勝つように選択されること
   を特徴とする請求項１記載の装置。
3. 【請求項３】前記バス・システムの１つと接続された装
   置を予め定めた状態に強制するため非同期的に生じたク
   リア信号を転送するよう作動し、前記第１の手段が前記
   １つのシンクロナイザ装置の前記制御出力を前記他のシ
   ンクロナイザ装置の前記入出力段に対し接続し、前記１
   つのバス・システムから受取るクリア信号に応答して、
   前記他方のシンクロナイザ装置の前記入出力状態を同じ
   予め定めた状態に強制する制御信号を生成することを特
   徴とする請求項１記載の装置。
4. 【請求項４】前記他方のシンクロナイザ装置の前記制御
   出力を前記１つのシンクロナイザ装置の前記入出力段に
   接続する第２の手段を設け、前記他方のシンクロナイザ
   装置は、前記クリア信号を前記１つのバス・システムに
   対して再伝送する間、前記他方のバス・システムから受
   取るクリア信号に応答して状態を切換えないように前記
   １つのシンクロナイザ装置の前記第１と第２の段を無効
   化する制御信号を生成することを特徴とする請求項３記
   載の装置。
5. 【請求項５】前記第１の手段が、プログラムが生成した
   制御信号を受取る第１の入力と、前記他のシンクロナイ
   ザ装置の制御出力と接続された第２の入力と、前記１つ
   のバス・システムと接続された出力とを有するゲート手
   段を含み、該ゲート手段は、前記のプログラム生成制御
   信号に応答して、前記他のシンクロナイザ装置が前記別
   のバス・システムから受取るクリア信号に応答すること
   を禁止する間、前記１つのバス・システムを前記１つの
   シンクロナイザ装置を介してテストするため前記１つの
   バス・システムにクリア信号を与えることを特徴とする
   請求項３記載の装置。
6. 【請求項６】前記シンクロナイザ装置の前記１つにおけ
   る前記制御信号出力が、前記対のバス・システムのどち
   らが他方よりも高い優先順位を持つかに従って選択され
   ることを特徴とする請求項１記載の装置。
7. 【請求項７】前記バス・システムの１つが電源故障状態
   にある時を表示するため非同期的に生成された電源制御
   信号を転送するよう作動し、前記第１の手段が前記他の
   シンクロナイザ装置の前記制御出力を前記１つのシンク
   ロナイザ装置の前記第１と第２の段に接続し、前記他の
   シンクロナイザ装置は、前記別のバスから受取る電源制
   御信号に応答して、前記電源制御信号を前記１つのバス
   ・システムに再伝送する間、前記１つのバス・システム
   における状態の変化を格納しないように前記１つのシン
   クロナイザ装置を無効化する制御信号を生成することを
   特徴とする請求項１記載の装置。
8. 【請求項８】前記第１の手段が、プログラム生成制御信
   号を受取る第１の入力と、前記他方のシンクロナイザ装
   置の前記制御出力と接続される第２の入力と、前記１つ
   のバス・システムと接続される出力とを有するゲート手
   段を含み、前記ゲート手段は、前記他方のシンクロナイ
   ザ装置が前記他のバス・システムから受取る電源制御信
   号に応答することを禁止する間、前記プログラム生成制
   御信号に応答して、前記１つのシンクロナイザ装置を介
   して前記１つのバス・システムをテストするため電源制
   御信号を与えることを特徴とする請求項７記載の装置。
9. 【請求項９】第１と第２の独立的に動作するバス・シス
   テム間で複数の制御信号を伝送するための二方向制御信
   号装置において、 各々が前記複数の制御信号の個々のものの転送を同期さ
   せる複数のシンクロナイザを設け、該各シンクロナイザ
   は、 複数の入力および出力を有し、第１と第２の入力はそれ
   ぞれ前記第１と第２のバス・システムと接続され、第１
   と第２の出力はそれぞれ前記第１と第２のバス・システ
   ムと接続され、 各々が１つのデータ入力と１対のクロック入力と１つの
   データ出力とを有する１対のシンクロナイザ装置を有
   し、前記１つの装置の該データ入力およびデータ出力は
   それぞれ前記第１と前記第２のバス・システムと接続さ
   れ、前記他方の装置の前記データ入力と前記データ出力
   はそれぞれ前記第２と前記第１のバス・システムと接続
   され、前記対のクロック入力は１組の相補クロック信号
   を受取るように接続され、前記各装置は直列接続された
   入出力双安定段がそれぞれ前記データ入力および前記デ
   ータ出力と接続され、前記各段が１つのクロック入力を
   含み、前記１つの装置の前記各段の前記クロック入力が
   前記組の相補クロック信号の個々のものを受取るように
   接続され、前記他方の装置の前記各段の前記クロック入
   力が前記組の相補クロック信号の交互に異なるものを受
   取るように接続され、 前記１つのシンクロナイザ装置の前記装置間に１対のフ
   ィードバック経路を提供するように、前記複数のシンク
   ロナイザ装置の第１のものの前記シンクロナイザ装置の
   前記データ入力およびデータ出力を内部的に相互に連結
   する第１の手段と、 前記第２のシンクロナイザの前記装置間にフィードバッ
   ク経路を提供するように、前記複数のシンクロナイザの
   第２のものの前記シンクロナイザ装置の前記データ入力
   およびデータ出力の少なくとも１つを内部的に相互に連
   結する第２の手段とを設け、該第１と第２の手段は各々
   が、前記制御信号が前記第１と第２のバス・システムに
   より同時に生成される時、前記第１と第２のバス・シス
   テム間で再伝送されるように、前記制御信号の唯１つが
   前記シンクロナイザの前記データ入力に対し与えられる
   ことを可能にすることを特徴とする装置。
10. 【請求項１０】１対のバス（１１、１２）のそれぞれに
    接続された装置が各バスに接続された装置に影響を与え
    ることを意図する制御信号を発生し、前記バスの内の１
    つに接続された装置の内の１つ（３４）によって発生さ
    れた制御信号の内の少なくとも１つ（ＢＳＭＣＬＲ−０
    ０）が、前記バスの内他の１つに接続された装置の内の
    １つ（１４）によって発生された制御信号の内の１つ
    （ＸＣＬＥＡＲ−００）と関係させる影響を与えること
    を意図されるものである、前記１対のバス間での制御信
    号の伝送を管理するための二方向制御信号装置（３０）
    であって、 前記１つのバス上の装置によって発生された前記１つの
    制御信号を受け取るために前記１つのバスの各々に接続
    された入力端子と、前記他のバスの各々に接続され、そ
    れぞれ他方のシンクロナイザ装置にも接続された出力端
    子とを有する１対のシンクロナイザ装置（３０−１０
    Ａ、１０Ｂ）と、 一対の相補クロック信号（ＣＬＫ １０Ｍ−００、ＣＬ
    Ｋ １０Ｍ＋００）を発生し、該クロック信号を前記シ
    ンクロナイザ装置のそれぞれに与えるクロック信号発生
    装置（３０−３０）と、を有し、 前記各シンクロナイザ装置が、その入力端子に接続さ
    れ、前記一方のクロック信号の特定の状態によって制御
    されて、各制御信号を受け入れて記憶する記憶回路（３
    ０−１００Ａ、１００Ｂ）を有し、 前記各シンクロナイザ装置が、前記受け取った各制御信
    号を記憶すると同時に、その出力端子が接続されたバス
    上に転送するために、該出力端子に出力信号（ＢＳＭＣ
    ＬＲ−３０、ＸＣＬＥＡＲ−３０）を与え、 該出力信号が、前記一方のシンクロナイザ装置の前記出
    力端子に与えられると同時に、前記他方のシンクロナイ
    ザ装置の記憶回路がその受け取った制御信号を記憶する
    のを不可能化することを特徴とする、 二方向制御信号装置。
11. 【請求項１１】各バスに接続された装置のいづれかによ
    って発生された前記１つの制御信号が、前記バスの特定
    のリード上を転送され、更に、 前記各シンクロナイザ装置の前記入力端子が、それぞれ
    のバスの前記特定のリードに接続され、 前記各シンクロナイザ装置の前記出力端子が、他方のバ
    スの前記特定のリードに接続される、 ことを特徴とする請求項11記載の装置。