JPH1056383A - 周期的にａ／ｄ変換を行うａ／ｄコンバータ回路 - Google Patents
周期的にａ／ｄ変換を行うａ／ｄコンバータ回路Info
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- JPH1056383A JPH1056383A JP8227840A JP22784096A JPH1056383A JP H1056383 A JPH1056383 A JP H1056383A JP 8227840 A JP8227840 A JP 8227840A JP 22784096 A JP22784096 A JP 22784096A JP H1056383 A JPH1056383 A JP H1056383A
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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Abstract
(57)【要約】
【課題】電池駆動の携帯端末機器等に音声入力やタッチ
パネル入力の為に内蔵されるＡ／Ｄコンバータ回路の消
費電力を低減するＡ／Ｄコンバータ回路の提供。 【解決手段】クロックを入力として周期的にＡ／Ｄ変換
を行うためのタイミング信号を発生するタイミング発生
回路と、クロックを入力としてＡ／Ｄ変換終了後に設定
されたＡ／Ｄ変換の変換周期に対応した停止時間だけＡ
／Ｄコンバータおよびタイミング発生器を停止状態にす
るスタンバイ信号を発生するスタンバイ制御回路を備
え、スタンバイ制御回路から出力されるスタンバイ信号
がアクティブになるとＡ／Ｄコンバータ回路がスタンバ
イ状態になりＡ／Ｄコンバータ回路の電流を停止し、ス
タンバイ信号がインアクティブになると再度Ａ／Ｄ変換
動作を開始する。Ａ／Ｄコンバータ回路の停止時間は可
変に設定自在とされる。
パネル入力の為に内蔵されるＡ／Ｄコンバータ回路の消
費電力を低減するＡ／Ｄコンバータ回路の提供。 【解決手段】クロックを入力として周期的にＡ／Ｄ変換
を行うためのタイミング信号を発生するタイミング発生
回路と、クロックを入力としてＡ／Ｄ変換終了後に設定
されたＡ／Ｄ変換の変換周期に対応した停止時間だけＡ
／Ｄコンバータおよびタイミング発生器を停止状態にす
るスタンバイ信号を発生するスタンバイ制御回路を備
え、スタンバイ制御回路から出力されるスタンバイ信号
がアクティブになるとＡ／Ｄコンバータ回路がスタンバ
イ状態になりＡ／Ｄコンバータ回路の電流を停止し、ス
タンバイ信号がインアクティブになると再度Ａ／Ｄ変換
動作を開始する。Ａ／Ｄコンバータ回路の停止時間は可
変に設定自在とされる。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ入力をデ
ィジタル符号に変換出力するＡ／Ｄコンバータ回路に関
し、特に、低消費電力が要求される携帯端末機器等、周
期的にＡ／Ｄ変換動作を行う音声入力や、タッチパネル
入力等に適用して好適とされるＡ／Ｄコンバータ回路に
関する。
ィジタル符号に変換出力するＡ／Ｄコンバータ回路に関
し、特に、低消費電力が要求される携帯端末機器等、周
期的にＡ／Ｄ変換動作を行う音声入力や、タッチパネル
入力等に適用して好適とされるＡ／Ｄコンバータ回路に
関する。
【０００２】
【従来の技術】周期的に連続してＡ／Ｄ変換を行うＡ／
Ｄコンバータ回路の第１の従来技術として、例えば特開
平３−１８５９２８号公報には、図７に示すようなＡ／
Ｄコンバータ回路が提案されている。図８は、図７に示
した第１の従来技術の動作を説明するためのタイミング
図である。
Ｄコンバータ回路の第１の従来技術として、例えば特開
平３−１８５９２８号公報には、図７に示すようなＡ／
Ｄコンバータ回路が提案されている。図８は、図７に示
した第１の従来技術の動作を説明するためのタイミング
図である。
【０００３】図７を参照して、コントロール回路２６
は、インターバル・クロック入力３１にしたがってカウ
ントを行うインターバル・カウンタ（不図示）を内蔵
し、このカウンタは、インターバル設定値９で設定され
たクロック数をカウントすると、変換回路（Ａ／Ｄ変換
回路）２に対して、変換開始信号２８を出力し（図８の
参照）、変換回路２は、アナログ入力４のＡ／Ｄ変換
終了後、ディジタル変換データ１０をセットし、変換終
了信号３０を出力する（図８の参照）。この変換終了
信号３０を受けてコントロール回路２６は変換停止信号
２９を出力し（図８の参照）、同時に、インターバル
・カウンタを起動する。
は、インターバル・クロック入力３１にしたがってカウ
ントを行うインターバル・カウンタ（不図示）を内蔵
し、このカウンタは、インターバル設定値９で設定され
たクロック数をカウントすると、変換回路（Ａ／Ｄ変換
回路）２に対して、変換開始信号２８を出力し（図８の
参照）、変換回路２は、アナログ入力４のＡ／Ｄ変換
終了後、ディジタル変換データ１０をセットし、変換終
了信号３０を出力する（図８の参照）。この変換終了
信号３０を受けてコントロール回路２６は変換停止信号
２９を出力し（図８の参照）、同時に、インターバル
・カウンタを起動する。
【０００４】インターバル・カウンタのカウント終了時
に、変換開始信号２８を出力して変換回路２を再度起動
し、上記の動作を繰り返す。
に、変換開始信号２８を出力して変換回路２を再度起動
し、上記の動作を繰り返す。
【０００５】また、図９に、より一般的なＡ／Ｄコンバ
ータの第２の従来技術の構成をブロック図にて示す。図
１０は、図９に示した第２の従来技術の動作を説明する
ためのタイミング図である。
ータの第２の従来技術の構成をブロック図にて示す。図
１０は、図９に示した第２の従来技術の動作を説明する
ためのタイミング図である。
【０００６】図９を参照して、この第２の従来技術は、
変換回路２に、所定のＡ／Ｄ変換のサンプリング・レー
トに対応した変換クロック入力３２を入力して、継続し
てＡ／Ｄ変換を行うことで、所定の周期のＡ／Ｄ変換を
実現している。
変換回路２に、所定のＡ／Ｄ変換のサンプリング・レー
トに対応した変換クロック入力３２を入力して、継続し
てＡ／Ｄ変換を行うことで、所定の周期のＡ／Ｄ変換を
実現している。
【０００７】したがって、Ａ／Ｄ変換終了後に、動作を
停止するというインターバル期間等は存在せず、常に、
Ａ／Ｄ変換動作を行っている。
停止するというインターバル期間等は存在せず、常に、
Ａ／Ｄ変換動作を行っている。
【０００８】
【発明が解決しようとする課題】近時、例えば携帯端末
機器においては、音声入力機能や、タッチパネルによる
入力機能が実装される等、周期的にＡ／Ｄ変換を行うＡ
／Ｄ変換器を内蔵する機器が増加している。
機器においては、音声入力機能や、タッチパネルによる
入力機能が実装される等、周期的にＡ／Ｄ変換を行うＡ
／Ｄ変換器を内蔵する機器が増加している。
【０００９】これらの携帯端末機器は、携帯性のために
電池で動作するものがほとんどであり、内蔵するＡ／Ｄ
変換器に対する消費電力の低減の要求が益々大きくなっ
てきている。
電池で動作するものがほとんどであり、内蔵するＡ／Ｄ
変換器に対する消費電力の低減の要求が益々大きくなっ
てきている。
【００１０】しかしながら、上記の第１の従来技術によ
るＡ／Ｄコンバータにおいては、Ａ／Ｄ変換終了後のイ
ンターバル中に電流をカットする機能手段を備えていな
いことから、Ａ／Ｄコンバータ回路に電流が流れ続け、
Ａ／Ｄ変換動作時以外も電力を消費して、低消費電力を
要求される電池駆動の携帯端末機器等において音声入力
やタッチパネルのデータ入力のために内蔵されるＡ／Ｄ
コンバータ回路が携帯端末機器の電池寿命を延ばすため
の障害となっている。
るＡ／Ｄコンバータにおいては、Ａ／Ｄ変換終了後のイ
ンターバル中に電流をカットする機能手段を備えていな
いことから、Ａ／Ｄコンバータ回路に電流が流れ続け、
Ａ／Ｄ変換動作時以外も電力を消費して、低消費電力を
要求される電池駆動の携帯端末機器等において音声入力
やタッチパネルのデータ入力のために内蔵されるＡ／Ｄ
コンバータ回路が携帯端末機器の電池寿命を延ばすため
の障害となっている。
【００１１】また、動作クロックの周期をサンプリング
・レートに対応させて連続してＡ／Ｄ変換動作を行うＡ
／Ｄコンバータでは常に動作時の電力が消費され、これ
も上記の従来技術と同様に携帯端末機器等の電池寿命を
延ばすための大きな障害になっている。
・レートに対応させて連続してＡ／Ｄ変換動作を行うＡ
／Ｄコンバータでは常に動作時の電力が消費され、これ
も上記の従来技術と同様に携帯端末機器等の電池寿命を
延ばすための大きな障害になっている。
【００１２】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、例えば電池で駆動
される携帯端末機器等に内蔵して好適とされ、電池駆動
の携帯端末機器等の動作時間を大幅に延ばすことを可能
とする、消費電力を低減し、Ａ／Ｄコンバータ回路を提
供することにある。
なされたものであって、その目的は、例えば電池で駆動
される携帯端末機器等に内蔵して好適とされ、電池駆動
の携帯端末機器等の動作時間を大幅に延ばすことを可能
とする、消費電力を低減し、Ａ／Ｄコンバータ回路を提
供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るＡ／Ｄコンバータは、アナログ入力信
号をディジタルデータに変換するＡ／Ｄコンバータ回路
において、動作クロックを入力として周期的にＡ／Ｄ変
換を行うためのタイミング信号を発生するタイミング発
生手段と、動作クロックを入力としてＡ／Ｄ変換終了後
に、予め設定されたＡ／Ｄ変換の変換周期に対応した停
止時間だけ、前記Ａ／Ｄコンバータおよび前記タイミン
グ発生器を停止状態にするためのスタンバイ信号を発生
するスタンバイ制御手段と、を備え、前記スタンバイ制
御手段から出力される前記スタンバイ信号がアクティブ
とされた期間、Ａ／Ｄコンバータ回路は、スタンバイ状
態となり、前記スタンバイ信号がインアクティブになる
と再度Ａ／Ｄ変換動作を開始することを特徴とする。
め、本発明に係るＡ／Ｄコンバータは、アナログ入力信
号をディジタルデータに変換するＡ／Ｄコンバータ回路
において、動作クロックを入力として周期的にＡ／Ｄ変
換を行うためのタイミング信号を発生するタイミング発
生手段と、動作クロックを入力としてＡ／Ｄ変換終了後
に、予め設定されたＡ／Ｄ変換の変換周期に対応した停
止時間だけ、前記Ａ／Ｄコンバータおよび前記タイミン
グ発生器を停止状態にするためのスタンバイ信号を発生
するスタンバイ制御手段と、を備え、前記スタンバイ制
御手段から出力される前記スタンバイ信号がアクティブ
とされた期間、Ａ／Ｄコンバータ回路は、スタンバイ状
態となり、前記スタンバイ信号がインアクティブになる
と再度Ａ／Ｄ変換動作を開始することを特徴とする。
【００１４】本発明においては、前記スタンバイ信号が
アクティブの期間に、Ａ／Ｄコンバータに流れる電流を
停止する手段を備えたことを特徴とする。
アクティブの期間に、Ａ／Ｄコンバータに流れる電流を
停止する手段を備えたことを特徴とする。
【００１５】また、本発明においては、前記スタンバイ
制御手段に対して停止時間が外部から設定されるスタン
バイ・カウンタを備え、前記スタンバイ・カウンタの設
定値に応じてＡ／Ｄコンバータ回路の停止時間が可変に
設定されることを特徴とする。
制御手段に対して停止時間が外部から設定されるスタン
バイ・カウンタを備え、前記スタンバイ・カウンタの設
定値に応じてＡ／Ｄコンバータ回路の停止時間が可変に
設定されることを特徴とする。
【００１６】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明のＡ／Ｄコンバータ回路
は、その好ましい実施の形態において、周期的にＡ／Ｄ
変換を行うもので、クロック信号（図１の６）を入力と
して周期的にＡ／Ｄ変換を行うためのタイミング信号
（図１の５、８）を発生するタイミング発生回路（図１
の１）と、クロック信号（図１の６）を入力としてＡ／
Ｄ変換終了後に設定されたＡ／Ｄ変換の変換周期に対応
した停止時間だけ、Ａ／Ｄ変換回路（図１の２）および
前記タイミング発生回路（図１の１）を停止状態にする
スタンバイ信号（図１の７）を発生するスタンバイ制御
回路（図１の３）を備え、スタンバイ制御回路（図１の
３）から出力されるスタンバイ信号（図１の７）がアク
ティブになると、Ａ／Ｄ変換回路（図の７）及びタイミ
ング発生回路（図１の１）がスタンバイ状態になり、Ａ
／Ｄ変換回路（図１の２）における電流パスがカットさ
れ、Ａ／Ｄ変換動作を停止する。
いて以下に説明する。本発明のＡ／Ｄコンバータ回路
は、その好ましい実施の形態において、周期的にＡ／Ｄ
変換を行うもので、クロック信号（図１の６）を入力と
して周期的にＡ／Ｄ変換を行うためのタイミング信号
（図１の５、８）を発生するタイミング発生回路（図１
の１）と、クロック信号（図１の６）を入力としてＡ／
Ｄ変換終了後に設定されたＡ／Ｄ変換の変換周期に対応
した停止時間だけ、Ａ／Ｄ変換回路（図１の２）および
前記タイミング発生回路（図１の１）を停止状態にする
スタンバイ信号（図１の７）を発生するスタンバイ制御
回路（図１の３）を備え、スタンバイ制御回路（図１の
３）から出力されるスタンバイ信号（図１の７）がアク
ティブになると、Ａ／Ｄ変換回路（図の７）及びタイミ
ング発生回路（図１の１）がスタンバイ状態になり、Ａ
／Ｄ変換回路（図１の２）における電流パスがカットさ
れ、Ａ／Ｄ変換動作を停止する。
【００１７】一方、スタンバイ信号（図１の７）がイン
アクティブになると、タイミング発生回路（図１の１）
が作動し、変換回路（図１の２）は、再度Ａ／Ｄ変換動
作を開始する。
アクティブになると、タイミング発生回路（図１の１）
が作動し、変換回路（図１の２）は、再度Ａ／Ｄ変換動
作を開始する。
【００１８】また、本発明の実施の形態においては、ス
タンバイ制御回路（図１の３）は、Ａ／Ｄ変換動作の停
止時間を外部から設定できるスタンバイ・カウンタ（図
３の１７）を内蔵し、スタンバイ・カウンタの設定値に
したがってＡ／Ｄコンバータ回路の停止時間を変更する
ことが可能とされている。
タンバイ制御回路（図１の３）は、Ａ／Ｄ変換動作の停
止時間を外部から設定できるスタンバイ・カウンタ（図
３の１７）を内蔵し、スタンバイ・カウンタの設定値に
したがってＡ／Ｄコンバータ回路の停止時間を変更する
ことが可能とされている。
【００１９】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００２０】図１は、本発明の一実施例に係るＡ／Ｄコ
ンバータ回路の構成をブロック図にて示したものであ
る。
ンバータ回路の構成をブロック図にて示したものであ
る。
【００２１】図１を参照して、本発明の一実施例におい
て、アナログ入力４を入力しこれをディジタル変換デー
タとして出力する変換回路２と、クロック信号６を入力
としタイミング信号５、８を出力するタイミング発生回
路１と、変換回路２のスタンバイ制御を行うスタンバイ
制御回路３、とを備えて構成されている。
て、アナログ入力４を入力しこれをディジタル変換デー
タとして出力する変換回路２と、クロック信号６を入力
としタイミング信号５、８を出力するタイミング発生回
路１と、変換回路２のスタンバイ制御を行うスタンバイ
制御回路３、とを備えて構成されている。
【００２２】タイミング発生回路１は、Ａ／Ｄ変換およ
びスタンバイ動作の動作開始、動作終了等のタイミング
を制御する複数のタイミング信号５および８を生成す
る。
びスタンバイ動作の動作開始、動作終了等のタイミング
を制御する複数のタイミング信号５および８を生成す
る。
【００２３】スタンバイ制御回路３は、変換回路（アナ
ログ・ディジタル変換回路）２のサンプリング・レート
にあわせて、Ａ／Ｄ変換動作の終了後から次のＡ／Ｄ変
換動作の開始までＡ／Ｄコンバータ回路の動作を停止す
るための制御を行う。
ログ・ディジタル変換回路）２のサンプリング・レート
にあわせて、Ａ／Ｄ変換動作の終了後から次のＡ／Ｄ変
換動作の開始までＡ／Ｄコンバータ回路の動作を停止す
るための制御を行う。
【００２４】また、図２は、変換回路２の基本的な構成
をブロック図にて示したものである。
をブロック図にて示したものである。
【００２５】図２を参照して、変換回路２は、逐次比較
型の構成とされ、変換途中のディジタル・フィードバッ
ク・データ１５から比較データ１４（アナログ出力）の
電圧を出力する抵抗ストリング回路１１と、アナログ入
力と比較データとの電圧の比較を行う比較器１２と、比
較器１２の出力を順次格納してディジタル・フィードバ
ック・データ１５を抵抗ストリング回路１１へ戻すとと
もに、最終的にＡ／Ｄ変換結果であるディジタル変換デ
ータ１０を格納出力する変換結果レジスタ１３と、を備
えて構成される。スタンバイ制御回路３からのスタンバ
イ信号７は、抵抗ストリング回路１１及び比較器１２に
入力され、タイミング発生回路１からのタイミング信号
５は変換結果レジスタ１３、比較器１２、抵抗ストリン
グ回路１１に供給される。
型の構成とされ、変換途中のディジタル・フィードバッ
ク・データ１５から比較データ１４（アナログ出力）の
電圧を出力する抵抗ストリング回路１１と、アナログ入
力と比較データとの電圧の比較を行う比較器１２と、比
較器１２の出力を順次格納してディジタル・フィードバ
ック・データ１５を抵抗ストリング回路１１へ戻すとと
もに、最終的にＡ／Ｄ変換結果であるディジタル変換デ
ータ１０を格納出力する変換結果レジスタ１３と、を備
えて構成される。スタンバイ制御回路３からのスタンバ
イ信号７は、抵抗ストリング回路１１及び比較器１２に
入力され、タイミング発生回路１からのタイミング信号
５は変換結果レジスタ１３、比較器１２、抵抗ストリン
グ回路１１に供給される。
【００２６】図３は、スタンバイ信号７を発生するスタ
ンバイ制御回路３の構成をブロック図にて示したもので
ある。
ンバイ制御回路３の構成をブロック図にて示したもので
ある。
【００２７】図３を参照して、スタンバイ制御回路３
は、タイミング発生回路１からのタイミング信号８でセ
ットされ、スタンバイ・カウンタ１７からのリセット信
号１９でリセットされる、スタンバイ信号７を発生する
ＲＳ−フリップフロップ（ＲＳ−ＦＦ）１８と、タイミ
ング信号８でクロック信号６のカウントを開始し、Ａ／
Ｄ変換周期に対応したインターバル設定値９までカウン
トした時点でリセット信号１９を出力するスタンバイ・
カウンタ１７と、を備えた構成とされる。
は、タイミング発生回路１からのタイミング信号８でセ
ットされ、スタンバイ・カウンタ１７からのリセット信
号１９でリセットされる、スタンバイ信号７を発生する
ＲＳ−フリップフロップ（ＲＳ−ＦＦ）１８と、タイミ
ング信号８でクロック信号６のカウントを開始し、Ａ／
Ｄ変換周期に対応したインターバル設定値９までカウン
トした時点でリセット信号１９を出力するスタンバイ・
カウンタ１７と、を備えた構成とされる。
【００２８】図６は、本発明の一実施例のＡ／Ｄコンバ
ータ回路の動作タイミングの概要を示すタイミング図で
ある。
ータ回路の動作タイミングの概要を示すタイミング図で
ある。
【００２９】図６に示すように、本発明の一実施例のＡ
／Ｄコンバータ回路は、タイミング発生回路１によって
生成される変換開始信号５ａ、変換終了信号５ｂ等のタ
イミング信号５にしたがって、逐次比較によるＡ／Ｄ変
換を行う。
／Ｄコンバータ回路は、タイミング発生回路１によって
生成される変換開始信号５ａ、変換終了信号５ｂ等のタ
イミング信号５にしたがって、逐次比較によるＡ／Ｄ変
換を行う。
【００３０】図６を参照して、変換開始信号５ａがアク
ティブになると（図６の参照）、図２に示した変換回
路２内部のアナログ入力４と比較データ１４の逐次比較
動作によってディジタル変換データ１０を得るが、その
時に、変換終了信号５ｂがアクティブになり（図６の
参照）、ディジタル変換データ１０を変換結果レジスタ
１３で保持すると共に、スタンバイ制御回路３からのス
タンバイ信号７がアクティブになる。
ティブになると（図６の参照）、図２に示した変換回
路２内部のアナログ入力４と比較データ１４の逐次比較
動作によってディジタル変換データ１０を得るが、その
時に、変換終了信号５ｂがアクティブになり（図６の
参照）、ディジタル変換データ１０を変換結果レジスタ
１３で保持すると共に、スタンバイ制御回路３からのス
タンバイ信号７がアクティブになる。
【００３１】変換終了信号５ｂがアクティブになった直
後に、タイミング信号８がアクティブになり（図６の
参照）、このタイミング信号８がアクティブになるタイ
ミングで、図３に示したスタンバイ制御回路３のＲＳ−
フリップフロップ１８のスタンバイ信号７はセットされ
る（スタンバイ信号７はＨｉｇｈレベルにセットされ
る）。
後に、タイミング信号８がアクティブになり（図６の
参照）、このタイミング信号８がアクティブになるタイ
ミングで、図３に示したスタンバイ制御回路３のＲＳ−
フリップフロップ１８のスタンバイ信号７はセットされ
る（スタンバイ信号７はＨｉｇｈレベルにセットされ
る）。
【００３２】このスタンバイ信号７は、図３を参照し
て、ＲＳ−フリップフロップ１８のリセット信号１９が
アクティブになると、リセットされる。リセット信号１
９はスタンバイ・カウンタ１７で発生されるが、スタン
バイ・カウンタ１７はタイミング信号８がアクティブに
なった時点（図６の参照）から、クロック６にしたが
ってカウントを開始し、そのカウント値が、Ａ／Ｄ変換
時間（図６において「Ａ／Ｄ変換動作中」で示す）とス
タンバイ時間（図６において「インターバル設定カウン
ト数」で示す）の和が「サンプリング・レート」に等し
くなるように設定されたインターバル設定値９に達する
と、リセット信号１９を発生し、ＲＳ−フリップフロッ
プ１８の出力であるスタンバイ信号７はインアクティブ
（Ｌｏｗレベル）となる（図６の参照）。
て、ＲＳ−フリップフロップ１８のリセット信号１９が
アクティブになると、リセットされる。リセット信号１
９はスタンバイ・カウンタ１７で発生されるが、スタン
バイ・カウンタ１７はタイミング信号８がアクティブに
なった時点（図６の参照）から、クロック６にしたが
ってカウントを開始し、そのカウント値が、Ａ／Ｄ変換
時間（図６において「Ａ／Ｄ変換動作中」で示す）とス
タンバイ時間（図６において「インターバル設定カウン
ト数」で示す）の和が「サンプリング・レート」に等し
くなるように設定されたインターバル設定値９に達する
と、リセット信号１９を発生し、ＲＳ−フリップフロッ
プ１８の出力であるスタンバイ信号７はインアクティブ
（Ｌｏｗレベル）となる（図６の参照）。
【００３３】リセット信号１９によってスタンバイ信号
７は解除され、タイミング発生回路１が動作を開始し、
変換開始信号５ａがアクティブになり（図６の参照）
Ａ／Ｄコンバータ回路は、Ａ／Ｄ変換動作を開始する。
７は解除され、タイミング発生回路１が動作を開始し、
変換開始信号５ａがアクティブになり（図６の参照）
Ａ／Ｄコンバータ回路は、Ａ／Ｄ変換動作を開始する。
【００３４】これによって、本発明の一実施例に係るＡ
／Ｄコンバータ回路は、サンプリング・レートで設定さ
れた周期で、連続してＡ／Ｄ変換を行うことができる。
／Ｄコンバータ回路は、サンプリング・レートで設定さ
れた周期で、連続してＡ／Ｄ変換を行うことができる。
【００３５】スタンバイ信号７がアクティブ（図６では
Ｈｉｇｈレベル）になると、Ａ／Ｄコンバータ回路のタ
イミング発生回路１などのディジタル回路は動作を停止
する。
Ｈｉｇｈレベル）になると、Ａ／Ｄコンバータ回路のタ
イミング発生回路１などのディジタル回路は動作を停止
する。
【００３６】図４は、本発明の一実施例における逐次比
較型の変換回路２の抵抗ストリング回路の構成を示した
ものである。
較型の変換回路２の抵抗ストリング回路の構成を示した
ものである。
【００３７】図４を参照して、抵抗ストリング回路１１
は、高位側電源Ｖｄｄと低位側電源ＧＮＤ間に直列形態
に接続された抵抗列（抵抗ストリング）２０と、抵抗列
２０のタップから取り出される分圧値を、変換結果レジ
スタ１３（図２参照）からのフィードバックデータ１５
に基づきデコードしてアナログ出力（比較データ）１６
として比較器１２（図２参照）に出力するデコーダ２１
と、を備え、さらに、逐次比較のための比較データを生
成する直列接続された抵抗列２０と電源Ｖｄｄの間に、
例えばＰｃｈトランジスタからなるスイッチ２２を設
け、スタンバイ信号７がアクティブ（Ｈｉｇｈ）になる
と、スイッチ２２がオフ状態となり、電流の供給が停止
される。
は、高位側電源Ｖｄｄと低位側電源ＧＮＤ間に直列形態
に接続された抵抗列（抵抗ストリング）２０と、抵抗列
２０のタップから取り出される分圧値を、変換結果レジ
スタ１３（図２参照）からのフィードバックデータ１５
に基づきデコードしてアナログ出力（比較データ）１６
として比較器１２（図２参照）に出力するデコーダ２１
と、を備え、さらに、逐次比較のための比較データを生
成する直列接続された抵抗列２０と電源Ｖｄｄの間に、
例えばＰｃｈトランジスタからなるスイッチ２２を設
け、スタンバイ信号７がアクティブ（Ｈｉｇｈ）になる
と、スイッチ２２がオフ状態となり、電流の供給が停止
される。
【００３８】図５は、本発明の一実施例における逐次比
較型の変換回路２の比較器１２の回路構成の一例を示し
たものである。図５を参照して、比較器１２は、ソース
が共通接続され、ゲートに比較データ１４とアナログ入
力４とを入力とするＰｃｈ差動対トランジスタＭＰ１、
ＭＰ２と、差動対トランジスタの能動負荷として作用す
るカレントミラー構成のＮｃｈトランジスタＭＮ１、Ｍ
Ｎ２と、差動対トランジスタＭＰ１、ＭＰ２の電流源と
して作用するＰｃｈトランジスタＭＰ４と、トランジス
タＭＰ４とカレントミラーを構成し定電流源Ｉ0と接続
されたＰｃｈトランジスタＭＰ３と、を備え、さらにＰ
ｃｈトランジスタＭＰ３、ＭＰ４の共通ゲートは、ゲー
トにスタンバイ信号７の反転信号を入力とするＰｃｈト
ランジスタＭＰ５を介して電源Ｖｄｄに接続されてい
る。
較型の変換回路２の比較器１２の回路構成の一例を示し
たものである。図５を参照して、比較器１２は、ソース
が共通接続され、ゲートに比較データ１４とアナログ入
力４とを入力とするＰｃｈ差動対トランジスタＭＰ１、
ＭＰ２と、差動対トランジスタの能動負荷として作用す
るカレントミラー構成のＮｃｈトランジスタＭＮ１、Ｍ
Ｎ２と、差動対トランジスタＭＰ１、ＭＰ２の電流源と
して作用するＰｃｈトランジスタＭＰ４と、トランジス
タＭＰ４とカレントミラーを構成し定電流源Ｉ0と接続
されたＰｃｈトランジスタＭＰ３と、を備え、さらにＰ
ｃｈトランジスタＭＰ３、ＭＰ４の共通ゲートは、ゲー
トにスタンバイ信号７の反転信号を入力とするＰｃｈト
ランジスタＭＰ５を介して電源Ｖｄｄに接続されてい
る。
【００３９】図５を参照して、比較器１２においては、
スタンバイ信号７がアクティブ（Ｈｉｇｈレベル）にな
ると、ＰｃｈトランジスタＭＰ５がオン状態となり、ア
ナログ入力４と比較データ１４の比較を行う差動増幅器
２３の電流源となるトランジスタＭＰ４のゲート入力
を、入力クランプ用のトランジスタ（ＭＰ５）２４で強
制的にＨｉｇｈレベルにクランプされ、差動対トランジ
スタＭＰ１、ＭＰ２への電流パスがカットされる。
スタンバイ信号７がアクティブ（Ｈｉｇｈレベル）にな
ると、ＰｃｈトランジスタＭＰ５がオン状態となり、ア
ナログ入力４と比較データ１４の比較を行う差動増幅器
２３の電流源となるトランジスタＭＰ４のゲート入力
を、入力クランプ用のトランジスタ（ＭＰ５）２４で強
制的にＨｉｇｈレベルにクランプされ、差動対トランジ
スタＭＰ１、ＭＰ２への電流パスがカットされる。
【００４０】なお、本実施例としては、逐次比較型のＡ
／Ｄコンバータ回路を例に挙げて説明を行ったが、積分
型など他のＡ／Ｄコンバータ回路を使用して周期的にＡ
／Ｄ変換を行う場合でも、Ａ／Ｄ変換動作と次のＡ／Ｄ
変換動作の間にスタンバイ状態を挿入するという、上記
した構成および動作で、上記実施例と同様の作用効果を
得ることができることは明らかである。
／Ｄコンバータ回路を例に挙げて説明を行ったが、積分
型など他のＡ／Ｄコンバータ回路を使用して周期的にＡ
／Ｄ変換を行う場合でも、Ａ／Ｄ変換動作と次のＡ／Ｄ
変換動作の間にスタンバイ状態を挿入するという、上記
した構成および動作で、上記実施例と同様の作用効果を
得ることができることは明らかである。
【００４１】
【発明の効果】以上説明したように、本発明のＡ／Ｄコ
ンバータ回路によれば、周期的にＡ／Ｄ変換動作を行う
場合に、Ａ／Ｄ変換終了後にインターバル設定値で設定
された期間だけスタンバイ状態とされ、スタンバイ期間
が経過した後に、再度Ａ／Ｄ変換動作を開始するため、
スタンバイ状態の期間にＡ／Ｄコンバータの不要な回路
部分での電流をカットすることができ、このため、Ａ／
Ｄコンバータ回路全体での電力消費を抑えることができ
るという効果を奏する。
ンバータ回路によれば、周期的にＡ／Ｄ変換動作を行う
場合に、Ａ／Ｄ変換終了後にインターバル設定値で設定
された期間だけスタンバイ状態とされ、スタンバイ期間
が経過した後に、再度Ａ／Ｄ変換動作を開始するため、
スタンバイ状態の期間にＡ／Ｄコンバータの不要な回路
部分での電流をカットすることができ、このため、Ａ／
Ｄコンバータ回路全体での電力消費を抑えることができ
るという効果を奏する。
【００４２】また、本発明によれば、スタンバイ時間を
決定するスタンバイ・カウンタに設定するインターバル
設定値をサンプリング・レートに応じて変更することが
できるため、任意のサンプリング・レートでのＡ／Ｄ変
換を行うことを可能としている。特に、本発明によれ
ば、一つのＡ／Ｄコンバータで複数のサンプリング・レ
ートを切り替えて使用する場合に、一系統の動作クロッ
クだけしか必要とせず、回路規模を小さくすることがで
きるという利点を有している。
決定するスタンバイ・カウンタに設定するインターバル
設定値をサンプリング・レートに応じて変更することが
できるため、任意のサンプリング・レートでのＡ／Ｄ変
換を行うことを可能としている。特に、本発明によれ
ば、一つのＡ／Ｄコンバータで複数のサンプリング・レ
ートを切り替えて使用する場合に、一系統の動作クロッ
クだけしか必要とせず、回路規模を小さくすることがで
きるという利点を有している。
【００４３】さらに、本発明によれば、Ａ／Ｄ変換動作
のための動作クロックと、スタンバイ時間をカウントす
るためのインターバル・クロックを共用することができ
るため、特別にスタンバイ時間のカウント用のクロック
生成の追加回路が不要とされ、回路構成を簡易化する。
のための動作クロックと、スタンバイ時間をカウントす
るためのインターバル・クロックを共用することができ
るため、特別にスタンバイ時間のカウント用のクロック
生成の追加回路が不要とされ、回路構成を簡易化する。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例における変換回路部の構成を
示すブロック図である。
示すブロック図である。
【図３】本発明の一実施例におけるスタンバイ・カウン
タ回路の構成を示すブロック図である。
タ回路の構成を示すブロック図である。
【図４】本発明の一実施例における変換回路部の抵抗ス
トリング回路の構成を示すブロック図である。
トリング回路の構成を示すブロック図である。
【図５】本発明の一実施例における変換回路部の比較器
の回路構成例を示す図である。
の回路構成例を示す図である。
【図６】本発明の一実施例の動作を説明するためのタイ
ミング図である。
ミング図である。
【図７】第１の従来技術のＡ／Ｄコンバータ回路の構成
を示すブロック図である。
を示すブロック図である。
【図８】第１の従来技術の動作を説明するためのタイミ
ング図である。
ング図である。
【図９】第２の従来技術の構成を示すブロック図であ
る。
る。
【図１０】第２の従来技術の動作を説明するためのタイ
ミング図である。
ミング図である。
１ タイミング発生回路 ２ 変換回路 ３ スタンバイ制御回路 ４ アナログ入力信号 ５、８ 動作タイミング信号 ６ クロック入力 ７ スタンバイ信号 ９ サンプリング・レート １０ ディジタル変換データ １１ 抵抗ストリング回路 １２ 比較器 １３ 変換結果レジスタ １４ 比較データ １７ スタンバイ・カウンタ １８ ＲＳ−ＦＦ ２０ 直列抵抗列 ２１ デコーダ回路 ２２、２４ クランプ用ＣＭＯＳトランジスタ ２３ 差動増幅器 ２６ コントロール回路
Claims (4)
- 【請求項１】アナログ入力信号をディジタルデータに変
換するＡ／Ｄコンバータ回路において、 動作クロックを入力として周期的にＡ／Ｄ変換を行うた
めのタイミング信号を発生するタイミング発生手段と、 動作クロックを入力としてＡ／Ｄ変換終了後に、予め設
定されたＡ／Ｄ変換の変換周期に対応した停止時間だ
け、前記Ａ／Ｄコンバータおよび前記タイミング発生器
を停止状態にするためのスタンバイ信号を発生するスタ
ンバイ制御手段と、 を備え、 前記スタンバイ制御手段から出力される前記スタンバイ
信号がアクティブとされた期間、Ａ／Ｄコンバータ回路
は、スタンバイ状態となり、 前記スタンバイ信号がインアクティブになると再度Ａ／
Ｄ変換動作を開始することを特徴とする、Ａ／Ｄコンバ
ータ回路。 - 【請求項２】前記スタンバイ信号がアクティブの期間
に、Ａ／Ｄコンバータに流れる電流を停止する手段を備
えたことを特徴とする請求項１記載のＡ／Ｄコンバータ
回路。 - 【請求項３】前記スタンバイ制御手段に対して停止時間
が外部から設定されるスタンバイ・カウンタを備え、 前記スタンバイ・カウンタの設定値に応じてＡ／Ｄコン
バータ回路の停止時間が可変に設定されることを特徴と
する請求項１記載のＡ／Ｄコンバータ回路。 - 【請求項４】動作クロックを入力し、Ａ／Ｄ変換動作の
開始及び終了を制御するタイミング信号を出力する手段
と、 前記動作クロックを入力し、前記Ａ／Ｄ変換動作終了後
に、所定のサンプリングレートから前記Ａ／Ｄ変換動作
時間を差し引いた期間、少なくともＡ／Ｄ変換を行う回
路をスタンバイ状態に設定する手段と、 を備え、 周期的にＡ／Ｄ変換を行うことを特徴とするＡ／Ｄコン
バータ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22784096A JP3260631B2 (ja) | 1996-08-09 | 1996-08-09 | 周期的にａ／ｄ変換を行うａ／ｄコンバータ回路 |
| DE69718722T DE69718722T2 (de) | 1996-08-09 | 1997-08-08 | Energiesparender A/D-Wandler |
| EP97113793A EP0824291B1 (en) | 1996-08-09 | 1997-08-08 | Power saving a/d converter |
| US08/907,868 US6057795A (en) | 1996-08-09 | 1997-08-11 | Power saving A/D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22784096A JP3260631B2 (ja) | 1996-08-09 | 1996-08-09 | 周期的にａ／ｄ変換を行うａ／ｄコンバータ回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH1056383A true JPH1056383A (ja) | 1998-02-24 |
| JP3260631B2 JP3260631B2 (ja) | 2002-02-25 |
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ID=16867199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22784096A Expired - Fee Related JP3260631B2 (ja) | 1996-08-09 | 1996-08-09 | 周期的にａ／ｄ変換を行うａ／ｄコンバータ回路 |
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|---|---|
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| EP (1) | EP0824291B1 (ja) |
| JP (1) | JP3260631B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004088264A (ja) * | 2002-08-23 | 2004-03-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| WO2008047858A1 (fr) * | 2006-10-18 | 2008-04-24 | Panasonic Corporation | Convertisseur a/n |
| JP2008206056A (ja) * | 2007-02-22 | 2008-09-04 | Fujitsu Ltd | Ａｄ変換回路及びマイクロコントローラ |
| JP2017077020A (ja) * | 2016-12-20 | 2017-04-20 | ルネサスエレクトロニクス株式会社 | 集積回路 |
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| DE19847662A1 (de) * | 1998-10-15 | 2000-04-20 | Siemens Ag | A/D-Wandler |
| US7181635B2 (en) * | 2000-03-13 | 2007-02-20 | Analog Devices, Inc. | Method for placing a device in a selected mode of operation |
| JP4726337B2 (ja) * | 2001-06-27 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | ワンチップマイクロコンピュータ |
| US6642879B2 (en) * | 2001-07-16 | 2003-11-04 | Cirrus Logic, Inc. | Method and system for powering down an analog-to-digital converter into a sleep mode |
| US6839015B1 (en) | 2002-12-06 | 2005-01-04 | Marvell International Ltd. | Low power analog to digital converter |
| US7071863B1 (en) | 2002-12-06 | 2006-07-04 | Marvell International Ltd. | Low power analog to digital converter having reduced bias during an inactive phase |
| US7916711B2 (en) * | 2005-03-24 | 2011-03-29 | Siport, Inc. | Systems and methods for saving power in a digital broadcast receiver |
| WO2006102631A2 (en) | 2005-03-24 | 2006-09-28 | Siport, Inc. | Low power digital media broadcast receiver with time division |
| US7945233B2 (en) * | 2005-06-16 | 2011-05-17 | Siport, Inc. | Systems and methods for dynamically controlling a tuner |
| US8335484B1 (en) | 2005-07-29 | 2012-12-18 | Siport, Inc. | Systems and methods for dynamically controlling an analog-to-digital converter |
| US7446691B2 (en) * | 2007-03-29 | 2008-11-04 | Symbol Technologies, Inc. | Methods and apparatus for multiplexed signal sources using an analog-to-digital converter |
| US8199769B2 (en) * | 2007-05-25 | 2012-06-12 | Siport, Inc. | Timeslot scheduling in digital audio and hybrid audio radio systems |
| US8320823B2 (en) * | 2009-05-04 | 2012-11-27 | Siport, Inc. | Digital radio broadcast transmission using a table of contents |
| US8489053B2 (en) | 2011-01-16 | 2013-07-16 | Siport, Inc. | Compensation of local oscillator phase jitter |
| US20230341348A1 (en) * | 2022-04-21 | 2023-10-26 | Cirrus Logic International Semiconductor Ltd. | Circuitry for electrochemical cells |
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| JPH01265722A (ja) * | 1988-04-18 | 1989-10-23 | Nec Corp | アナログ・ディジタル変換器 |
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| US5619204A (en) * | 1995-02-27 | 1997-04-08 | Analog Devices, Incorporated | Analog-to-digital converter with optional low-power mode |
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-
1996
- 1996-08-09 JP JP22784096A patent/JP3260631B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-08 EP EP97113793A patent/EP0824291B1/en not_active Expired - Lifetime
- 1997-08-08 DE DE69718722T patent/DE69718722T2/de not_active Expired - Fee Related
- 1997-08-11 US US08/907,868 patent/US6057795A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| EP0824291A3 (en) | 2001-08-08 |
| DE69718722D1 (de) | 2003-03-06 |
| DE69718722T2 (de) | 2003-08-21 |
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| US6057795A (en) | 2000-05-02 |
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| EP0824291B1 (en) | 2003-01-29 |
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