JPH08102675A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH08102675A JPH08102675A JP23717594A JP23717594A JPH08102675A JP H08102675 A JPH08102675 A JP H08102675A JP 23717594 A JP23717594 A JP 23717594A JP 23717594 A JP23717594 A JP 23717594A JP H08102675 A JPH08102675 A JP H08102675A
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Abstract
(57)【要約】
【目的】 Ａ／Ｄ変換動作に無関係な電力の消費を防止
する。 【構成】 電源スイッチ強制オフ信号（STOP信号）
を、”１”にセットし、ＯＲ回路OR2 の出力（デジタル
入力コードD7）を、”１”とする。また、ＡＮＤ回路AN
D2の出力が”０”となるので、ＮＡＮＤ回路NAND2 の出
力は”１”となり、デジタル入力コードD6は、”１”と
なる。同様に、デジタル入力コードD0〜D5も”１”にセ
ットされるので、デジタル入力コードD0〜D7は、全
て、”１”にセットされる。 【効果】 Ａ／Ｄ変換動作を行わないとき、Ａ／Ｄ変換
動作と無関係に抵抗ラダー形Ｄ／Ａ変換器のラダー抵抗
で消費される電力をカットすることができる。
する。 【構成】 電源スイッチ強制オフ信号（STOP信号）
を、”１”にセットし、ＯＲ回路OR2 の出力（デジタル
入力コードD7）を、”１”とする。また、ＡＮＤ回路AN
D2の出力が”０”となるので、ＮＡＮＤ回路NAND2 の出
力は”１”となり、デジタル入力コードD6は、”１”と
なる。同様に、デジタル入力コードD0〜D5も”１”にセ
ットされるので、デジタル入力コードD0〜D7は、全
て、”１”にセットされる。 【効果】 Ａ／Ｄ変換動作を行わないとき、Ａ／Ｄ変換
動作と無関係に抵抗ラダー形Ｄ／Ａ変換器のラダー抵抗
で消費される電力をカットすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、逐次比較形のＡ／Ｄ変
換器に関するもので、特に、低消費電力化を実現するた
めの構造に関するものである。
換器に関するもので、特に、低消費電力化を実現するた
めの構造に関するものである。
【０００２】
【従来の技術】従来の逐次比較形のＡ／Ｄ変換器の概略
構成図を図３に基づいて説明する。図で、１は２進符号
の各桁に相当する８ビット分のレジスタを備えた逐次比
較レジスタ、２は逐次比較レジスタ１の各レジスタ内容
を電圧に変換して出力する抵抗ラダー形Ｄ／Ａ変換器、
３は抵抗ラダー形Ｄ／Ａ変換器２の出力電圧が外部から
入力されるアナログ入力電圧に一致するように比較を行
うコンパレータである。
構成図を図３に基づいて説明する。図で、１は２進符号
の各桁に相当する８ビット分のレジスタを備えた逐次比
較レジスタ、２は逐次比較レジスタ１の各レジスタ内容
を電圧に変換して出力する抵抗ラダー形Ｄ／Ａ変換器、
３は抵抗ラダー形Ｄ／Ａ変換器２の出力電圧が外部から
入力されるアナログ入力電圧に一致するように比較を行
うコンパレータである。
【０００３】逐次比較レジスタ１は、Ａ／Ｄ変換開始信
号がSTART 端子に入力されると、デジタル入力コードD1
〜D7を上位ビットから順に抵抗ラダー形Ｄ／Ａ変換器２
に出力し、抵抗ラダー形Ｄ／Ａ変換器２を駆動する。抵
抗ラダー形Ｄ／Ａ変換器２は、入力されたデジタル入力
コードD1〜D7に応じた電圧を出力端子DACOUTからコンパ
レータ３の非反転入力に出力する。VREFP ，VREFM は、
それぞれ、高電位側の電源端子、低電位側の電源端子で
ある。
号がSTART 端子に入力されると、デジタル入力コードD1
〜D7を上位ビットから順に抵抗ラダー形Ｄ／Ａ変換器２
に出力し、抵抗ラダー形Ｄ／Ａ変換器２を駆動する。抵
抗ラダー形Ｄ／Ａ変換器２は、入力されたデジタル入力
コードD1〜D7に応じた電圧を出力端子DACOUTからコンパ
レータ３の非反転入力に出力する。VREFP ，VREFM は、
それぞれ、高電位側の電源端子、低電位側の電源端子で
ある。
【０００４】コンパレータ３は、抵抗ラダー形Ｄ／Ａ変
換器２の出力電圧と、入力端子VINより反転入力に入力
されたアナログ入力とを比較して、その結果を出力端子
COMPOUT から逐次比較レジスタ１に出力する。
換器２の出力電圧と、入力端子VINより反転入力に入力
されたアナログ入力とを比較して、その結果を出力端子
COMPOUT から逐次比較レジスタ１に出力する。
【０００５】抵抗ラダー形Ｄ／Ａ変換器２は、コンパレ
ータ３で比較した結果をうけて、抵抗ラダー形Ｄ／Ａ変
換器２の出力電圧がアナログ入力より大きかったか否か
を判定し、その結果に基づいて、デジタル入力コードD1
〜D7と出力レジスタOUT0〜OUT7に、確定した２進符号の
各桁を上位ビットから順に保持していく。そして、比較
動作が完了するとＡ／Ｄ変換終了信号をEOC 端子から出
力する。
ータ３で比較した結果をうけて、抵抗ラダー形Ｄ／Ａ変
換器２の出力電圧がアナログ入力より大きかったか否か
を判定し、その結果に基づいて、デジタル入力コードD1
〜D7と出力レジスタOUT0〜OUT7に、確定した２進符号の
各桁を上位ビットから順に保持していく。そして、比較
動作が完了するとＡ／Ｄ変換終了信号をEOC 端子から出
力する。
【０００６】抵抗ラダー形Ｄ／Ａ変換器２の一例を図４
に示す。図４で、４は２進符号の各ビットに対応して設
けられた電源スイッチで、電源スイッチ４には、電源端
子VREFP ，VREFM より電流が供給されている。５はラダ
ー抵抗で、デジタル入力コードD1〜D7の状態に応じて、
ラダー抵抗５を介して電源端子VREFP とADJ 端子間に電
流が流れ、それによって生じる電圧を、出力端子DACOUT
から出力するように構成されている。
に示す。図４で、４は２進符号の各ビットに対応して設
けられた電源スイッチで、電源スイッチ４には、電源端
子VREFP ，VREFM より電流が供給されている。５はラダ
ー抵抗で、デジタル入力コードD1〜D7の状態に応じて、
ラダー抵抗５を介して電源端子VREFP とADJ 端子間に電
流が流れ、それによって生じる電圧を、出力端子DACOUT
から出力するように構成されている。
【０００７】次に、コンパレータ３の一例として、イン
バーターラッチッドコンパレータを用いて構成した回路
例を図５に示す。図５（ａ）で、６は端子CLOCK 端子
（クロック入力）に入力されるクロック信号がHIGH（”
１”）である場合に、入力端子VIN に入力されたアナロ
グ入力と、入力端子DACOUTに入力された電圧とを、イン
バーターラッチッドコンパレータ７に出力するゲート部
である。
バーターラッチッドコンパレータを用いて構成した回路
例を図５に示す。図５（ａ）で、６は端子CLOCK 端子
（クロック入力）に入力されるクロック信号がHIGH（”
１”）である場合に、入力端子VIN に入力されたアナロ
グ入力と、入力端子DACOUTに入力された電圧とを、イン
バーターラッチッドコンパレータ７に出力するゲート部
である。
【０００８】インバーターラッチッドコンパレータ７
と、出力段のインバータ８で構成される部分は、入力端
子VIN に入力されたアナログ入力が、入力端子DACOUTに
入力された電圧より大きい場合に、出力端子COMPOUT か
らHIGHの信号を出力する回路である。インバーターラッ
チッドコンパレータ７とインバータ８で構成される部分
の回路を書き換えると、図５（ｂ）に示すようになり、
互いに逆向きに、並列に接続されたインバータ７ａ，７
ｂの並列回路の一方の端子が入力端子VIN 、他方の端子
が入力端子DACOUTとなる。入力端子VIN に入力されたア
ナログ入力が、入力端子DACOUTに入力された電圧より大
きい場合、入力端子VIN 側がHIGH、入力端子DACOUT側が
LOW の状態に安定し、その状態が保持されるようにな
る。
と、出力段のインバータ８で構成される部分は、入力端
子VIN に入力されたアナログ入力が、入力端子DACOUTに
入力された電圧より大きい場合に、出力端子COMPOUT か
らHIGHの信号を出力する回路である。インバーターラッ
チッドコンパレータ７とインバータ８で構成される部分
の回路を書き換えると、図５（ｂ）に示すようになり、
互いに逆向きに、並列に接続されたインバータ７ａ，７
ｂの並列回路の一方の端子が入力端子VIN 、他方の端子
が入力端子DACOUTとなる。入力端子VIN に入力されたア
ナログ入力が、入力端子DACOUTに入力された電圧より大
きい場合、入力端子VIN 側がHIGH、入力端子DACOUT側が
LOW の状態に安定し、その状態が保持されるようにな
る。
【０００９】次に、逐次比較レジスタの一例を図６に示
す。図で、ＯＲ回路OR1 の一方の入力へ入力されるHOLD
信号が解除”０”され、START 信号がセット”１”され
ると、レジスタR1を介してＮＡＮＤ回路NAND1 の一方の
入力が”１”となる。EOC 端子は、変換開始時点で
は、”１”となっているので、ＮＡＮＤ回路NAND1 の出
力は”０”となり、インバータ回路INV1及びＮＯＲ回路
NOR1を介して、最上位のデジタル入力コードD7は、”
０”にセットされ、ＮＡＮＤ回路NAND1 の出力に接続さ
れたＮＡＮＤ回路NAND2 によりデジタル入力コードD6
は、”０”にセットされる。同様に、その他のデジタル
入力コードD5〜D0も”０”にセットされて、比較が開始
される。
す。図で、ＯＲ回路OR1 の一方の入力へ入力されるHOLD
信号が解除”０”され、START 信号がセット”１”され
ると、レジスタR1を介してＮＡＮＤ回路NAND1 の一方の
入力が”１”となる。EOC 端子は、変換開始時点で
は、”１”となっているので、ＮＡＮＤ回路NAND1 の出
力は”０”となり、インバータ回路INV1及びＮＯＲ回路
NOR1を介して、最上位のデジタル入力コードD7は、”
０”にセットされ、ＮＡＮＤ回路NAND1 の出力に接続さ
れたＮＡＮＤ回路NAND2 によりデジタル入力コードD6
は、”０”にセットされる。同様に、その他のデジタル
入力コードD5〜D0も”０”にセットされて、比較が開始
される。
【００１０】コンパレータ３での比較の結果、コンパレ
ータ３の出力COMPOUT が”１”であれば、最上位のデジ
タル入力コードD7は、”０”に確定され、出力レジスタ
OUT7は”１”にセットされる。つまり、出力COMPOUT
が”１”であれば、セレクタSELECTのA 入力は、”１
“となり、セレクタSELECTはセレクタSELECTのSEL 端子
が”１”であれば、A 入力の状態を出力するので、レジ
スタR2には”１”がセットされ、出力レジスタOUT7は”
１”にセットされ、最上位のデジタル入力コードD7
は、”０”に確定されることになる。反対に、コンパレ
ータ３の出力COMPOUT が”０”であれば、最上位のデジ
タル入力コードD7は、”１”に確定され、出力レジスタ
OUT7は”０”にセットされる。変換が開始されると、EO
C 端子は”０”にセットされ、ＮＡＮＤ回路NAND1 の出
力は”１”となり、インバータ回路INV1の出力は”０”
となるので、セレクタSELECTはB 入力の状態を出力する
ことになるが、B 入力にはレジスタR2の出力が接続され
ているので、レジスタR2の値が保持されることになる。
ータ３の出力COMPOUT が”１”であれば、最上位のデジ
タル入力コードD7は、”０”に確定され、出力レジスタ
OUT7は”１”にセットされる。つまり、出力COMPOUT
が”１”であれば、セレクタSELECTのA 入力は、”１
“となり、セレクタSELECTはセレクタSELECTのSEL 端子
が”１”であれば、A 入力の状態を出力するので、レジ
スタR2には”１”がセットされ、出力レジスタOUT7は”
１”にセットされ、最上位のデジタル入力コードD7
は、”０”に確定されることになる。反対に、コンパレ
ータ３の出力COMPOUT が”０”であれば、最上位のデジ
タル入力コードD7は、”１”に確定され、出力レジスタ
OUT7は”０”にセットされる。変換が開始されると、EO
C 端子は”０”にセットされ、ＮＡＮＤ回路NAND1 の出
力は”１”となり、インバータ回路INV1の出力は”０”
となるので、セレクタSELECTはB 入力の状態を出力する
ことになるが、B 入力にはレジスタR2の出力が接続され
ているので、レジスタR2の値が保持されることになる。
【００１１】変換が開始されると、インバータ回路INV1
の出力は”１”、ＮＯＲ回路NOR2の出力は”０”、ＯＲ
回路OR1 の出力は、”０”となり、次のクロック信号
で、EOC 端子は”０”にセットされる。
の出力は”１”、ＮＯＲ回路NOR2の出力は”０”、ＯＲ
回路OR1 の出力は、”０”となり、次のクロック信号
で、EOC 端子は”０”にセットされる。
【００１２】次に、EOC 端子が、”０”にセットされる
ことにより、ＮＡＮＤ回路NAND1 の出力は”１”とな
り、ＮＡＮＤ回路NAND2 の一方の入力は”１”となる。
一方、変換開始時にレジスタR3には”０”が入力されて
いたので、レジスタR3の出力は、”０”であり、ＮＡＮ
Ｄ回路NAND3 の出力は”１”となるので、ＮＡＮＤ回路
NAND2 の出力は”０”となり、デジタル入力コードD6
は、”０”にセットされて、２ビット目の比較が行われ
ることになる（３ビット目以降は全て”１”）。
ことにより、ＮＡＮＤ回路NAND1 の出力は”１”とな
り、ＮＡＮＤ回路NAND2 の一方の入力は”１”となる。
一方、変換開始時にレジスタR3には”０”が入力されて
いたので、レジスタR3の出力は、”０”であり、ＮＡＮ
Ｄ回路NAND3 の出力は”１”となるので、ＮＡＮＤ回路
NAND2 の出力は”０”となり、デジタル入力コードD6
は、”０”にセットされて、２ビット目の比較が行われ
ることになる（３ビット目以降は全て”１”）。
【００１３】以上に説明したように、上位ビットから順
に、レジスタR3からレジスタR4、さらにそれ以降の、レ
ジスタR4の出力に接続されたレジスタに”０”を、順に
送ることによって、さらに下位のビットを１つずつ選択
して、そのビットのデジタル入力コードに”０”をセッ
トして比較を行っていき、最下位ビットまで確定して変
換終了を示すEOC 信号を出力する。変換終了時点での出
力レジスタOUT0〜OUT7の値が、コンパレータ３に入力さ
れたアナログ入力のデジタル変換値となる。
に、レジスタR3からレジスタR4、さらにそれ以降の、レ
ジスタR4の出力に接続されたレジスタに”０”を、順に
送ることによって、さらに下位のビットを１つずつ選択
して、そのビットのデジタル入力コードに”０”をセッ
トして比較を行っていき、最下位ビットまで確定して変
換終了を示すEOC 信号を出力する。変換終了時点での出
力レジスタOUT0〜OUT7の値が、コンパレータ３に入力さ
れたアナログ入力のデジタル変換値となる。
【００１４】Ａ／Ｄ変換器のビット数が８ビットの場合
のＡ／Ｄ変換動作の一例を図７に示す。図に示すよう
に、START 信号が、”１”にセットされると、EOC 信号
が”１”から”０”に変化し、Ａ／Ｄ変換動作が開始さ
れる。デジタル入力コードD0〜D7には、最上位のデジタ
ル入力コードD7から順に”０”がセットされて、コンパ
レータ３での比較結果（COMPOUT 信号）が、”１”であ
れば、その桁のデジタル入力コードは、”０”となり、
出力レジスタは”１”に確定される。比較結果（COMPOU
T 信号）が、”０”であれば、その桁のデジタル入力コ
ードは、”１”となり、出力レジスタは”０”に確定さ
れる。最下位の桁まで確定するとEOC 信号は”０”か
ら”１”に変化する。図７に示すＡ／Ｄ変換の例の場
合、アナログ入力のＡ／Ｄ変換値は、”１０００１０１
１”となる。
のＡ／Ｄ変換動作の一例を図７に示す。図に示すよう
に、START 信号が、”１”にセットされると、EOC 信号
が”１”から”０”に変化し、Ａ／Ｄ変換動作が開始さ
れる。デジタル入力コードD0〜D7には、最上位のデジタ
ル入力コードD7から順に”０”がセットされて、コンパ
レータ３での比較結果（COMPOUT 信号）が、”１”であ
れば、その桁のデジタル入力コードは、”０”となり、
出力レジスタは”１”に確定される。比較結果（COMPOU
T 信号）が、”０”であれば、その桁のデジタル入力コ
ードは、”１”となり、出力レジスタは”０”に確定さ
れる。最下位の桁まで確定するとEOC 信号は”０”か
ら”１”に変化する。図７に示すＡ／Ｄ変換の例の場
合、アナログ入力のＡ／Ｄ変換値は、”１０００１０１
１”となる。
【００１５】
【発明が解決しようとする課題】従来の逐次比較レジス
タは、図６に示したような構成であるので、比較動作を
終了しても、デジタル入力コードD0〜D7が保持されたま
まである。従って、抵抗ラダー形Ｄ／Ａ変換器におい
て、デジタル入力コードが、”１”に保持されている桁
に対応した部分の抵抗に電流が流れ、Ａ／Ｄ変換動作に
無関係な電力がラダー抵抗で消費されるという問題点が
あった。また、インバータラッチッドコンパレータにお
いても、クロックがLOW の時、すなわち、比較動作を行
っていないとき、インバータラッチ７の各トランジスタ
のゲート電圧が不安定で、リーク電流が流れやすいとい
う問題点があった。
タは、図６に示したような構成であるので、比較動作を
終了しても、デジタル入力コードD0〜D7が保持されたま
まである。従って、抵抗ラダー形Ｄ／Ａ変換器におい
て、デジタル入力コードが、”１”に保持されている桁
に対応した部分の抵抗に電流が流れ、Ａ／Ｄ変換動作に
無関係な電力がラダー抵抗で消費されるという問題点が
あった。また、インバータラッチッドコンパレータにお
いても、クロックがLOW の時、すなわち、比較動作を行
っていないとき、インバータラッチ７の各トランジスタ
のゲート電圧が不安定で、リーク電流が流れやすいとい
う問題点があった。
【００１６】本発明は、上記のような問題点を解消する
ためなされたもので、その目的とするところは、Ａ／Ｄ
変換動作に無関係な電力の消費を防止することができ
る、Ａ／Ｄ変換器の構造を提供することにある。
ためなされたもので、その目的とするところは、Ａ／Ｄ
変換動作に無関係な電力の消費を防止することができ
る、Ａ／Ｄ変換器の構造を提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載のＡ／Ｄ変換器は、抵抗ラダー形Ｄ／
Ａ変換器と、この抵抗ラダー形Ｄ／Ａ変換器の出力が外
部から入力されるアナログ入力に一致するように比較を
行うコンパレータと、このコンパレータの出力に基づ
き、前記抵抗ラダー形Ｄ／Ａ変換器を制御する逐次比較
レジスタとを備えたＡ／Ｄ変換器において、前記抵抗ラ
ダー形Ｄ／Ａ変換器のラダー抵抗の各電源スイッチを全
て強制的にオフさせる制御信号を設けたことを特徴とす
るものである。
め、請求項１記載のＡ／Ｄ変換器は、抵抗ラダー形Ｄ／
Ａ変換器と、この抵抗ラダー形Ｄ／Ａ変換器の出力が外
部から入力されるアナログ入力に一致するように比較を
行うコンパレータと、このコンパレータの出力に基づ
き、前記抵抗ラダー形Ｄ／Ａ変換器を制御する逐次比較
レジスタとを備えたＡ／Ｄ変換器において、前記抵抗ラ
ダー形Ｄ／Ａ変換器のラダー抵抗の各電源スイッチを全
て強制的にオフさせる制御信号を設けたことを特徴とす
るものである。
【００１８】また、請求項２記載のＡ／Ｄ変換器は、抵
抗ラダー形Ｄ／Ａ変換器と、この抵抗ラダー形Ｄ／Ａ変
換器の出力が外部から入力されるアナログ入力に一致す
るように比較を行うインバーターラッチッドコンパレー
タと、このインバーターラッチッドコンパレータの出力
に基づき、前記抵抗ラダー形Ｄ／Ａ変換器を制御する逐
次比較レジスタとを備えたＡ／Ｄ変換器において、前記
インバーターラッチッドコンパレータの電源電圧及びＧ
ＮＤ電圧の供給をスイッチングする素子を設けたことを
特徴とするものである。
抗ラダー形Ｄ／Ａ変換器と、この抵抗ラダー形Ｄ／Ａ変
換器の出力が外部から入力されるアナログ入力に一致す
るように比較を行うインバーターラッチッドコンパレー
タと、このインバーターラッチッドコンパレータの出力
に基づき、前記抵抗ラダー形Ｄ／Ａ変換器を制御する逐
次比較レジスタとを備えたＡ／Ｄ変換器において、前記
インバーターラッチッドコンパレータの電源電圧及びＧ
ＮＤ電圧の供給をスイッチングする素子を設けたことを
特徴とするものである。
【００１９】
【作用】本発明に係るＡ／Ｄ変換器に用いる逐次比較レ
ジスタ１は、Ａ／Ｄ変換動作を行わない時、抵抗ラダー
形Ｄ／Ａ変換器２の、ラダー抵抗の各電源スイッチ４を
全て強制的にオフさせる制御ビットを設けたことを特徴
とするものである。このように構成することにより、Ａ
／Ｄ変換器は、Ａ／Ｄ変換動作を行わないとき、電源ス
イッチ４が全てオフされるので、ラダー抵抗５には電流
は流れない。
ジスタ１は、Ａ／Ｄ変換動作を行わない時、抵抗ラダー
形Ｄ／Ａ変換器２の、ラダー抵抗の各電源スイッチ４を
全て強制的にオフさせる制御ビットを設けたことを特徴
とするものである。このように構成することにより、Ａ
／Ｄ変換器は、Ａ／Ｄ変換動作を行わないとき、電源ス
イッチ４が全てオフされるので、ラダー抵抗５には電流
は流れない。
【００２０】また、本発明に係るＡ／Ｄ変換器に用いる
インバータラッチッドコンパレータは、インバータラッ
チ７のインバータ７ａ，７ｂ及び出力段のインバータ８
の電源電圧及びＧＮＤ電圧の供給をスイッチングする素
子を備えたことを特徴とするものである。このように構
成することによって、インバータラッチッドコンパレー
タは、クロック入力がLOW 、すなわち、比較動作を行わ
ないとき、インバータ７ａ，７ｂには電源が供給されな
くなるので、リーク電流の発生を防止することができ
る。
インバータラッチッドコンパレータは、インバータラッ
チ７のインバータ７ａ，７ｂ及び出力段のインバータ８
の電源電圧及びＧＮＤ電圧の供給をスイッチングする素
子を備えたことを特徴とするものである。このように構
成することによって、インバータラッチッドコンパレー
タは、クロック入力がLOW 、すなわち、比較動作を行わ
ないとき、インバータ７ａ，７ｂには電源が供給されな
くなるので、リーク電流の発生を防止することができ
る。
【００２１】
【実施例】本発明に係る逐次比較レジスタの一実施例を
図１に示す。図１に示す回路が、図６に示した従来の回
路と異なる点は、インバータ回路INV2と、ＡＮＤ回路AN
D2，AND3と、ＯＲ回路OR2 の回路が付加されている点で
ある。インバータ回路INV2の入力には、Ａ／Ｄ変換動作
を行わない場合に”１”となるSTOP信号（電源スイッチ
強制オフ信号）を入力する。インバータ回路INV2の入力
は、ＯＲ回路OR2 の一方の入力に接続され、ＯＲ回路OR
2 の他方の入力はＮＯＲ回路NOR1の出力に接続され、Ｏ
Ｒ回路OR2 の出力はデジタル入力コードD7の出力端子に
接続されている。
図１に示す。図１に示す回路が、図６に示した従来の回
路と異なる点は、インバータ回路INV2と、ＡＮＤ回路AN
D2，AND3と、ＯＲ回路OR2 の回路が付加されている点で
ある。インバータ回路INV2の入力には、Ａ／Ｄ変換動作
を行わない場合に”１”となるSTOP信号（電源スイッチ
強制オフ信号）を入力する。インバータ回路INV2の入力
は、ＯＲ回路OR2 の一方の入力に接続され、ＯＲ回路OR
2 の他方の入力はＮＯＲ回路NOR1の出力に接続され、Ｏ
Ｒ回路OR2 の出力はデジタル入力コードD7の出力端子に
接続されている。
【００２２】また、インバータ回路INV2の出力は、ＡＮ
Ｄ回路AND2，AND3、それぞれの一方の入力に接続されて
いる。ＡＮＤ回路AND2の他方の入力は、ＮＡＮＤ回路NA
ND1の出力に接続され、ＡＮＤ回路AND3の他方の入力
は、ＮＡＮＤ回路NAND1 の出力に接続されている。ＡＮ
Ｄ回路AND2の出力は、図６に示した従来回路で、ＮＡＮ
Ｄ回路NAND1 の出力に接続されていた、デジタル入力コ
ードD6〜D0の各回路に接続されている。さらに、ＡＮＤ
回路AND3の出力は、図６に示した従来回路で、ＮＡＮＤ
回路NAND1 の出力に接続されていた、ＡＮＤ回路AND1の
入力に接続されている。
Ｄ回路AND2，AND3、それぞれの一方の入力に接続されて
いる。ＡＮＤ回路AND2の他方の入力は、ＮＡＮＤ回路NA
ND1の出力に接続され、ＡＮＤ回路AND3の他方の入力
は、ＮＡＮＤ回路NAND1 の出力に接続されている。ＡＮ
Ｄ回路AND2の出力は、図６に示した従来回路で、ＮＡＮ
Ｄ回路NAND1 の出力に接続されていた、デジタル入力コ
ードD6〜D0の各回路に接続されている。さらに、ＡＮＤ
回路AND3の出力は、図６に示した従来回路で、ＮＡＮＤ
回路NAND1 の出力に接続されていた、ＡＮＤ回路AND1の
入力に接続されている。
【００２３】以上に説明したように構成した回路で、Ａ
／Ｄ変換動作を行わないときは、電源を強制的にオフさ
せる制御信号である、電源スイッチ強制オフ信号（STOP
信号）を、”１”にセットする。これにより、ＯＲ回路
OR2 の出力、つまり、デジタル入力コードD7は、”１”
となる。また、ＡＮＤ回路AND2の出力が”０”となるの
で、ＮＡＮＤ回路NAND2 の出力は”１”となり、デジタ
ル入力コードD6は、”１”となる。同様に、デジタル入
力コードD0〜D5も”１”にセットされるので、デジタル
入力コードD0〜D7は、全て、”１”にセットされること
になる。これにより、図４に示した抵抗ラダー形Ｄ／Ａ
変換器で、ADJ 端子は、同電位の低電位側電源端子VREF
M と接続されるのでラダー抵抗５に電流が流れなくな
る。
／Ｄ変換動作を行わないときは、電源を強制的にオフさ
せる制御信号である、電源スイッチ強制オフ信号（STOP
信号）を、”１”にセットする。これにより、ＯＲ回路
OR2 の出力、つまり、デジタル入力コードD7は、”１”
となる。また、ＡＮＤ回路AND2の出力が”０”となるの
で、ＮＡＮＤ回路NAND2 の出力は”１”となり、デジタ
ル入力コードD6は、”１”となる。同様に、デジタル入
力コードD0〜D5も”１”にセットされるので、デジタル
入力コードD0〜D7は、全て、”１”にセットされること
になる。これにより、図４に示した抵抗ラダー形Ｄ／Ａ
変換器で、ADJ 端子は、同電位の低電位側電源端子VREF
M と接続されるのでラダー抵抗５に電流が流れなくな
る。
【００２４】Ａ／Ｄ変換動作を行うときは、電源スイッ
チ強制オフ信号（STOP信号）を”０”にセットすれば、
図１に示す回路は、図６に示した従来回路と等価な回路
となるので、従来回路と同じ変換動作を行うことができ
る。
チ強制オフ信号（STOP信号）を”０”にセットすれば、
図１に示す回路は、図６に示した従来回路と等価な回路
となるので、従来回路と同じ変換動作を行うことができ
る。
【００２５】次に、図２に基づいて本発明のＡ／Ｄ変換
器の異なる実施例について説明する。本実施例が、従来
のＡ／Ｄ変換器の回路と異なる点は、インバータラッチ
ッドコンパレータの回路の部分であるので、図２には、
本発明のＡ／Ｄ変換器の用いるインバータラッチッドコ
ンパレータの回路のみを示すこととする。図２に示す回
路は、図５に示した従来回路に、電源電圧及びＧＮＤ電
圧をスイッチングする素子として、ｐチャネル形トラン
ジスタ９と、ｎチャネル形トランジスタ１０を付加した
回路である。ｐチャネル形トランジスタ９のゲートは、
ゲート部６のインバータ回路INV3の出力に接続され、ｐ
チャネル形トランジスタ９のソースは、インバータ７ａ
及びインバータ７ｂの高電位側電源入力端子に接続さ
れ、ｐチャネル形トランジスタ９のドレインは、電源の
高電位側に接続されている。また、ｎチャネル形トラン
ジスタ１０のゲートは、ゲート部６のインバータ回路IN
V4の出力に接続され、ｎチャネル形トランジスタ１０の
ソースは、電源の低電位側に接続され、ｎチャネル形ト
ランジスタ９のドレインは、インバータ７ａ及びインバ
ータ７ｂの低電位側電源入力端子に接続されている。こ
のように構成することによって、CLOCK 入力が、”０”
の時、ｐチャネル形トランジスタ９及びｎチャネル形ト
ランジスタ１０はオフ状態となるので、インバータ７ａ
及びインバータ７ｂには電源電圧及びＧＮＤ電圧が供給
されなくなるので、インバータラッチ７及び、出力段の
インバータ８でリーク電流が発生するのを防止すること
ができる。
器の異なる実施例について説明する。本実施例が、従来
のＡ／Ｄ変換器の回路と異なる点は、インバータラッチ
ッドコンパレータの回路の部分であるので、図２には、
本発明のＡ／Ｄ変換器の用いるインバータラッチッドコ
ンパレータの回路のみを示すこととする。図２に示す回
路は、図５に示した従来回路に、電源電圧及びＧＮＤ電
圧をスイッチングする素子として、ｐチャネル形トラン
ジスタ９と、ｎチャネル形トランジスタ１０を付加した
回路である。ｐチャネル形トランジスタ９のゲートは、
ゲート部６のインバータ回路INV3の出力に接続され、ｐ
チャネル形トランジスタ９のソースは、インバータ７ａ
及びインバータ７ｂの高電位側電源入力端子に接続さ
れ、ｐチャネル形トランジスタ９のドレインは、電源の
高電位側に接続されている。また、ｎチャネル形トラン
ジスタ１０のゲートは、ゲート部６のインバータ回路IN
V4の出力に接続され、ｎチャネル形トランジスタ１０の
ソースは、電源の低電位側に接続され、ｎチャネル形ト
ランジスタ９のドレインは、インバータ７ａ及びインバ
ータ７ｂの低電位側電源入力端子に接続されている。こ
のように構成することによって、CLOCK 入力が、”０”
の時、ｐチャネル形トランジスタ９及びｎチャネル形ト
ランジスタ１０はオフ状態となるので、インバータ７ａ
及びインバータ７ｂには電源電圧及びＧＮＤ電圧が供給
されなくなるので、インバータラッチ７及び、出力段の
インバータ８でリーク電流が発生するのを防止すること
ができる。
【００２６】なお、逐次比較レジスタの実施例では、８
ビットのものを示したが、ビット数は実施例に限定され
ない。また、逐次比較レジスタの電源スイッチを強制的
にオフ状態とする付加回路も実施例に限定されるもので
はない。さらに、インバータラッチッドコンパレータに
設けた、電源電圧及びＧＮＤ電圧をスイッチングする素
子も実施例に限定されない。
ビットのものを示したが、ビット数は実施例に限定され
ない。また、逐次比較レジスタの電源スイッチを強制的
にオフ状態とする付加回路も実施例に限定されるもので
はない。さらに、インバータラッチッドコンパレータに
設けた、電源電圧及びＧＮＤ電圧をスイッチングする素
子も実施例に限定されない。
【００２７】
【発明の効果】以上に説明したように、請求項１記載の
Ａ／Ｄ変換器によれば、Ａ／Ｄ変換動作を行わないと
き、抵抗ラダー形Ｄ／Ａ変換器のラダー抵抗の電源スイ
ッチを強制的にオフする制御信号をHIGH（”１”）にセ
ットすれば、Ａ／Ｄ変換動作と無関係に抵抗ラダー形Ｄ
／Ａ変換器のラダー抵抗で消費される電力をカットする
ことができる。これにより、従来の逐次比較形のＡ／Ｄ
変換器よりも低消費電力化が図れる。また、本発明のＡ
／Ｄ変換器を有するアナログデジタル混載LSI において
は、消費電力測定テストの際、ラダー抵抗の電源スイッ
チの強制オフ信号がHIGH（”１”）になるようにしてお
けば、Ａ／Ｄ変換器では、電力は消費されないので、フ
ルデジタルLSI と同様に、消費電力測定でチップの良否
判定を行うことが可能となる。
Ａ／Ｄ変換器によれば、Ａ／Ｄ変換動作を行わないと
き、抵抗ラダー形Ｄ／Ａ変換器のラダー抵抗の電源スイ
ッチを強制的にオフする制御信号をHIGH（”１”）にセ
ットすれば、Ａ／Ｄ変換動作と無関係に抵抗ラダー形Ｄ
／Ａ変換器のラダー抵抗で消費される電力をカットする
ことができる。これにより、従来の逐次比較形のＡ／Ｄ
変換器よりも低消費電力化が図れる。また、本発明のＡ
／Ｄ変換器を有するアナログデジタル混載LSI において
は、消費電力測定テストの際、ラダー抵抗の電源スイッ
チの強制オフ信号がHIGH（”１”）になるようにしてお
けば、Ａ／Ｄ変換器では、電力は消費されないので、フ
ルデジタルLSI と同様に、消費電力測定でチップの良否
判定を行うことが可能となる。
【００２８】請求項２記載のＡ／Ｄ変換器によれば、イ
ンバータラッチッドコンパレータのインバータラッチと
出力段のインバータの電源電圧及びＧＮＤ電圧の供給を
スイッチングする素子を設けたので、比較動作を行わな
い時には、スイッチングする素子をオフさせることによ
り、リーク電流をカットすることができる。これによ
り、従来の逐次比較形のＡ／Ｄ変換器よりも低消費電力
化が図れる。
ンバータラッチッドコンパレータのインバータラッチと
出力段のインバータの電源電圧及びＧＮＤ電圧の供給を
スイッチングする素子を設けたので、比較動作を行わな
い時には、スイッチングする素子をオフさせることによ
り、リーク電流をカットすることができる。これによ
り、従来の逐次比較形のＡ／Ｄ変換器よりも低消費電力
化が図れる。
【図１】本発明のＡ／Ｄ変換器に用いる逐次比較レジス
タの一実施例を示す回路図である。
タの一実施例を示す回路図である。
【図２】本発明のＡ／Ｄ変換器に用いるインバータラッ
チッドコンパレーターの一実施例を示す回路図である。
チッドコンパレーターの一実施例を示す回路図である。
【図３】Ａ／Ｄ変換器の概略構成図である。
【図４】抵抗ラダー形Ｄ／Ａ変換器の一例を示す回路図
である。
である。
【図５】従来のＡ／Ｄ変換器に用いられたインバータラ
ッチッドコンパレータの一例を示す回路図である。
ッチッドコンパレータの一例を示す回路図である。
【図６】従来のＡ／Ｄ変換器に用いられた逐次比較レジ
スタの一例を示す回路図である。
スタの一例を示す回路図である。
【図７】Ａ／Ｄ変換動作を説明するための説明図であ
る。
る。
１ 逐次比較レジスタ ２ 抵抗ラダー形Ｄ／Ａ変換器 ３ コンパレータ ４ 電源スイッチ ９ ｐチャネル形トランジスタ（スイッチ
ングする素子） １０ ｐチャネル形トランジスタ（スイッチ
ングする素子）
ングする素子） １０ ｐチャネル形トランジスタ（スイッチ
ングする素子）
Claims (2)
- 【請求項１】 抵抗ラダー形Ｄ／Ａ変換器と、この抵抗
ラダー形Ｄ／Ａ変換器の出力が外部から入力されるアナ
ログ入力に一致するように比較を行うコンパレータと、
このコンパレータの出力に基づき、前記抵抗ラダー形Ｄ
／Ａ変換器を制御する逐次比較レジスタとを備えたＡ／
Ｄ変換器において、前記抵抗ラダー形Ｄ／Ａ変換器のラ
ダー抵抗の各電源スイッチを全て強制的にオフさせる制
御信号を設けたことを特徴とするＡ／Ｄ変換器。 - 【請求項２】 抵抗ラダー形Ｄ／Ａ変換器と、この抵抗
ラダー形Ｄ／Ａ変換器の出力が外部から入力されるアナ
ログ入力に一致するように比較を行うインバーターラッ
チッドコンパレータと、このインバーターラッチッドコ
ンパレータの出力に基づき、前記抵抗ラダー形Ｄ／Ａ変
換器を制御する逐次比較レジスタとを備えたＡ／Ｄ変換
器において、前記インバーターラッチッドコンパレータ
の電源電圧及びＧＮＤ電圧の供給をスイッチングする素
子を設けたことを特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23717594A JPH08102675A (ja) | 1994-09-30 | 1994-09-30 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23717594A JPH08102675A (ja) | 1994-09-30 | 1994-09-30 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08102675A true JPH08102675A (ja) | 1996-04-16 |
Family
ID=17011493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23717594A Withdrawn JPH08102675A (ja) | 1994-09-30 | 1994-09-30 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08102675A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0824291A2 (en) * | 1996-08-09 | 1998-02-18 | Nec Corporation | Power saving a/d converter |
-
1994
- 1994-09-30 JP JP23717594A patent/JPH08102675A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0824291A2 (en) * | 1996-08-09 | 1998-02-18 | Nec Corporation | Power saving a/d converter |
| US6057795A (en) * | 1996-08-09 | 2000-05-02 | Nec Corporation | Power saving A/D converter |
| EP0824291A3 (en) * | 1996-08-09 | 2001-08-08 | Nec Corporation | Power saving a/d converter |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |