JPH1051303A - フェーズロックループ回路 - Google Patents

フェーズロックループ回路

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JPH1051303A
JPH1051303A JP9116949A JP11694997A JPH1051303A JP H1051303 A JPH1051303 A JP H1051303A JP 9116949 A JP9116949 A JP 9116949A JP 11694997 A JP11694997 A JP 11694997A JP H1051303 A JPH1051303 A JP H1051303A
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 設定されたチャンネル周波数を用いて迅速に
周波数をロックすることにある。 【解決手段】 入力信号と電圧制御発振器の出力信号と
を受信し、それ周波数と位相とを比較し、それらの周波
数と位相のそれぞれの比較出力を出力する周波数／位相
検出部１と、その周波数／位相検出部１からの出力のリ
プル分を除去して出力するループフイルタ２と、チャン
ネル周波数によるＮビット（Ｎは任意の自然数）のチャ
ンネルデータを受信して、そのチャンネルデータを変換
してそのチャンネル周波数に該当する所定レベルの信号
を生成し、その信号のレベルとフイルタから出力する信
号のレベルとを比較し、それらの信号のレベルが等しい
ときフイルタの出力である信号を出力し、それらの信号
レベルが相違するとき、チャンネル周波数に該当する所
定レベルの信号を出力するＶＣＯ制御部１００と、ＶＣ
Ｏ制御部１００からの出力を受けて所定レベルの出力信
号を出力するＶＣＯ３とを備えたことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はフェーズロックルー
プ回路に係り、詳しくは迅速な応答速度を必要とするシ
ステムに適合させるため、ロッキング速度を改善したフ
ェーズロックループ回路に関するものである。
【０００２】
【従来の技術】従来のフェーズロックループ回路（以
下、「ＰＬＬ回路」と略称する）には、図７に示すのＰ
ＬＬ回路があり、入力信号Ｖｉと後述する電圧制御発振
器（以下、「ＶＣＯ」という）３の出力信号Ｖ0 とを受
信して、それらの周波数と位相とを比較して周波数及び
位相のそれぞれの差を検出して出力する周波数／位相検
出器１と、その周波数／位相検出器１の出力からリプル
分を除去するループフイルタ２、このループフイルタ２
の出力Ｖｅを受信して所定電圧の信号Ｖ0 を出力するＶ
ＣＯとから成り、周波数／位相検出器１、ループフイル
タ２及びＶＣＯ３が閉ループを形成しているものがあ
る。
【０００３】次に、この種のＰＬＬ回路の動作について
説明する。先ず、入力信号Ｖi 及びＶＣＯ３の出力信号
Ｖo が周波数／位相検出器１に入力し、その入力信号Ｖ
i の周波数とＶＣＯ３の出力信号Ｖo における周波数及
び位相の比較を行い、周波数差及び位相差によりパルス
を出力する。次に、ループフイルタ２に周波数／位相検
出器１からの出力を入力してリプル分を除去し、そのリ
プル分の除去された所定レベルの信号Ｖe をＶＣＯ３に
入力する。
【０００４】次いで、ＶＣＯ３においては、信号Ｖe の
レベルにしたがって、所定周波数を有する信号Ｖ0 を周
波数／位相検出器１に出力する。この場合には、周波数
／位相検出器１において、図８に示す周波数制御特性の
ように、入力信号Ｖi の周波数がｓ１であり、また出力
信号Ｖo の周波数がｓ２であるとき、周波数ｓ２が周波
数ｓ１によってロックされる。
【０００５】この時には、経過時間がｔ１になると、そ
の時間ｔ１から時間ｔ２の間に位相がロックし、時間ｔ
２においていわゆるイン−フェーズ（in -phase ）の状
態になると、出力信号Ｖ0 を受信する外部システム（図
示省略）が正常に動作する。すなわち、インーフェーズ
状態になるまでは、出力信号Ｖ0 の周波数および位相が
入力信号の周波数および位相と等しくないため、外部シ
ステムが正常に動作しない。
【０００６】
【発明が解決しようとする課題】しかしながら、この種
のＰＬＬ回路は、周波数のロッキングされるまでの時間
が長くかかるほど、外部システムが正常に動作するまで
に要する時間も長くかかるという問題があり、システム
を迅速に動作させるＰＬＬ回路としてはふさわしくない
という問題がある。
【０００７】本発明の目的は、設定されたチャンネル周
波数を用いて迅速に周波数をロックすることができるフ
ェーズロックループ回路を提供することにある。
【０００８】
【課題を解決するための手段】このような目的を達成す
るため、請求項１の発明は、入力信号とフィードバック
された出力信号とを受信してそれらの周波数と位相とを
比較し、周波数差と位相差とをそれぞれ出力する周波数
／位相検出器と、該周波数／位相検出器の出力のリプル
を除去して信号を出力するループフイルタ、該ループフ
イルタからの出力を受信して所定レベルの信号を出力す
る電圧制御発振器とを有し、周波数／位相検出器とルー
プフイルタおよび電圧制御発振器が閉ループを形成する
フェーズロックループ回路であって、動作させる外部シ
ステムに応じて決められるチャンネル周波数によるＮビ
ット（Ｎは任意の自然数）のチャンネルデータを変換し
てチャンネル周波数に該当する所定レベルの信号を生成
し、この生成信号のレベルとループフイルタから出力す
る信号のレベルとを比較し、それらのレベルが等しいと
き、ループフイルタの出力信号を出力し、それらの信号
レベルが相違するとき、生成信号を出力する電圧制御発
振器制御部を備えて構成する。
【０００９】これにより、チャンネル周波数に該当する
電圧を生成し、その電圧の大きさとループフイルタから
出力する電圧の大きさを比較し、その結果により電圧制
御発振器に供給する電圧が決定できるため、ループが1
度実行されるとき周波がロッキングされるので、迅速に
周波数をロッキングすることが可能になる。また請求項
２の発明において電圧制御発振器制御部は、チャンネル
周波数によるＮビットのチャンネルデータを受信し、チ
ャンネル周波数に該当する所定レベルの生成信号を出力
する電圧設定部と、電圧設定部からの出力信号のレベル
と前記フイルタの出力信号のレベルとを比較し、それら
の信号のレベルが等しいとき、フイルタからの出力信号
を出力し、それらの信号のレベルが相違するとき、電圧
設定部から出力する設定信号を出力する信号レベル比較
部とを有して構成する。
【００１０】これにより、動作させる外部システムに応
じて決められるチャンネル周波数によるＮビットのチャ
ンネルデータを変換してチャンネル周波数に該当する所
定レベルの信号を迅速に生成することが可能になる。ま
た請求項３の発明において電圧設定部は、チャンネルデ
ータをデコーデイングするデコーダと、このデコーダに
よりデコーデイングされた値により予め設定された電圧
を出力するメモリと、このメモリから出力された出力電
圧をアナログ信号に変換して出力するデジタル／アナロ
グ変換器とを有して構成する。
【００１１】これにより、任意のチャンネル周波数によ
るＮビットのチャンネルデータを入力する際に、そのチ
ャンネル周波数に対応する所定レベルの信号をデジタル
／アナログ変換器より出力するすることが可能になる。
また請求項４の発明において信号レベル比較部は、電圧
設定部からの出力信号のレベルをループフイルタの出力
信号のレベルと比較する比較器と、この比較器の出力に
より接点を開成または閉成し、動作するループフイルタ
の出力信号を電圧制御発振器に伝達または遮断する第１
のスイッチと、比較器の出力レベルを反転させるインバ
ータと、このインバータの出力により電圧設定部からの
出力信号により接点を開成または閉成し、電圧制御発振
部に伝達または遮断する第２のスイッチとを有して構成
する。
【００１２】これにより、第１のスイッチの接点が閉成
されたとき、ＰＬＬループにより周波数がロッキングさ
れ、また第２のスイッチの接点が閉成されたとき、チャ
ンネル周波数により周波数が強制的にロッキングされる
ようにすることが可能になる。さらに請求項５の発明
は、入力する信号のＮ倍の周波数の信号を周波数／位相
検出器１に出力するカウンタと、電圧制御発振器から出
力する出力信号の周波数を所定倍数増加された周波数の
信号を前記周波数／位相検出器に出力するプログラマブ
ルカウンタとを有して構成する。
【００１３】これにより、カウンタおよびプログラマブ
ルカウンタを用いて入力信号の周波数の所定倍数の周波
数を出力するため、多種の周波数を取扱うＰＬＬ回路に
おいても迅速に周波数をロッキングすることが可能にな
る。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態におけ
るフェーズロックループ回路ついて図面を参照して説明
する。図１に示すフェーズロックループ回路（以下、
「ＰＬＬ回路」という）では、周波数／位相検出器１、
ループフイルタ２、ＶＣＯ制御部１００及びＶＣＯ３が
閉ループ接続されている。
【００１５】周波数／位相検出器１では、入力信号Ｖi
とＶＣＯ３のフィードバックされる出力信号Ｖo を受信
し、それらの周波数と位相とを比較し、周波数差と位相
差とをそれぞれ検出して出力する。またループフイルタ
２は、周波数／位相検出器１の検出出力からリプル分を
除去した信号Ｖe を出力する。一方、ＶＣＯ制御部１０
０は、外部システムである受信装置のチャンネル周波数
によるＮビット（Ｎは任意の自然数）のチャンネルデー
タ（ＣＨーＤ）を受信し、そのチャンネルデータ（ＣＨ
ーＤ）を変換してチャンネル周波数に該当する所定レベ
ルの信号Ｖd を生成し、その所定レベルの信号Ｖd の信
号レベルとループフイルタ２から出力する信号Ｖe のレ
ベルとを比較する。
【００１６】ここで、たとえば、所定レベルの信号Ｖd
の信号レベルとループフイルタ２から出力する信号Ｖe
のレベルが等しいときは、ループフイルタ２の信号Ｖe
を出力し、所定レベルの信号Ｖd の信号レベルとループ
フイルタ２から出力する信号Ｖe のレベルが相違すると
き、信号Ｖd を出力する。またＶＣＯ３は、ＶＣＯ制御
部１００からの出力信号を受信して所定信号レベルのフ
ィードバック（帰還）された信号Ｖ0 を出力する。
【００１７】次に、図１に示すＶＣＯ制御部１００の具
体的な回路について図２を参照して説明する。このＶＣ
Ｏ制御部１００は、チャンネル周波数によるＮビットの
チャンネルデータ（ＣＨ−Ｄ）を受信すると、ＶＣＯの
周波数制御特性によりチャンネル周波数に該当する所定
レベルの信号Ｖd を出力する電圧設定部１１０と、この
電圧設定部１１０の出力信号Ｖd のレベルとループフイ
ルタ２の出力信号のレベルＶｅを比較して、それらのレ
ベルが等しいとき、ループフイルタ２の出力信号Ｖe の
出力レベルとを比較し、それらのレベルが相異すると
き、電圧設定部１１０の出力信号Ｖｄを出力する比較部
１２０とから構成されている。
【００１８】また電圧設定部１１０は、チャンネルデー
タ（ＣＨ−Ｄ）をデコーデイングするデコーダ１１１
と、デコーデイングされた値（ｆ１、ｆ２，．．．，ｆ
ｎ）により既に設定された電圧（ｖ１，ｖ２，．．．，
ｖｎ）を出力するメモリ１１２と、このメモリ１１２の
出力電圧（ｖ１，ｖ２，．．．，ｖｎ）をアナログ信号
電圧Ｖd に変換して出力するディジタル／アナログ変換
器（以下、「Ｄ／Ａ変換器」という）１１３とから構成
されている。
【００１９】また比較部１２０は、電圧設定部１１０の
出力信号Ｖd のレベルとループフイルタ２の出力信号Ｖ
e のレベルとを比較する比較器ＣＯＭＰと、この比較器
ＣＯＭＰの出力によりループフイルタ２の出力信号Ｖe
をＶＣＯ３に伝達または遮断するため、接点を開成また
は閉成する第１のスイッチＳＷ１と、比較器ＣＯＭＰの
出力レベルを反転させるインバータＩＮＶと、このイン
バータＩＮＶの出力により、電圧設定部１１０の出力信
号Ｖd をＶＣＯ３に伝達、または遮断するため、接点を
開成または閉成する第２のスイッチｓｗ２とから構成さ
れる。
【００２０】次に、以上のように構成された本発明に係
るＰＬＬ回路の実施形態における動作を図１及び図２を
参照して説明する。先ず、周波数／位相検出器１では、
入力信号Ｖi の周波数とＶＣＯ３の出力信号Ｖo の周波
数が比較され、その結果として周波数差に合わせたパル
スが出力される。またループフイルタ２は、周波数／位
相検出器１から出力されるパルスのリプル分が除去さ
れ、そのリプル分の除去された所定レベルの信号Ｖe が
ＶＣＯ制御部１００の入力側に印加される。
【００２１】一方、図２に示すＶＣＯ制御部１００にお
ける電圧設定部１１０のデコーダ１１１には、チャンネ
ル周波数によるチャンネルデータ（ＣＨ−Ｄ）るが入力
され、そのチャンネルデータ（ＣＨ−Ｄ）がデコーデイ
ングされ、そのデコーデイングされた値Ａがメモリ１か
ら読み出される。このときには、例えばチャンネルデー
タ（ＣＨ−Ｄ）のビット数が３２個であると仮定する
と、メモリ１１２に書き込まれる信号Ａが６個になる。
このことからメモリ１１２には、６個の信号に対応する
３２個のメモリ領域が確保されることになる。
【００２２】次いで、デコーダ１１１から出力する信号
Ａは、メモリ１１２における特定メモリ領域を指定し、
その指定された特定メモリ領域に格納された値Ｄｉが読
み出される。この値は周波数に合わせてマッピングされ
たデジタル値である。次いで、Ｄ／Ａ変換器１１３は、
メモリ１１２の特定メモリ領域に格納された値Ｄｉをエ
ンコーデイングし、所定の大きさのアナログ信号電圧Ｖ
d を出力する。
【００２３】以上の結果、Ｄ／Ａ変換器１１３は、任意
のチャンネル周波数を入力すると、そのチャンネル周波
数に対応する所定レベルの信号Ｖd を出力する。このチ
ャンネル周波数に対応する所定レベルの信号Ｖd が入力
端ＩＮ２を経て比較部１２０の比較器ＣＯＭＰに入力さ
れると、その比較器ＣＯＭＰは、信号Ｖd の大きさと入
力端ＩＮ１に入力されるループフイルタ２の出力信号Ｖ
e の大きさを比較し、それらの大きさが等しいとき、ハ
イレベル信号（以下、「Ｈレベル信号」という）を出力
し、それらの大きさが相違するとき、ローレベル信号
（以下、「Ｌレベル信号」という）を出力する。
【００２４】一方、比較部１２０の第１のスイッチＳＷ
１は、ループフイルタ２とＶＣＯ３との間に配置し、ま
た第２のスイッチＳＷ２が電圧設定部１１０とＶＣＯ３
との間に配置して、それらのスイッチＳＷ１，ＳＷ２に
供給される制御信号がＨレベル信号のとき、これらのス
イッチの接点を閉成（クローズ）し、またスイッチＳＷ
１，ＳＷ２に供給される制御信号がＬレベル信号のと
き、これらのスイッチの接点を開成（オープン）する。
【００２５】たとえば、図２に示す比較器ＣＯＭＰの出
力信号のレベルがＨレベル信号であるときは、入力端Ｉ
Ｎ１と出力端ＯＵＴとを連結するスイッチＳＷ１の接点
が閉成され、このときにはＨレベル信号がインバータＩ
ＮＶで反転されるため、スイッチＳＷ２の接点が開成さ
れてループフイルタ２の出力信号Ｖe がＶＣＯ３に供給
される。
【００２６】また比較器ＣＯＭＰの出力信号のレベルが
Ｌレベルのときには、スイッチＳＷ１の接点が開成し、
またそのＬレベル信号がインバータＩＮＶで反転されて
Ｈレベル信号になるため、スイッチＳＷ２の接点が閉成
されて電圧設定部１１０の出力信号ＶｄがＶＣＯ３に入
力される。このときスイッチＳＷ１の接点が閉成された
ことは、ＰＬＬループにより周波数がロッキングされた
ことを意味し、またスイッチＳＷ２の接点が閉成された
ことは、チャンネル周波数により周波数が強制的にロッ
キングされたことを意味する。
【００２７】次に、ＶＣＯ３は、ＶＣＯ制御部１００の
出力端ＯＵＴから出力された両信号、すなわち信号Ｖd
またはＶe の入力を受けて所定周波数の信号ＶO を出力
し、その所定周波数の信号ＶO がフィードバック信号と
して周波数／位相検出器１に入力される。図３は図２に
おけるＶＣＯ３の周波数制御特性を示す図である。縦軸
の周波数ｆi と横軸の電圧Ｖi との関係をそれぞれプロ
ットして表した周波数制御特性である。この特性図にお
いては、ｆi がチャンネルデータ（ＣＨ−Ｄ）に該当す
るチャンネル周波数であり、またＶi がチャンネル周波
数ｆi に対応するる出力電圧値であることを意味してい
る。
【００２８】図４は本発明の実施形態におけるＰＬＬ回
路の周波数／位相検出器１の動作を示す周波数制御特性
図である。この周波数制御特性図と図８に示す従来のＰ
ＬＬ回路の周波数／位相検出器１の周波数制御特性とを
比較すると、図４における周波数制御特性図においては
時間をおくことなく、最初から周波数がロッキングされ
ることが分かる。
【００２９】以上に説明した本発明の実施の形態のＰＬ
Ｌ回路は、チャンネル周波数に該当する電圧Ｖd を生成
し、その電圧Ｖd の大きさとループフイルタ２から出力
する電圧Ｖe の大きさを比較し、その結果によりＶＣＯ
３に供給すべき電圧を決定することができるようになっ
ているため、ループで帰還が1 度行われるときに周波数
がロッキングされるので、迅速に周波数をロッキングす
ることができる。
【００３０】次に、本発明の実施形態の変形形態例を説
明する。図５は、本発明の変形実施形態のＶＣＯ制御部
の回路図である。この変形実施形態においては、電圧設
定部１１０の構成が先の実施の形態の電圧設定部１１０
と同一であるが、比較部１２０Ａの構成が先の実施の形
態と異なる。図５におけるＰＬＬ回路の比較部１２０Ａ
は、比較部ＣＯＭＰ、インバータＩＮＶ及びマルチプレ
クサＭＵＸより構成される。
【００３１】より詳しく説明すると、比較部１２０Ａの
比較器ＣＯＭは、入力端ＩＮ１を経て入力するループフ
イルタ２の出力信号Ｖe のレベルと入力端ＩＮ２を経て
入力する電圧設定部１１０の出力信号のレベルとを比較
する。またインバータＩＮは、比較器ＣＯＭＰの出力レ
ベルを反転させる。さらにマルチプレクサＭＵＸは、各
出力信号Ｖe およびＶd がそれそれ入力端に入力され、
比較器ＣＯＭＰの出力信号とインバータＩＮＶの出力信
号が制御端ＳＡ，ＳＢに入力されて、それらの出力信号
の論理状態により、各入力端Ａ，Ｂに入力される各信号
Ｖe ，Ｖd のいずれか一つの信号を選択的に出力する。
以上により、比較部１２０Ａにおいては、マルチプレク
サＭＵＸの出力が出力端を経てＶＣＯ３に入力される。
【００３２】以上の説明からマルチプレクサＭＵＸは、
図２の比較部１２０に示す各スイッチＳＷ１，ＳＷ２と
同様の機能を有するものであり、図２または図５のいず
れかの比較部１２０または１２０Ａを選択可能であるこ
とがわかる。次に、本発明の他の実施形態におけるＰＬ
Ｌ回路の構成を説明する。図６は本発明の他の実施形態
におけるＰＬＬ回路の構成を説明するブロック図であ
る。
【００３３】この図６に示すＰＬＬ回路と図１に示すＰ
ＬＬ回路が相違する点は、Ｎ倍の周波数ｆi ×Ｎ（Ｎは
任意の自然数）を有する入力信号Ｖｉを周波数／位相検
出器１に出力するカウンタ２００と、ＶＣＯ３から出力
する出力信号Ｖo の周波数ｆo を所定倍数Ｍ（Ｍは２以
上の自然数）増加された周波数ｆo ×Ｍを周波数／位相
検出器１に出力するプログラマブルカウンタ３００とを
備えた点である。
【００３４】このＰＬＬ回路の動作を説明する。先ず、
カウンタ２００は、入力信号Ｖｉの周波数ｆi に所定倍
数Ｎを乗算し、大きさが入力信号Ｖｉの周波数と同じ大
きさで、周波数がｆi ×Ｎである信号を周波数／位相検
出器１に出力する。またプログラマブルカウンタ３００
は、ＶＣＯ３から出力する出力信号ＶO の周波数ｆO に
所定倍数Ｍを乗算し、大きさが出力信号ＶO と同じで周
波数がｆO×Ｍである信号ＶO1を周波数／位相検出器１
に出力する。
【００３５】このとき周波数／位相検出器１では、たと
えば、カウンタ２００から出力される周波数ｆi Ｎとプ
ログラマバルカウンタ３００から出力される周波数ｆO
×Ｍの比較をする。以下、このＰＬＬ回路では、図１に
示すＰＬＬ回路と同様にループフイルタ２、ＶＣＯ制御
部１００及びＶＣＯ３を動作させてプログラマブルカウ
ンタ３００を動作させることができる。
【００３６】以上に説明したＰＬＬ回路では、たとえば
ＶＣＯ制御部１００において周波数をロックした後にＶ
ＣＯ３を経てプログラマブルカウンタ３００に入力され
る出力ｆO を次式で定義できる。すなわち、出力ｆO は ｆo ＝( Ｍ／Ｎ) ｆi となる。したがって、出力される周波数ｆo を入力周波
数ｆi の２倍にしたいときは、Ｍ／Ｎを２にすればよ
い。
【００３７】以上に説明した本発明の他の実施形態のフ
ェーズロックループ回路においては、カウンタおよびプ
ログラマブルカウンタを用いて入力信号Ｖi の周波数に
所定倍数の周波数を出力するため、多種の周波数を使用
するＰＬＬ回路においても迅速に周波数をロッキングす
ることができる。
【００３８】
【発明の効果】以上説明した請求項１乃至４の発明のフ
ェーズロックループ回路においては、チャンネル周波数
に該当する電圧を生成し、その電圧の大きさとループフ
イルタから出力する電圧の大きさを比較し、その結果に
より電圧制御発振器に供給する電圧が決定できるため、
ループが1 度実行されるとき周波がロッキングされるの
で、迅速に周波数をロッキングすることができるという
効果が得られる。
【００３９】また請求項５の発明のフェーズロックルー
プ回路においては、請求項１乃至４の効果に加えて、プ
ログラマブルカウンタを用いて入力信号の周波数の所定
倍数の周波数を出力するため、多種の周波数を取扱うＰ
ＬＬ回路においても迅速に周波数をロッキングすること
ができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるＰＬＬ回路の構成
を示したブロック図である。
【図２】本発明に係る電圧制御発振器制御部の構成を示
した回路図である。
【図３】本発明に係る電圧制御発振器制御部の入力周波
数による出力電圧を示した周波数制御特性を示す図であ
る。
【図４】本発明に係るＰＬＬ回路の実施形態の周波数／
位相検出器の動作を示す周波数制御特性図である。
【図５】本発明に係る実施形態の変形形態例の電圧制御
発振器制御部の回路図である。
【図６】本発明に係る他の実施形態におけるＰＬＬ回路
の構成を説明するブロック図である。
【図７】従来のＰＬＬ回路の構成を示したブロック図で
ある。
【図８】従来のＰＬＬ回路のＰＬＬ回路の周波数／位相
検出器の動作を説明する周波数制御特性図である。
【符号の説明】
１ 周波数／位相検出器 ２ ループフイルタ ３ ＶＣＯ １００ ＶＣＯ制御部 １１０ 電圧設定部 １１１ デコーダ １１２ メモリ １１３ Ｄ／Ａ変換器 １２０ 比較部 １２０Ａ 比較部 ２００ カウンタ ３００ プログラマブルカウンタ ＣＯＭＰ 比較器 ＩＮＶ インバータ ＭＵＸ マルチプレクサ ＳＷ１ 第１のスイッチ ＳＷ２ 第２のスイッチ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 入力信号とフィードバックされた出力信
    号とを受信してそれらの周波数と位相とを比較し、周波
    数差と位相差とをそれぞれ出力する周波数／位相検出器
    と、該周波数／位相検出器の出力のリプルを除去して信
    号を出力するループフイルタと、該ループフイルタから
    の出力を受信して所定レベルの信号を出力する電圧制御
    発振器とを有し、前記周波数／位相検出器と前記ループ
    フイルタおよび前記電圧制御発振器が閉ループを形成す
    るフェーズロックループ回路において、 動作させる外部システムに応じて決められるチャンネル
    周波数によるＮビット（Ｎは任意の自然数）のチャンネ
    ルデータを変換して前記チャンネル周波数に該当する所
    定レベルの信号を生成し、この生成信号のレベルと前記
    ループフイルタから出力する信号のレベルとを比較し、
    それらのレベルが等しいとき、前記ループフイルタの出
    力信号を出力し、それらの信号レベルが相違するとき、
    前記生成信号を出力する電圧制御発振器制御部を備えた
    ことを特徴とするフェーズロックループ回路。
  2. 【請求項２】 前記電圧制御発振器制御部は、 前記チャンネル周波数によるＮビットのチャンネルデー
    タを受信し、前記チャンネル周波数に該当する所定レベ
    ルの信号を生成する電圧設定部と、前記電圧設定部から
    出力される前記生成信号のレベルと前記ループフイルタ
    の出力信号のレベルとを比較し、それらの信号のレベル
    が等しいとき、前記ループフイルタからの出力信号を出
    力し、それらの信号のレベルが相違するとき、前記電圧
    設定部から出力する前記生成信号を入力する信号レベル
    比較部とを有することを特徴とする請求項1 記載のフェ
    ーズロックループ回路。
  3. 【請求項３】 前記電圧設定部は、 前記チャンネルデータをデコーデイングするデコーダ
    と、 前記デコーダによりデコーデイングされた値により予め
    設定された電圧を出力するメモリと、 前記メモリから出力された出力電圧をアナログ信号に変
    換して出力するデジタル／アナログ変換器とを有するこ
    とを特徴とする請求項２記載のフェーズロックループ回
    路。
  4. 【請求項４】 前記信号レベル比較部は、 前記電圧設定部からの前記生成信号のレベルを前記ルー
    プフイルタの出力信号のレベルと比較する比較器と、 前記比較器の出力により閉成または開成し、前記ループ
    フイルタの出力信号を前記電圧制御発振器に伝達または
    遮断する第１のスイッチと、 前記比較器の出力レベルを反転させるインバータと、 前記インバータの出力により接点を開成または閉成し、
    前記電圧設定部からの出力信号を前記電圧制御発振部に
    伝達または遮断する第２のスイッチとを有することを特
    徴とする請求項２記載のフェーズロックループ回路。
  5. 【請求項５】 前記入力する信号のＮ倍の周波数の信号
    を前記周波数／位相検出器１に出力するカウンタと、 前記電圧制御発振器から出力する出力信号の周波数を所
    定倍数Ｍ（Ｍは２以上の自然数）増加された周波数の信
    号を前記周波数／位相検出器に出力するプログラマブル
    カウンタとを有することを特徴とする請求項１乃至４の
    いずれか１つに記載のフェーズロックループ回路。
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