JPH10508953A - Ｄａｃ組込型アクチュエーテッドミラーアレイ用駆動回路 - Google Patents

Abstract

(57)【要約】 Ｍ×Ｎ個の薄膜アクチュエーテッドミラーアレイに於いて、各アクチュエーテッドミラーを一列に駆動させる駆動回路は順次付け信号を発生する順次付け信号発生回路と、対応数のラッチ回路と、対応数のディジタル／アナログ変換器とを備え、データ信号は各ラッチ回路によって順にラッチされ、ラッチされた各データ信号は、その入力信号を所定の動作電圧範囲で、数多くの異なる階調値のうちのいずれか一つに変換する、アナログ／ディジタル変換器に同時に供給される。

Description

【発明の詳細な説明】 ＤＡＣ組込型アクチュエーテッドミラーアレイ用駆動回路発明の技術分野 本発明は、光投射システム用駆動回路に関し、特に、ディジタル／アナログ変 換器（ＤＡＣ）が組み込まれたアクチュエーテッドミラーアレイ用駆動回路に関 する。背景技術 従来の様々なディスプレイシステムのうち、光投射システムが大画面で高画質 の映像を提供し得るものとして知られている。そのような光投射システムのうち 二つの例に、液晶セルのマトリックスを用いる液晶ディスプレイ（ＬＣＤ）シス テムと、アクチュエーテッドミラーアレイを用いるアクチュエーテッドミラーア レイ（ＡＭＡ）システムとがある。各システムに於ける各液晶セル及び各アクチ ュエーテッドミラーは画像要素（画素）としての機能を果たす。ここで、画素は スクリーン上に表示されるべき映像のドットを表し、薄膜トランジスタ（ＴＦＴ ）等のスイッチングデバイスによって活性化される。このＴＦＴは映像信号から 発生される電圧信号によって駆動されて、各ドットが該電圧信号の大きさに比例 する複数の分解能または複数の階調のうちのいずれか一つを有することになる。 従来に於いて、多くのＴＦＴ駆動方法がある。その中の一つが多重化技法であ る。この多重化技法によれば、電圧信号のレベルに基づく分解能を与えるために 、複数の予め決められた基準電圧レベルのうちのいずれか一つが選択される。し かしながら、この駆動方法に於いては、基準電圧レベルの数が階調の数と同じで なければならないので、駆動回路の構造が複雑になり、コスト高をもたらすとい う不都合がある。発明の開示 従って、本発明の主な目的は、ＤＡＣを用いて、効果的な階調ディスプレイを 具現し得る薄膜アクチュエーテッドミラーアレイ用駆動回路を提供することにあ る。 上記の目的を達成するために、本発明によれば、各々が、入射光線を反射し、 スイッチング素子に接続されており、各スイッチング素子が同一列でターンオン される時、該スイッチング素子を通じて印加された電圧信号に応じて変形を起こ して、該入射光線に対する反射光線の光路を偏向させる、Ｍ×Ｎ個の薄膜アクチ ュエーテッドミラーのアレイに於ける各薄膜アクチュエーテッドミラーを一列に 駆動するための駆動回路であって、前記Ｍ及びＮは、各々該アレイに於いて列及 び行を表し、正の整数であり、 各々が、走査パルスによって走査され、前記Ｎ個のｎビットデータ信号に分け られる複数のラインビデオ信号を有する、ディジタル形態の映像信号を格納し、 順に出力する格納手段と、 前記走査パルスからクロックパルスを求めて、前記Ｎ個の薄膜アクチュエーテ ッドミラーの各々を同一列で駆動させる駆動手段と、 前記走査パルスから、各々が関連した持続時間を有する、第１パルス及びそれ に後続する第２パルスを備えるデータ制御信号を発生する制御信号発生手段であ って、前記第１パルスの持続時間間に前記Ｎ個のｎビットデータ信号が利用可能 である、前記制御信号発生手段と、 イネーブル信号を発生するイネーブル信号発生手段と、 各々がほぼ同一の構成からなり、前記イネーブル信号によって順にイネーブル され、前記予め決められた数のアクチュエーテッドミラーに対応数の前記ｎビッ トデータ信号が個別に供給されるように、前記予め決められた数のアクチュエー テッドミラーを同一列で個別に駆動させる、複数の駆動手段とを有し、 前記駆動手段の各々が、 前記走査パルス及び前記イネーブル信号を用いて、前記対応数の前記ｎビット データ信号が順次的に受信されるようにする、順次付け信号を発生する順次付け 信号発生手段と、 各々が、前記順次付け信号に応じて、前記対応数の前記ｎビットデータ信号の うちのいずれか一つを一時的に格納する対応数の入力ラッチを有するラッチ手段 と、 各々が、前記第１パルスから前記第２パルスへの遷移に同期して、前記各ラッ チ手段からの前記ｎビットデータ信号を同時に出力する対応数の伝送ゲートを有 する伝送ゲート手段と、 各々が、前記各伝送ゲート手段からの前記ｎビットデータ信号をそれに比例す るアナログ電圧値に変換する対応数の変換器を有する変換手段と、 各々が、前記アナログ電圧値を増幅して前記予め決められた数のアクチュエー テッドミラーの各々に供給されるべき前記電圧信号を発生する対応数の増幅器を 有する増幅手段とを含むことを特徴とする薄膜アクチュエーテッドミラー用駆動 回路が提供される。図面の簡単な説明 図１は、光投射システム用薄膜アクチュエーテッドミラーアレイの概略的な断 面図であり、 図２は、本発明による薄膜アクチュエーテッドミラーアレイ用駆動回路のブロ ック図であり、 図３は、図２に示した駆動パッケージのうちのいずれか一つの詳細なレイアウ ト図であり、 図４は、図３に示した駆動モジュールのうちのいずれか一つの詳細な構成図で あり、 図５は、図４に示したラッチ／ＤＡＣ部のうちのいずれか一つの回路図であり 、 図６は、図５に示したＤＡＣのうちのいずれか一つの回路図であり、 図７〜図９は、各々、カラム駆動回路の多様なポイントで発生した信号波形図 である。発明の実施の態様 以下、本発明の好適実施例について図面を参照しながらより詳しく説明する。 図１を参照すると、光投射システムに用いられる、Ｍ×Ｎ個の薄膜アクチュエ ーテッドミラー（ＡＭＡ）４０のアレイ５０の概略的な断面図が示されている。 ここで、Ｍ及びＮは各々正の整数、例えば、６４０及び４８０であり、アレイ５ ０に於いて行及び列を各々表す。 アレイ５０は、０Ｖ〜１５Ｖの典型的な動作電圧によってイネーブルされ、能 動マトリックス１０とＭＸＮ個の薄膜アクチュエーテッドミラー４０からなるア レイ５０とを含む。能動マトリックス１０は基板１２、Ｍ×Ｎ個のスイッチング 要素（例えば、ＴＦＴ）のアレイ（図示せず）、Ｍ×Ｎ個の接続端子１４のアレ イから構成されている。 各薄膜アクチュエーテッドミラー４０は、コンジット４６が設けられた支持部 材４２と、弾性部材４８と、第１薄膜電極６２と、電気的に変形可能な薄膜部６ ４と、第２薄膜電極６６とを備える。第１薄膜電極６２は導電性の物質からなり 、コンジット４６及び接続端子１４を通じてスイッチング要素に電気的に接続さ れて、薄膜アクチュエーテッドミラー４０に於ける信号電極としての働きを果た す。電気的に変形可能な薄膜部６４は、印加された電界信号に応じて変形を起こ す、電歪材料または圧電材料のような電気的に変形可能な物質からなる。第２薄 膜電極６６は導電性及び光反射性の物質からなり、薄膜アクチュエーテッドミラ ー４０に於けるミラーだけでなくバイアス電極としての働きを果たす。 そのようなＡＭＡシステムに於いて、ランプから発せられた光線は、薄膜アク チュエーテッドミラー４０のアレイ５０に向かって一様に入射される。各アクチ ュエーテッドミラー４０での第２薄膜電極６６から反射された光線（以下、「反 射光線」と称す）は光学バッフルの開口へ入射される。電気信号を各アクチュエ ーテッドミラー４０へ印加することによって、各薄膜アクチュエーテッドミラー ４０に於ける第２薄膜電極６６の入射光線に対する相対的な位置が変更されて、 各薄膜アクチュエーテッドミラー４０に於ける第２薄膜電極６６からの反射光線 の光路が偏向される。このように、各反射光線の光路が変更されるため、開口を 通じて各薄膜アクチュエーテッドミラー４０に於ける第２薄膜電極６６からの反 射光線の量が変化されることによって、該当光線の強さが調節されることになる 。開口を通じて調節された光線は適切な光学デバイス（例えば、投射レンズ）を 介して投射スクリーンに入射されて、その上に像をディスプレイする。そのよう なＡＭＡシステムのうちの一つが、本特許出願と出願人を同じくする係属中の米 国特許出願０８／３３１，３９９号明細書に、「THIN FILM ACTUATED MIRRORS A RRAY AND METHOD THE MANUFACTURE THEREOF」との名称で開示されており、この システムはここに取り入れられ参照される。 図２を参照すると、本発明によるＡＭＡ５０用駆動回路のブロック図が示され ている。このＡＭＡ５０はデータライン５４と選択ライン５６との間の交点で整 列された複数のＴＦＴ５２を有する。各選択ライン５６が順に選択されることに 連れて、データ信号は、薄膜アクチュエーテッドミラー４０の各行と個別に連通 するデータライン５４に電圧信号として印加されることによって、映像の水平ビ デオラインが表示装置上に供給される。 この駆動回路はフレームメモリ１７０と、各々がほぼ同一の構成の１２８チャ ネルを有する、５つのモジュールパッケージＩＣ１００、１１０、１２０、１３ ０及び１４０とから構成されている。ディジタル映像信号は入力端子１７２を通 じてフレームメモリ１７０に入力され格納される。公知のように、この映像信号 は、走査パルスによって走査される複数の水平ラインビデオ信号を有する。各水 平ラインビデオ信号は、各々が８ビットのデータを有するＮ個（即ち、６４０） のディジタル信号に分けられる。フレームメモリ１７０に格納された各ディジタ ルデータ信号はモジュールパッケージＩＣ１１０、１２０、１３０及び１４０へ 順に供給される。 各モジュールパッケージＩＣ１１０、１２０、１３０及び１４０は、予め決め られた数（例えば、１２８）の薄膜アクチュエーテッドミラー４０を列方向に個 別に駆動させる機能を果たす。これに対しては、図２を参照して述べる。 図２に示したように、駆動回路を制御するのに用いられる、制御信号発生器１ ８０からの多様なタイミング信号及び制御信号は、図７、図８及び図９に各々示 されている。 公知のように、図７Ａに示したように、ＮＴＳＣ方式に於いて、水平同期パル スＨｓｙｎは略６３．５μｓの周期を有し、水平ビデオラインを走査するに要す る時間に対応する。また、効果的な視覚情報は５１．６μｓの持続時間の間のみ 表現される。ここで、一つの列内で薄膜アクチュエーテッドミラー４０の個数が ６４０と仮定すると、図７Ｂに示したように、水平ドットの薄膜アクチュエーテ ッドミラーの駆動に必要な水平ドットクロック周波数Ｆｓｙｓは略１２．４ Ｍ Ｈｚ（＝６４０／５１．６μｓ）となる。 水平走査時間から効果的な視覚情報のインターバルを求めるために、図７Ｃ及 び図７Ｄに示したように、２つの短パルス、ＨＣＮＴ７４及びＨＣＮＴ７１４が 用いられる。短パルスＨＣＮＴ７４は、走査の開始点Ｔ１からカウントされた水 平ドットクロックパルスの７４番目のクロックパルスにて発生され、また、短パ ルスＨＣＮＴ７１４は該クロックパルスの７１４番目のパルスにて発生される。 その後、図７Ｅに示したように、両短パルス、ＨＣＮＴ７４とＨＣＮＴ７１４と の間の６４０ドットのクロックパルスを有するハイアクティブ状態の持続時間Ａ と、それに後続する１１．８８μｓ間のローアクティブ状態の持続時間Ｂとが繰 際、効果的な視覚情報としての６４０ビットのデータ信号はモジュールパッケー ジＩＣ１１０、１２０、１３０、１４０及び１５０にラッチされ、持続時間Ｂの 際には、ラッチされた６４０ドットのデータ信号が６４０個の薄膜アクチュエー テッドミラーを列に同時に駆動させるために、各モジュールパッケージＩＣから 同時に出力される。 水平ドットクロック出力Ｆｓｙｓは図８Ａに示したように、ファクタ２によっ て分割されてアドレス信号Ａ０を形成する。このアドレス信号Ａ０は図８Ｂに示 したように、ファクタ２によって分割されてアドレス信号Ａ１を形成する。この アドレス信号Ａ１は図８Ｃに示したように、ファクタ２によって分割されてアド レス信号Ａ２を形成する。このアドレス信号Ａ２は図８Ｄに示したように、ファ クタ２によって分割されてアドレス信号Ａ３を形成する。このアドレス信号Ａ３ は図８Ｅに示したように、ファクタ２によって分割されてアドレス信号Ａ４を形 成する。 図９Ａ〜９Ｅに示したように、ローアクティブ状態のパッケージ選択信号 モジュールパッケージＩＣを順にイネーブルさせるのに用いられる。 図３を参照すると、図１に示したモジュールパッケージＩＣ１００の詳細な構 成図が示されている。このモジュールパッケージＩＣ１００は、各々がほぼ同一 の構成を有する４つの３２チャネルの薄膜アクチュエーテッドミラー駆動モジュ ール２００、２０２、２０４及び２０６から構成され、また、各駆動モジュール ２００、２０２、２０４及び２０６は各々３つのブロック、即ち、デコーダ２１ ０、２１２、２１４及び２１６と、ラッチ部２２０、２２２、２２４及び２２６ と、ＤＡＣ及びオペアンプ部２３０、２３２、２３４及び２３６とから構成され ている。 本発明の好ましい実施例によって、４つの駆動モジュール２００、２０２、２ ０４及び２０６の各々に於けるデコーダ、ラッチ部、ＤＡＣ及びオペアンプ部は 一つのハイブリッドＩＣチップ上に一体的に組み込まれ得る。また、４つのハイ ブリッドＩＣチップは図２に示したように、マルチチップモジュール（ＭＣＭ； ｍｕｌｔｉ ｃｈｉｐ ｍｏｄｕｌｅ）技法を用いて、パッケージＩＣに一体的 に組み込まれ得る。 さらに、図４を参照すると、図３に示した駆動モジュールのうちのいずれか一 つ（例えば、２００）の詳細な構成図が示されている。 ラッチ部２２０は８つのラッチ回路３００、３１０、３２０、３３０、３４０ 、３５０、３６０及び３７０を有し、ＤＡＣ及びオペアンプ部２３０は８つのＤ ＡＣ及びオペアンプ回路４００、４１０、４２０、４３０、４４０、４５０、４ ６０及び４７０を有する。 デコーダ２１０、２１２、２１４及び２１６は、図９Ｆ〜９Ｉに示したように 、 れる。デコーダ２１０に供給されたアドレス信号「Ａ２Ａ３Ａ４」は、データバ スＤＡＴＡ上の８ビットのデータ信号を受信するために選択され得るラッチ回路 を決定するに用いられる。図９Ｊ〜９Ｑに示したように、デコーダ２１０はアド ッチ回路３００、３１０、３２０、３３０、３４０、３５０、３６０及び３７０ に各々供給される。 ８つのラッチ回路３００、３１０、３２０、３３０、３４０、３５０、３６０ に、格納したデータ信号を８つのＤＡＣ及びオペアンプ回路４００、４１０、４ ２０、４３０、４４０、４５０、４６０及び４７０に各々供給する。 ８つのＤＡＣ及びオペアンプ回路の各々は、薄膜アクチュエーテッドミラー４ ０に印加されるべきデータ信号に対応する電圧信号を入力された８ビットのデー タ信号から各々求める。 図５は、図４に示したラッチ回路のうちのいずれか一つ（例えば、３００）の 詳細な回路図である。 このラッチ回路３００は、順序付け回路３０と、データ入力部８０と、データ 出力部９０とから構成される。データ入力部８０は４つのデータ入力ラッチ８２ 、８４、８６及び８８からなる組を有する。各データ入力ラッチ８２、８４、８ ６及び８８は通常のＤ−ＦＦ（フリップフロップ）からなり、順序付け回路３０ の制御下で、データバスＤＡＴＡ上の８ビットのデータ信号を順序的に一時的に 格納する。順序付け回路３０は３つのインバータ２２、２４及び２６と、４つの ＡＮＤゲート３２、３４、３６及び３８とから構成される。第１インバータ２２ は ０を、第３インバータ２６はアドレス信号Ａ１を各々逆転させる。 第１ＡＮＤゲート３２はインバータ２２、２４、２６の出力に対して論理積演 算を行い、論理積演算済みの出力を第１ラッチ８２に制御信号として供給して、 第１ラッチ８２がデータバスＤＡＴＡ上の第１の８ビットのデータ信号を受け取 るようにする。 第２ＡＮＤゲート３４は、インバータ２２及び２６の出力とアドレス信号Ａ０ に対して論理積演算を行い、論理積演算済みの出力を第２ラッチ回路８４に制御 信号として供給して、第２ラッチ回路８４がデータバスＤＡＴＡ上の第２の８ビ ットのデータ信号を受け取るようにする。 第３ＡＮＤゲート３６は、インバータ２２及び２４の出力とアドレス信号Ａ１ に対して論理積演算を行い、論理積演算済みの出力を第３ラッチ回路８６に制御 信号として供給して、第３ラッチ回路８６がデータバスＤＡＴＡ上の第３の８ビ ットのデータ信号を受け取るようにする。 第４ＡＮＤゲート３８は、インバータ２２の出力と両アドレス信号Ａ０、Ａ１ とに対して論理積演算を行い、論理積演算済みの出力は、第４ラッチ８８に制御 信号として供給して、第４ラッチ８８がデータバスＤＡＴＡ上の第４の８ビット のデータ信号を受け取るようにする。 ンバータ２８と、４つの伝送ゲート９２、９４、９６及び９８とから構成される 。各伝送ゲート９２、９４、９６及び９８は、通常のＤ−ＦＦからなり、データ 入力ラッチ８２、８４、８６及び８８からのデータ信号をインバータ２８の出力 の立ち上がりの変り目（エッジ）にて、出力する働きを果たす。 以下、本発明のアクチュエーテッドミラーアレイ駆動回路の動作に対して説明 する。 ス信号「Ａ４Ａ３Ａ２」のコードが「０００」である場合、デコーダ２１０はイ １〜第３ＡＮＤゲート３２、３４、３６及び第４ＡＮＤゲート３８に各々入力さ れる。同時に、アドレス信号「Ａ１Ａ０」のコードが「００」である場合は、第 １の８ビットデータ信号が第１ＡＮＤゲート３２からの出力の立ち上がりの変り 目にて、第１Ｄ−ＦＦ８２によってラッチされ、アドレス信号「Ａ１Ａ０」のコ ードが「０１」である場合は、第２の８ビットデータ信号が第２ＡＮＤゲート３ ４からの出力の立ち上がりの変り目にて、第２Ｄ−ＦＦ８４によってラッチされ 、アドレス信号「Ａ１Ａ０」のコードが「１０」である場合は、第３の８ビット データ信号が第３ＡＮＤゲート３６からの出力の立ち上がりの変り目にて、第３ Ｄ−ＦＦ８６によってラッチされ、アドレス信号「Ａ１Ａ０」のコードが「１１ 」である場合には、第４の８ビットデータ信号が第４ＡＮＤゲート３８からの出 力の立ち上がりの変り目にて、第４Ｄ−ＦＦ８８によってラッチされる。 一方、第１〜第４の８ビットデータ信号がラッチ８２、８４、８６及び８８に よってラッチされた状態で、アドレス信号「Ａ４Ａ３Ａ２」のコードが「１００ １０がイネーブルされることによって、第５〜第８の８ビットデータ信号が対応 するＤ−ＦＦに各々順にラッチされる。 上記の動作は、第１〜第３２のデータ信号がラッチ部２２０（図３に図示）に よってラッチされるまで、最後のラッチ回路３７０に対して繰り返して行われる 。 ２ビットのデータ信号のユニットは駆動モジュール２０２、２０４及び２０６内 の入力データラッチに各々順に格納される。その後、図２に示したように、５つ のパッケージＩＣ１００、１１０、１２０、１３０及び１４０がパッケージ選択 信号によって順にイネーブルされる場合、１２８ビットのデータ信号の組がパッ ケージＩＣ内の入力データラッチに各々格納されることによって、図７Ｅに示し る持続時間Ａの際、総６４０ビットのデータ信号を格納することになる。 しかる後、入力ラッチによってラッチされた６４０ビットのデータ信号は、伝 送ゲートを通じてインバータ２８によって逆転されたデータ制御信号の立ち上が りエッジと同期して、ＤＡＣ及びオペアンプに同時に伝送され始める。 図６を参照すると、図４に示したオペアンプのうちのいずれか一つ（例えば、 ４００）の回路図が示されている。 各Ｄ−ＦＦ９２、９４、９６及び９８からの各４つの８ビットデータ信号は、 各ＤＡＣの入力端子Ｄ０〜Ｄ７に各々供給される。説明の便宜上、図６には一つ のＤＡＣ（例えば、３０２）のみに対して示されている。このＤＡＣ３０２は、 入力されたデータ信号をそのディジタル値に比例してアナログ電圧値に変換する 。このアナログ電圧値は、ＤＡＣ３０２に印加された与えられた動作電圧範囲Ｖ ｒｅｆに亘って、多くの異なる階調値（即ち、２５６（＝２⁸）個の差分値）の うちのいずれか一つに取られ得る。ＤＡＣ３０２は、変換されたアナログ電圧を 対応するオペアンプ回路４００に供給する。このオペアンプ回路４００はアナロ グ電圧を、アレイ５０の駆動用のための、０Ｖ〜１５Ｖ範囲の電圧信号に増幅す る機能を果たす。増幅された電圧信号は、選択ライン５６によってターンオンと なるＴＦＴ５２のソースに供給される。従って、ＴＦＴ５２に関連した薄膜アク チュエーテッドミラー４０は、該増幅電圧信号のレベルにチャージされる。 上記において、本発明の好適な実施の形態について説明したが、本発明の請求 範囲を逸脱することなく、当業者は種々の改変をなし得るであろう。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウー サン キャン 大韓民国 ソウル 100−095 チュン−グ ー ナンデムン−ロ ５−ガ 541 テー ウー エレクトロニクス カンパニー リ ミテッド ヴィデオ リサーチ センター 内

Claims (1)

1. 【特許請求の範囲】 １．各々が、入射光線を反射し、スイッチング素子に接続されており、各スイッ チング素子が同一列でターンオンされる時、該スイッチング素子を通じて印加さ れた電圧信号に応じて変形を起こして、該入射光線に対する反射光線の光路を偏 向させる、Ｍ×Ｎ個の薄膜アクチュエーテッドミラーのアレイに於ける各薄膜ア クチュエーテッドミラーを一列に駆動するための駆動回路であって、前記Ｍ及び Ｎは、各々該アレイに於いて列及び行を表し、正の整数であり、 各々が、走査パルスによって走査され、前記Ｎ個のｎビットデータ信号に分 けられる複数のラインビデオ信号を有する、ディジタル形態の映像信号を格納し 、順に出力する格納手段と、 前記走査パルスからクロックパルスを求めて、前記Ｎ個の薄膜アクチュエー テッドミラーの各々を同一列で駆動させる駆動手段と、 前記走査パルスから、各々が関連した持続時間を有する、第１パルス及びそ れに後続する第２パルスを備えるデータ制御信号を発生する制御信号発生手段で あって、前記第１パルスの持続時間間に前記Ｎ個のｎビットデータ信号が利用可 能である、前記制御信号発生手段と、 イネーブル信号を発生するイネーブル信号発生手段と、 各々がほぼ同一の構成からなり、前記イネーブル信号によって順にイネーブ ルされ、前記予め決められた数のアクチュエーテッドミラーに対応数の前記ｎビ ットデータ信号が個別に供給されるように、前記予め決められた数のアクチュエ ーテッドミラーを同一列で個別に駆動させる、複数の駆動手段とを有し、 前記駆動手段の各々が、 前記走査パルス及び前記イネーブル信号を用いて、前記対応数の前記ｎビッ トデータ信号が順次的に受信されるようにする、順次付け信号を発生する順次付 け信号発生手段と、 各々が、前記順次付け信号に応じて、前記対応数の前記ｎビットデータ信号 のうちのいずれか一つを一時的に格納する対応数の入力ラッチを有するラッチ手 段と、 各々が、前記第１パルスから前記第２パルスへの遷移に同期して、前記各ラ ッチ手段からの前記ｎビットデータ信号を同時に出力する対応数の伝送ゲートを 有する伝送ゲート手段と、 各々が、前記各伝送ゲート手段からの前記ｎビットデータ信号をそれに比例 するアナログ電圧値に変換する対応数の変換器を有する変換手段と、 各々が、前記アナログ電圧値を増幅して前記予め決められた数のアクチュエ ーテッドミラーの各々に供給されるべき前記電圧信号を発生する対応数の増幅器 を有する増幅手段 とを含むことを特徴とする薄膜アクチュエーテッドミラー用駆動回路。 ２．前記変換手段が、ディジタル／アナログコンバーターからなることを特徴と する請求の範囲１に記載の薄膜アクチュエーテッドミラー用駆動回路。 ３．前記アナログ電圧値が、前記ディジタル／アナログコンバーターに印加され た所定の動作電圧範囲で、２ⁿ個の異なる階調値のうちのいずれか一つであるこ とを特徴とする請求範囲２に記載の薄膜アクチュエーテッドミラー用駆動回路。