JPH10505701A - 欠陥を検出するためのストレス回路を含むメモリ - Google Patents

Abstract

(57)【要約】 メモリ・セルのデータ保持欠陥を検出するストレス回路を含むメモリ回路（２０）を開示する。メモリ回路（２０）は、ビット線に結合されたメモリ・セル・アレイ（２２）と、メモリ・セルにアクセスするように結合されたアクセス回路（２４）と、メモリ・セルにストレスを加えるように結合された放電回路とを備える。

Description

【発明の詳細な説明】 欠陥を検出するためのストレス回路を含むメモリ 発明の背景 １．発明の分野 本発明は、集積回路デバイスの分野に関し、詳細には、本発明は、メモリ・セ ルにストレスを加える回路を有するランダム・アクセス・メモリに関する。 ２．背景 通常の従来の静的ランダム・アクセス・メモリ（ＳＲＡＭ）は、ＳＲＡＭセル のアレイを備える。各ＳＲＡＭは通常、１組の６つのトランジスタを備える。通 常のＳＲＡＭ内の６つのトランジスタは、一対の交差結合インバータ回路および 一対のパス・ゲートとして構成される。インバータ回路のプルアップ・トランジ スタは通常、ＳＲＡＭセル内の漏れ電流がＳＲＡＭセルの内部データ記憶ノード が放電されるのを防ぐ。 そのようなＳＲＡＭは通常、集積回路ダイ上に半導体構造および金属相互接続 構造を形成する処理技法によって集積回路ダイ上で実施される。通常、半導体構 造は、ＳＲＡＭ内のトランジスタ用の拡散領域とポリシリコン構造とを含む。金 属相互接続構造は通常、ＳＲＡＭ内のトランジスタとその他の装置との間の電気 相互接続を形成する。 そのような集積回路処理技法では通常、各ＳＲＡＭ内に１組の接点が形成され る。そのような接点は、金属相互接続構造間に形成された接点と、ＳＲＡＭセル のトランジスタの拡散領域間に形成された接点とを含む。 そのような製造工程時に集積回路の半導体構造および金属相互接続構造で欠陥 が生じることがある。そのような製造上の欠陥によって、ＳＲＡＭセル内の接点 が故障する恐れがある。そのような製造上の欠陥によって、ＳＲＡＭセル内の個 別のトランジスタが故障することもある。通常、新たに製造された集積回路のそ のような欠陥を検出するために製造品質試験手順が実施される。 通常の製造品質試験手順時には、集積回路は、高度に専用化された集積回路試 験器に配置される。そのような試験器は通常、所定のデータ・パターンをＳＲＡ Ｍセルに書き込み、次いでただちにＳＲＡＭセルを読み取り、記憶されているデ ータ・パターンを検証することによってＳＲＡＭを試験する。ＳＲＡＭに書き込 まれたデータが、ＳＲＡＭから読み取られたデータに合致しない場合、集積回路 は通常、欠陥があるとみなされる。 残念なことに、そのような試験手順は通常、ＳＲＡＭセルでデータ保持問題を 発生させる製造上の欠陥を検出しない。たとえば、欠陥のあるプルアップ・トラ ンジスタを内部データ記憶ノードに有するＳＲＡＭセルは、蓄積された電荷を短 い期間中しか保持しない。そのようなＳＲＡＭセルの内部ノードに蓄積された電 荷は通常、ＳＲＡＭセルのトランジスタの拡散領域を通じて放電する。欠陥のあ るプルアップ・トランジスタでは通常、内部ノードでの荷電レベルを維持するこ とはできない。 そのようなデータ保持欠陥を検出する１つの従来型の方法は、そのようなＳＲ ＡＭセルが放電できるようにする試験遅延間隔を与えることである。そのような 遅延間隔は通常、試験データ・パターンのＳＲＡＭへの書込みと、その後に続く ＳＲＡＭの読取り−検証との間に与えられる。 残念なことに、そのような試験遅延は、各集積回路を試験するのに必要な時間 を著しく増加させる。各集積回路ごとの試験時間が延びると、集積回路デバイス 試験器の使用度が低下する。通常、ＳＲＡＭセルにおけるデータ保持問題を検出 するために試験遅延を追加した場合、そのようなテスタが一定の期間中に試験を 実施できるデバイスの数は少なくなる。 したがって、そのようなテスタ遅延と共に所望の試験効率を維持するには通常 、追加集積回路試験器を設けなければならない。残念なことに、そのような集積 回路試験器は極めて高価である。余分の集積回路試験器は、そのような集積回路 デバイスの全体的な製造コストを大幅に増大させる。 発明の要約および目的 本発明の一目的は、集積回路内のメモリ・セルを試験することである。 本発明の他の目的は、集積回路内のＳＲＡＭセルを試験し、ＳＲＡＭセルのデ ータ保持欠陥を検出することである。 本発明の他の目的は、ＳＲＡＭセルのデータ保持欠陥を検出するストレス回路 をＳＲＡＭ内に設けることである。 本発明の他の目的は、ＳＲＡＭへのアクセス・サイクル中にＳＲＡＭセルにス トレスを加えることによってＳＲＡＭセルのデータ保持欠陥を検出することであ る。 本発明の他の目的は、ＳＲＡＭに対して書込みサイクル、ストレス・サイクル 、読取り−検証サイクルを実行することによって集積回路上のＳＲＡＭ回路を試 験することである。 本発明のこれらおよびその他の目的は、１組のビット線に結合された少なくと も１つのメモリ・セルを有するメモリ・セル・アレイと、メモリ・セルにアクセ スするように結合されたアクセス回路と、アクセス回路によるメモリのアクセス 時にビット線を放電させることによってメモリ・セルにストレスを加えるように 結合された放電回路とを備えるメモリ回路によって達成される。アクセス回路は 、メモリ・セルのワード線を活動化させ、同時に放電回路を制御するストレス信 号を活動化させることによってメモリ・セルに対するストレス・サイクルを実行 する。 本発明のその他の目的、特徴、利点は、添付の図面および下記の詳細な説明か ら明らかになろう。 図面の簡単な説明 本発明を一例として図示するが、本発明は添付の図面の図に制限されるもので はない。図面において、同じ参照符号は同様な要素を示す。 第１図は、アクセス制御回路と、１組のセンス増幅器と、メモリ・セル・アレ イとを備える、一実施形態の静的ランダム・アクセス・メモリ（ＳＲＡＭ）を示 す図である。 第２図は、交差結合インバータ回路とパス・ゲート回路とを備える、一実施形 態のメモリ・セルを示す図である。 第３図は、ストレス・サイクル中の内部ノードでの電圧反転を示す一実施形態 のメモリ・セルに対するストレス・サイクルを示す図である。 第４図は、アドレス復号回路と、試験レジスタと、１組のドライバとを備える アクセス制御回路を示す図である。 詳細な説明 第１図は、一実施形態の静的ランダム・アクセス・メモリ（ＳＲＡＭ）２０を 示す。ＳＲＡＭ２０は、アクセス制御回路２４と、１組のセンス増幅器３０ない し３２と、メモリ・セル・アレイ２２とを備える。メモリ・セル・アレイ２２は 、１組のメモリ・セル４０ないし４８を備える。ＳＲＡＭ２０はさらに、１組の プルダウン・トランジスタＱ８ないしＱ１３を備える。 アクセス制御回路２４は、メモリ・セル・アレイ２２の１組のワード線６０な いし６２を駆動する。アクセス制御回路２４は、ワード線６０ないし６２を駆動 して、メモリ・セル４０ないし４８に対する読取り動作および書込み動作を実行 する。 各ワード線６０ないし６２は、メモリ・セル・アレイ２２の行に対応する。た とえば、ワード線６０は、メモリ・セル・アレイ２２のメモリ・セル４０ないし ４２を備える行に対応する。同様に、ワード線６１は、メモリ・セル・アレイ２ ２のメモリ・セル４３ないし４５を備える行に対応し、ワード線６２は、メモリ ・セル４６ないし４８を備える行に対応する。 センス増幅器３０ないし３２は、メモリ・セル・アレイ２２の数組のビット線 ７０ないし７２に結合される。センス増幅器３０ないし３２は、メモリ・セル・ アレイ２２に対する読取り動作時にはビット線７０ないし７２上のデータを差分 的に検知する。センス増幅器３０ないし３２は、メモリ・セル・アレイ２２に対 する書込み動作時にはビット線７０ないし７２上にデータをドライブする。 センス増幅器３０ないし３２は、ビット線７０ないし７２を高電圧レベルにド ライブするプリチャージ動作を実行する。ビット線７０ないし７２に対するプリ チャージ動作は、その後に続く読取り動作および書込み動作時にメモリ・セル・ アレイ２２のアクセス速度を増加させる。 各１組のビット線７０ないし７２は、対応するメモリ・セル・アレイ２２列の 一対のビット線を備える。たとえば、ビット線７０は、メモリ・セル・アレイ２ ２のメモリ・セル４０、４３、４６を備える列に結合される。同様に、ビット線 ７１は、メモリ・セル４１、４４、４７を備える列に結合され、ビット線７２は 、メモリ・セル４２、４５、４８を備える列に結合される。 アクセス制御回路２４によって、メモリ・セル・アレイ２２に対してストレス 試験を行うことができる。ストレス試験は、個別のメモリ・セル・アレイ２２の 行に対する一連の書込みサイクルと、ストレス・サイクルと、読取りサイクルと を含む。ある書込み、ストレス、読取り−検証シリーズでは、データ・パターン を用いてメモリ・セル４０ないし４８にストレスが加えられ、その後の書込み、 ストレス、読取り−検証シリーズでは、補助パターンを用いてメモリ・セル４０ ないし４８にストレスが加えられる。補助データ・パターンでは、記憶されてい る「１」および記憶されている「０」を用いて各メモリ・セル４０ないし４８に ストレスが加えられる。 ストレス制御信号２９は、メモリ・セル・アレイ２２に対する読取りサイクル および書込みサイクル中には非活動状態である。非活動状態ストレス制御信号２ ９は、トランジスタＱ８ないしＱ１３を非活動状態に維持する。トランジスタＱ ８ないしＱ１３は、比較的小型のデバイスであり、メモリ・セル・アレイ２２の 動作に対して最小の衝撃を有する。トランジスタＱ８ないしＱ１３は、各メモリ ・セル４０ないし４８内のインバータ回路トランジスタとほぼ同じ寸法である。 各組のビット線７０ないし７２に多数のメモリ・セルが結合されるので、ビット 線７０ないし７２のキャパシタンスは、トランジスタＱ８ないしＱ１３と比べて 比較的大きい。 ＳＲＡＭ２０上での書込みサイクル中に、アクセス制御回路２４はアドレス・ バス２６を介して書込みアドレスを受け取り、センス増幅器３０ないし３２は１ 組のデータ線５０ないし５２を介してデータを受け取る。各センス増幅器３０な いし３２は、対応するデータ線５０ないし５２を介してデータ・ビットを受け取 る。たとえば、センス増幅器３０は、データ線５０を介してデータ・ビットを受 け取り、センス増幅器３１は、データ線５１を介してデータ・ビットを受け取り 、センス増幅器３２は、データ線５２を介してデータ・ビットを受け取る。 センス増幅器３０ないし３２は、受け取った書込みデータをビット線７０ない し７２上にドライブする。アクセス制御回路２４は、書込み動作時に、アドレス ・バス２６を介して受け取った書込みアドレスに従って１本のワード線６０ない し６２をドライブする。活動化されたワード線６０ないし６２は、データ・バス ５８を介して受け取ったデータが書き込まれるメモリ・セル・アレイ２２の行を 判定する。 ＳＲＡＭ２０上での読取りサイクル中に、アクセス制御回路２４はアドレス・ バス２６を介して読取りアドレスを受け取る。アクセス制御回路２４は、受け取 った読取りアドレスを復号し、適当なワード線６０ないし６２をドライブする。 活動化されたワード線６０ないし６２によって、対応するメモリ・セル・アレイ ２２の行はビット線７０ないし７２上にデータをドライブする。センス増幅器３ ０ないし３２はそれぞれ、対応するビット線７０ないし７２上の電圧差分を検出 し、電圧差分を増幅する。センス増幅器３０ないし３２は次いで、メモリ・セル ・アレイ２２から得た検知されたデータをデータ線５０ないし５２を介してドラ イブする。 ＳＲＡＭ２０上でのストレス・サイクル中に、アクセス制御回路２４はアドレ ス・バス２６を介してストレスアドレスを受け取る。アクセス制御回路２４は、 受け取ったストレスアドレスを復号し、適当なワード線６０ないし６２をドライ ブする。アクセス制御回路２４は、ストレス制御信号２９を活動化することによ って、選択されたメモリ・セル・アレイ２２の行上でストレス・サイクルを実行 する。ストレス制御信号２９は、プルダウン・トランジスタＱ８ないしＱ１３を オンに切り替える。トランジスタＱ８ないしＱ１３は、ビット線７０ないし７２ 上の電圧レベルをプルダウンする。ビット線７０ないし７２上の低電圧は、選択 されたメモリ・セル・アレイ２２の行内のメモリ・セルの電荷蓄積機能にストレ スを加える。 第２図は、一実施形態のメモリ・セル４４を示す。メモリ・セル４０ないし４ ３および４５ないし４８は、メモリ・セル４４にほぼ類似している。メモリ・セ ル４４は、１組のトランジスタＱ１ないしＱ６を備える。トランジスタＱ１ない しＱ４は交差結合インバータ回路として構成される。 ビット線７１は、ビット線（ＢＬ）８０と反転ビット線（ＢＬ＃）８２とを備 える。トランジスタＱ５はパス・ゲートであり、内部ノードＮ１とビット線８０ との間で電荷を結合する。トランジスタＱ５はワード線６１を介して活動化され る。トランジスタＱ６はパス・ゲートであり、内部ノードＮ２とビット線８２と の間で電荷を結合する。トランジスタＱ６はワード線６１を介して活動化される 。 １組の接点ｃ１ないしｃ１０も示されている。接点ｃ１ないしｃ１０は、トラ ンジスタの拡散領域間の接点と、ＳＲＡＭ２０を含む集積回路ダイの金属相互接 続構造間の接点を表す。 メモリ・セル４４上でのストレス・サイクル中に、アクセス制御回路２４はス トレス制御信号２９を活動化する。活動化されたストレス制御信号２９は、トラ ンジスタＱ１０およびＱ１１をオンに切り替える。トランジスタＱ１０およびＱ １１は、ビット線８０および８２上の電圧をプルダウンする。アクセス制御回路 ２４は、メモリ・セル４４上でのストレス・サイクル中にワード線６１も活動化 する。活動化されたワード線６１は、トランジスタＱ５およびＱ６をオンに切り 替える。 メモリ・セル４４上でのストレス・サイクルの開始時に内部ノードＮ１に「１ 」（高電圧レベル）が記憶されていると仮定する。また、メモリ・セル４４が正 常なＳＲＡＭセルであると仮定する。活動化されたトランジスタＱ１０はビット 線８０上の電圧をプルダウンし、活動化されたトランジスタＱ５は内部ノードＮ １での電圧をプルダウンしようとする。しかし、プルアップ・トランジスタＱ１ によって、内部ノードＮ１は、トランジスタＱ５を通じて電流をシンクし、ビッ ト線８０に対して比較的高い電圧を維持することができる。 次に、メモリ・セル４４に対するストレス・サイクルの開始時に内部ノードＮ １に「１」が記憶されており、接点ｃ２またはトランジスタＱ１に欠陥があると 仮定する。活動化されたトランジスタＱ１０およびＱ１１はそれぞれ、ビット線 ８０および８２上の電圧をプルダウンする。活動化されたワード線６１は、パス ・ゲート・トランジスタＱ５およびＱ６をオンに切り替える。トランジスタＱ５ は導電し、内部ノードＮ１での電圧をプルダウンする。ビット線８０の電圧低下 に続いて内部ノードＮ１の電圧が低下する。内部ノードＮ１上での電圧が低下す ると、トランジスタＱ４の電流ドライブ機能が低下する。トランジスタＱ４の電 流ドライブ機能が低下すると、内部ノードＮ２での電圧は、通常のロー・レベル 電圧を維持するのではなく上昇する。 内部ノードＮ２での電圧がトランジスタしきい値電圧（Ｖ_tn）に達すると、ト ランジスタＱ３はオンに切り替わり導電を開始する。トランジスタＱ３が導電す ると、内部ノードＮ１での電圧がさらに低下する。プルアップ・トランジスタＱ １が有効に動作しない場合、内部ノードＮ１での電圧は実際上、メモリ・セル４ ４をフリップする。 その後、メモリ・サイクル４４上での読取り−検証サイクル中に、最初に１が 書き込まれたメモリ・セル４４から零が読み取られる。 接点ｃ１または接点ｃ８に欠陥がある場合はメモリ・セル４４で対称障害が生 じる。そのような状態では、メモリ・セル４４上でのストレス・サイクルは、内 部ノードＮ１およびＮ２での電圧を低電圧レベルにプルする。その後に続くメモ リ・セル４４上での読取り−検証サイクル中に、内部ノードＮ１およびＮ２は共 に高電圧レベルを有する。したがって、センス増幅器３１は、読取り−検証サイ クル中に両方のビット線８０および８２上で高電圧レベルを検出する。 一実施形態では、センス増幅器３１は、メモリ・セル４４から検知されたデー タに対してヒステリシスを行う内部ラッチを含む。そのような状況では、読取り −検証動作は、内部ノードＮ１およびＮ２が共に高電圧レベルを有する場合には メモリ・セル・アレイ２２上での前の読取りサイクルと同じデータを返す。した がって、メモリ・セル４４上での書込みサイクル・シーケンス、ストレス・サイ クル・シーケンス、読取り−検証サイクル・シーケンス用のデータ・パターンを 反転することによってそのような対称障害を検出することができる。 他の実施形態では、センス増幅器３１は内部ラッチを含まない。しかし、セン ス増幅器３０ないし３２は通常、わずかに平衡を欠く。したがって、内部ノード Ｎ１に記憶されている零を用いてメモリ・セル４４にストレスを加え、次いで内 部ノードＮ１に記憶されている１を用いてメモリ・セル４４にストレスを加えた 場合、センス増幅器３１は一方の状態の下で故障を検出する。 第３図は、メモリ・セル４４に対するストレス・サイクルを示す。メモリ・セ ル４４のワード線６１上のアクセス・パルスが示されている。最初、内部ノード Ｎ１は高電圧レベルを有し、内部ノードＮ２は低電圧レベルを有する。内部ノー ドＮ１およびＮ２での電圧反転は、ストレス・サイクル中に示されている。メモ リ・セル４４上での通常の読取りサイクル中の内部ノードＮ２での電圧も示され ている。 第４図は、一実施形態でのアクセス制御回路２４を示す。アクセス制御回路２ ４は、アドレス復号回路１００と、試験レジスタ１０２と、１組のドライバ１１ ０ないし１１３とを備える。 アドレス復号回路１００は、アドレス・バス２６を介してアドレスを受け取る 。アドレス復号回路１００は、受け取ったアドレスを復号し、ドライバ１１０な いし１１２を通じて適当なワード線６０ないし６２をアサートする。活動化され たワード線６０ないし６２は、タイミング信号線２８を介して与えられるタイミ ング・パルスによって同期される。 試験レジスタ１０２の内容は、メモリ・セル・アレイ２２に対するストレス・ サイクルと、メモリ・セル・アレイ２２に対する通常の読取りアクセス・サイク ルまたは書込みストレス・サイクルのうちの一方を選択する。ストレス・サイク ルが選択された場合、試験レジスタ１０２は、ストレス制御信号１０６を生成す る。ストレス制御信号１０６は、プルダウン・トランジスタＱ８ないしＱ１３に ストレス制御信号２９を与えるようにタイミング信号線２８上のタイミング・パ ルスを用いてゲートされる。 前述の明細書では、本発明を特定の例示的な実施形態に関して説明した。しか し、添付の請求の範囲に記載した本発明の広い趣旨および範囲から逸脱せずに本 発明に様々な修正および変更を加えられることは自明であろう。したがって、明 細書および図面は、制限的なものではなく例示的なものとみなすべきである。

【手続補正書】特許法第１８４条の８ 【提出日】１９９６年６月２４日 【補正内容】 補正請求の範囲 １．メモリ回路であって、 第１のビット線および第２のビット線に結合された少なくとも１つのメモリ・ セルを備えるメモリ・セル・アレイと、 メモリ・セルにアクセスするように結合されたアクセス回路と、 アクセス回路によるメモリのアクセス時に第１のビット線および第２のビット 線を放電させることによってメモリ・セルにストレスを加えるように結合された 放電回路とを備え、その放電回路が、 第１のビット線と所定の低電圧との間に結合された第１のプルダウン・トラン ジスタと、 第２のビット線と所定の低電圧との間に結合された第２のプルダウン・トラン ジスタと を備えることを特徴とするメモリ回路。 ２．アクセス回路が、メモリ・セルに結合されたワード線を活動化することに よってメモリ・セルにアクセスすることを特徴とする請求項１に記載のメモリ回 路。 ３．放電回路が、第１のビット線に結合された第１の放電トランジスタと第２ のビット線に結合された第２の放電トランジスタとを備え、第１および第２の放 電トランジスタが、アクセス回路からのストレス制御信号によって活動化される ことを特徴とする請求項２に記載のメモリ回路。 ４．アクセス回路が、メモリ・セルのワード線を活動化し、同時に第１および 第２の放電トランジスタに対するストレス制御信号を活動化することによってメ モリ・セル上でストレス・サイクルを実行することを特徴とする請求項３に記載 のメモリ回路。 ５．メモリ回路であって、 第１のビット線および第２のビット線に結合され、 第１の内部ノードおよび第２の内部ノードに結合された一対の交差結合イ ンバータと、 第１の内部ノードと第１のビット線との間に結合された第１のパス・ゲー トと、 第２の内部ノードと第２のビット線との間に結合された第２のパス・ゲー トとを備える少なくとも１つのメモリ・セルを備えるメモリ・セル・アレイと、 メモリ・セルにアクセスするように結合され、メモリ・セルに結合されたワー ド線を活動化することによってメモリ・セルにアクセスするアクセス回路と、 アクセス回路によるメモリ・セルのアクセス時に第１のビット線および第２の ビット線を放電させることによってメモリ・セルにストレスを加えるように結合 され、アクセス回路からのストレス制御信号によって活動化される、第１のビッ ト線に結合された第１の放電トランジスタと第２のビット線に結合された第２の 放電トランジスタとを備える放電回路と を備え、第１および第２の放電トランジスタへのストレス制御信号を活動化させ 、メモリ・セルのワード線を活動化することによってメモリ・セル上てストレス ・サイクルを実行することを特徴とするメモリ回路。 ６．メモリ・セルであって、 メモリ・セルの第１の内部ノードおよび第２の内部ノードに結合された一対の 交差結合インバータと、 第１の内部ノードと第２の内部ノードの両方を同時に放電させることによって メモリ・セルにストレスを加える回路とを備えることを特徴とするメモリ・セル 。 ７．メモリ・セルにストレスを加える回路が、 第１の内部ノードと第１のビット線との間に結合された第１のパス・ゲートと 、 第２の内部ノードと第２のビット線との間に結合された第２のパス・ゲートと 、 第１のビット線と所定の低電圧レベルとの間に結合された第１の放電トランジ スタと、 第２のビット線と所定の低電圧レベルとの間に結合された第２の放電トランジ スタとを備えることを特徴とする請求項６に記載のメモリ回路。 ８．メモリ・セルにストレスを加える回路がさらに、 第１および第２の放電トランジスタにストレス制御イネーブル信号を与えるよ うに結合されたアクセス回路を備えることを特徴とする請求項７に記載のメモリ ・セル。 ９．アクセス回路が、メモリ・セルにワード線入力を与えるように結合される ことを特徴とする請求項８に記載のメモリ・セル。 １０．アクセス回路が、メモリ・セルのワード線を活動化し、同時に第１およ び第２の放電トランジスタに対するストレス制御信号を活動化することによって メモリ・セル上でストレス・サイクルを実行することを特徴とする請求項９に記 載のメモリ・セル。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)， ＡＭ，ＡＴ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，ＤＫ ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ， ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，Ｌ Ｔ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＭＸ，ＮＯ ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ， ＳＩ，ＳＫ，ＳＫ，ＴＪ，ＴＭ，ＴＴ，ＵＡ，ＵＧ，Ｕ Ｚ，ＶＮ (72)発明者 ミルステイン，ヤコヴ イスラエル国 31015 ハイファ・ピーオ ーボックス・1659（番地なし） エムティ エム サイエンティフィック インダスト リーズ センター内

Claims (1)

1. 【特許請求の範囲】 １．メモリ回路であって、 １組のビット線に結合された少なくとも１つのメモリ・セルを備えるメモリ・ セル・アレイと、 メモリ・セルにアクセスするように結合されたアクセス回路と、 アクセス回路によるメモリのアクセス時にビット線を放電させることによって メモリ・セルにストレスを加えるように結合された放電回路とを備えることを特 徴とするメモリ回路。 ２．アクセス回路が、メモリ・セルに結合されたワード線を活動化することに よってメモリ・セルにアクセスすることを特徴とする請求項１に記載のメモリ回 路。 ３．放電回路が、各ビット線に結合された放電トランジスタを備え、放電トラ ンジスタが、アクセス回路からのストレス制御信号によって活動化されることを 特徴とする請求項２に記載のメモリ回路。 ４．アクセス回路が、メモリ・セルのワード線を活動化し、同時に放電トラン ジスタに対するストレス信号を活動化することによってメモリ・セルに上でスト レス・サイクルを実行することを特徴とする請求項３に記載のメモリ回路。 ５．ビット線が第１のビット線と第２のビット線とを備え、メモリ・セルが、 第１の内部ノードおよび第２の内部ノードに結合された一対の交差結合インバ ータと、 ワード線の制御下で第１の内部ノードと第１のビット線との間で電荷を送るよ うに結合されたパス・ゲートと、 ワード線の制御下で第２の内部ノードと第２のビット線との間で電荷を送るよ うに結合されたパス・ゲートとを備えることを特徴とする請求項４に記載のメモ リ回路。 ６．１つの交差結合インバータ内の欠陥のあるプルアップ・デバイスによって 、第１の内部ノードがストレス・サイクル中にメモリ・セルを放電させフリップ することを特徴とする請求項５に記載のメモリ回路。 ７．メモリ・セルであって、 メモリ・セルの第１の内部ノードおよび第２の内部ノードに結合された一対の 交差結合インバータと、 第１の内部ノードおよび第２の内部ノードを放電させることによってメモリ・ セルにストレスを加える回路とを備えることを特徴とするメモリ・セル。 ８．メモリ・セルにストレスを加える回路が、 ワード線の制御下で第１の内部ノードと第１のビット線との間で電荷を送るよ うに結合された第１のパス・ゲートと、 ワード線の制御下で第２の内部ノードと第２のビット線との間で電荷を送るよ うに結合された第２のパス・ゲートとを備えることを特徴とする請求項７に記載 のメモリ・セル。 ９．アクセス回路が、ワード線を活動化しメモリ・セルにアクセスすることを 特徴とする請求項８に記載のメモリ。 １０．メモリ・セルにストレスを加える回路がさらに、各ビット線に結合され た放電トランジスタを備え、放電トランジスタが、アクセス回路からのストレス 制御信号によって活動化されることを特徴とする請求項９に記載のメモリ・セル 。 １１．アクセス制御回路が、メモリ・セルからのワード線を活動化し、同時に 放電トランジスタに対するストレス信号を活動化することによってメモリ・セル に上でストレス・サイクルを実行することを特徴とする請求項１０に記載のメモ リ・セル。 １２．一方の交差結合インバータ内の欠陥のあるプルアップ・デバイスによっ て、第１の内部ノードがストレス・サイクル中にメモリ・セルを放電させフリッ プすることを特徴とする請求項１１に記載のメモリ・セル。