JPH10270589A - 半導体装置の構造 - Google Patents

半導体装置の構造

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JPH10270589A JP9071684A JP7168497A JPH10270589A JP H10270589 A JPH10270589 A JP H10270589A JP 9071684 A JP9071684 A JP 9071684A JP 7168497 A JP7168497 A JP 7168497A JP H10270589 A JPH10270589 A JP H10270589A
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Abstract

(57)【要約】 【課題】 ICチップ1を、下面に外部接続用端子電極
6の多数個をマトリックス状に並べて設けたチップ型基
板3の上面にペースト8にて固着して成るCSP型の半
導体装置において、前記ペースト8に起因して前記IC
チップ1とチップ型基板3との間のワイヤボンディング
にミスが発生することを、チップ型基板の大型を招来す
ることなく低減する。 【手段】 前記チップ型基板3の上面に、隆起部4を、
前記ICチップ1の周囲を囲うように設けて、前記ペー
スト8の外側への流れ広がりを阻止する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ICチップを、下
面に多数個の外部接続用端子電極をマトリックス状に設
けたチップ型基板の上面に、当該ICチップにおける多
数個の電極パッドが前記チップ型基板の下面における各
端子電極の各々に電気的に接続するように搭載して成る
いわゆるエリアアレイパッケージ型半導体装置の構造に
関するものである。
【0002】
【従来の技術】従来、この種の半導体装置の一つに、チ
ップ型基板の上面のうちICチップの周囲の部分に、当
該チップ型基板の下面における各外部接続用端子電極の
各々に電気的に導通する多数個のボンディングパッドを
設けて、この各ボンディングパッドと、前記ICチップ
における各電極パッドとの間の各々を細い金属線のワイ
ヤボンディングにて電気的に接続すると言う構成にして
いるものがある。
【0003】
【発明が解決しようとする課題】しかし、このものは、
パッケージ基板の上面に搭載したICチップを、ペース
トにてチップ型基板に対して固着するようにしている
が、この固着に際し、前記ペーストが、チップ型基板の
上面のうち前記ICチップの周囲に設けられているボン
ディングパッドに向かって流れ広がってこれに付着する
ことになるから、この各ボンディングパッドに対してワ
イヤボンディングにおける金属線を接合することができ
ないと言うワイヤボンディングミスが多発するおそれが
大きいのである。
【0004】また、このペーストの広がりに起因するワ
イヤボンディングミスを低減することのために、前記I
Cチップの外周面から前記各ボンディングパッドでの距
離を大きくすることにより、ペーストが各ボンディング
パッドに対して付着しないように構成することは、前記
チップ型基板の大型化、ひいては、半導体装置の大型化
及び重量のアップを招来すると言う問題があった。
【0005】本発明は、この問題を解消し、小型・軽量
化を確実に達成できるようにした構造を提供することを
技術的課題とするものである。
【0006】
【課題を解決するための手段】この技術的課題を達成す
るため本発明は、「ICチップを、下面に多数個の外部
接続用端子電極をマトリックス状に設けたチップ型基板
の上面に搭載し、このICチップにおける各電極パッド
と、前記チップ型基板の上面に設けた各ボンディングパ
ッドとの間を金属線にワイヤボンディングして成る半導
体装置において、前記チップ型基板の上面のうち前記I
Cチップの外側面と前記ボンディングパッドとの間の部
位に、隆起部を、前記ICチップにおける周囲を囲うよ
うに設ける。」と言う構成にした。
【0007】
【発明の作用・効果】このように構成することにより、
ICチップを、チップ型基板の上面に対してペーストに
て固着するに際して、前記ペーストがICチップより外
側に位置する各ボンディングパッドに向かって流れ広が
ることを、前記隆起部にて確実に阻止することができ
る。
【0008】従って、本発明によると、ペーストに起因
するワイヤボンディングミスの発生を確実に防止できる
と共に、ICチップの外側面から各ボンディングパッド
までの距離を狭くできて、チップ型基板の小型化、ひい
ては、半導体装置の小型・軽量化を達成できる効果を有
する。
【0009】
【発明の実施の形態】以下、本発明の実施の形態を、図
1〜図3の図面について説明する。この図において符号
1は、ICチップを示し、このICチップ1の上面に
は、その中央の部分に能動回路又は従動回路等のような
各種の回路素子が設けられ、また、その周囲の部分に前
記各種の回路素子に対する接続用電極パッド2の多数個
が、四つの各辺に沿って適宜ピッチの間隔で設けられて
いる。
【0010】符号3は、前記ICチップ1が搭載される
チップ型基板を示し、このチップ型基板3は、ガラスエ
ポキシ樹脂又はポリイミド樹脂等のような合成樹脂製
で、その上面における周囲の部分には、適宜高さ寸法の
合成樹脂製の隆起部4が、前記ICチップ1の周囲を囲
うように設けられ、この隆起部4の上面に、少なくとも
前記ICチップ1における各電極パッド2と同数個のボ
ンディングパッド5が、四つの各辺に沿って適宜ピッチ
の間隔で設けられる。
【0011】また、前記チップ型基板3の下面には、本
発明における外部接続用端子電極としての半田又は金等
のような金属製バンプ6の多数個が、縦方向及び横方向
の両方について適宜ピッチ間隔のマトリックス状に並べ
て設けられている。更にまた、前記チップ型基板3にお
ける上面の前記各ボンディングパッド5と、その下面に
おける各外部接続用端子電極としての各バンプ6との相
互間は、当該チップ型基板3に形成した銅膜による配線
パターン7にて電気的に接続されている。
【0012】そして、前記ICチップ1を、前記チップ
型基板3の上面に、その間にペースト8を塗布して搭載
したのち、このペースト8を乾燥・硬化することによ
り、前記ICチップ1をチップ型基板3に対して固着す
るのである。この場合において、前記チップ型基板3の
上面には、隆起部4が、前記ICチップ1の周囲を囲う
ように設けられていることにより、前記ペースト8が、
ICチップ1より外側に位置する各ボンディングパッド
5に向かって流れ広がることを、前記隆起部4にて確実
に阻止することができるのである。
【0013】このようにして、ICチップ1をチップ型
基板3に対して固着すると、このICチップ1の上面に
おける各電極パッド2と、チップ型基板3の上面におけ
る各ボンディングパッド5との相互間の各々を、細い金
属線9によるワイヤボンディングにて電気的に接続した
のち、前記ICチップ1及び各金属線9の部分の全体
を、合成樹脂製のモールド部にて密封することにより、
半導体装置の完成品にするのである。
【0014】なお、前記実施の形態は、チップ型基板3
の上面に、隆起部4を、当該隆起部4がチップ型基板3
の外周面にまで延びるように広幅状に設けて、この隆起
部4の上面に、当該チップ型基板3における各ボンディ
ングパッド5を設けると言う構成にした場合を示した
が、本発明は、これに限らず、隆起部を、ICチップ1
と各ボンディングパッド5との間の部分のみに狭幅状に
して設けると言う構成しても良いのである。
【0015】しかし、前記した実施の形態のように構成
することにより、チップ型基板3における各ボンディン
グパッド5と、ICチップ1における各電極パッド2と
の間の段差を小さくできるから、ワイヤボンディングに
際して、金属線9の使用量を少なくできる等の利点を有
する。
【図面の簡単な説明】
【図1】本発明の実施の形態を示す分解斜視図である。
【図2】図1の拡大縦断正面図である。
【図3】本発明の実施の形態を示す拡大縦断正面図であ
る。
【符号の説明】
1 ICチップ 2 電極パッド 3 チップ型基板 4 隆起部 5 ボンディングパッド 6 外部接続用端子電極としてのバ
ンプ 7 配線パターン 8 ペースト 9 金属線 10 モールド部

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】ICチップを、下面に多数個の外部接続用
    端子電極をマトリックス状に設けたチップ型基板の上面
    に搭載し、このICチップにおける各電極パッドと、前
    記チップ型基板の上面に設けた各ボンディングパッドと
    の間を金属線にワイヤボンディングして成る半導体装置
    において、 前記チップ型基板の上面のうち前記ICチップの外側面
    と前記ボンディングパッドとの間の部位に、隆起部を、
    前記ICチップにおける周囲を囲うように設けたことを
    特徴とする半導体装置の構造。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61146977U (ja) * 1985-03-04 1986-09-10
JPH0531226U (ja) * 1991-09-30 1993-04-23 東北日本電気株式会社 ダイボンデイングペーストはみ出し防止枠付き混成集積回路基板
JPH06244307A (ja) * 1993-02-17 1994-09-02 Nippon Cement Co Ltd 低温焼成多層セラミック回路基板の製造方法
JPH0745641A (ja) * 1993-07-30 1995-02-14 Matsushita Electric Works Ltd 半導体装置の実装方法
JPH07297313A (ja) * 1994-04-20 1995-11-10 Fujitsu Ltd 半導体装置及びその製造方法
JPH0878554A (ja) * 1994-09-01 1996-03-22 Nec Corp Bga型半導体装置
JPH0917906A (ja) * 1995-06-28 1997-01-17 Toshiba Corp 半導体用パッケージ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61146977U (ja) * 1985-03-04 1986-09-10
JPH0531226U (ja) * 1991-09-30 1993-04-23 東北日本電気株式会社 ダイボンデイングペーストはみ出し防止枠付き混成集積回路基板
JPH06244307A (ja) * 1993-02-17 1994-09-02 Nippon Cement Co Ltd 低温焼成多層セラミック回路基板の製造方法
JPH0745641A (ja) * 1993-07-30 1995-02-14 Matsushita Electric Works Ltd 半導体装置の実装方法
JPH07297313A (ja) * 1994-04-20 1995-11-10 Fujitsu Ltd 半導体装置及びその製造方法
JPH0878554A (ja) * 1994-09-01 1996-03-22 Nec Corp Bga型半導体装置
JPH0917906A (ja) * 1995-06-28 1997-01-17 Toshiba Corp 半導体用パッケージ

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