JPH10224027A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10224027A JPH10224027A JP9021732A JP2173297A JPH10224027A JP H10224027 A JPH10224027 A JP H10224027A JP 9021732 A JP9021732 A JP 9021732A JP 2173297 A JP2173297 A JP 2173297A JP H10224027 A JPH10224027 A JP H10224027A
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- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
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- H05K3/3489—Composition of fluxes; Methods of application thereof; Other methods of activating the contact surfaces
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Abstract
(57)【要約】
【課題】 導体ランドとして、広いピッチ間隔のものと
狭いピッチ間隔のものが混在する場合であっても、ショ
ート不良を生じさせることなく電子部品の実装を行える
ようにする。 【解決手段】 ピッチ間隔の広い導体ランド２ａ上に、
はんだペースト３を印刷し、ピッチ間隔の狭い導体ラン
ド２ｂ上には、はんだペーストを印刷せずにフラックス
４を供給し、ピッチ間隔の広い導体ランド２ａ上に第１
の電子部品としての半導体チップ５、コンデンサ６の電
極部を位置合わせするとともに、ピッチ間隔の狭い第２
の導体ランド２ｂ上に第２の電子部品としてのフリップ
チップＩＣ７の電極端子に形成されたはんだバンプ７ａ
を位置合わせし、この後、リフローを行って、電子部品
５〜７をセラミック積層基板１上に組付ける。
狭いピッチ間隔のものが混在する場合であっても、ショ
ート不良を生じさせることなく電子部品の実装を行える
ようにする。 【解決手段】 ピッチ間隔の広い導体ランド２ａ上に、
はんだペースト３を印刷し、ピッチ間隔の狭い導体ラン
ド２ｂ上には、はんだペーストを印刷せずにフラックス
４を供給し、ピッチ間隔の広い導体ランド２ａ上に第１
の電子部品としての半導体チップ５、コンデンサ６の電
極部を位置合わせするとともに、ピッチ間隔の狭い第２
の導体ランド２ｂ上に第２の電子部品としてのフリップ
チップＩＣ７の電極端子に形成されたはんだバンプ７ａ
を位置合わせし、この後、リフローを行って、電子部品
５〜７をセラミック積層基板１上に組付ける。
Description
【０００１】
【発明の属する技術分野】本発明は、セラミック積層基
板などの回路基板上にフリップチップＩＣなどの電子部
品を実装する半導体装置の製造方法に関する。
板などの回路基板上にフリップチップＩＣなどの電子部
品を実装する半導体装置の製造方法に関する。
【０００２】
【従来の技術】回路基板への電子部品のはんだ付けは、
一般的に、はんだ印刷、リフロー方法が用いられる。使
用される基板は、近年の高密度化に対応するため、配線
層を基板内部に形成したセラミック積層基板が増えてき
ている。このセラミック積層基板は、次のようにして製
造される。まず、図５（ａ）の工程において、セラミッ
クのグリーンシート２０にスルーホール２１を形成し、
このスルーホール２１に導体を埋め込むとともに、配線
形成のためにグリーンシート２０上に金属ペースト（導
体ペースト）２２を印刷、乾燥形成して、１層のグリー
ンシートを完成させる。そして、図５（ｂ）の工程にお
いて、上記した（ａ）の工程により得られた各グリーン
シートを重ね合わせ、加圧する。この後、図５（ｃ）の
工程において、高温雰囲気下で焼成し、セラミック積層
基板を得る。
一般的に、はんだ印刷、リフロー方法が用いられる。使
用される基板は、近年の高密度化に対応するため、配線
層を基板内部に形成したセラミック積層基板が増えてき
ている。このセラミック積層基板は、次のようにして製
造される。まず、図５（ａ）の工程において、セラミッ
クのグリーンシート２０にスルーホール２１を形成し、
このスルーホール２１に導体を埋め込むとともに、配線
形成のためにグリーンシート２０上に金属ペースト（導
体ペースト）２２を印刷、乾燥形成して、１層のグリー
ンシートを完成させる。そして、図５（ｂ）の工程にお
いて、上記した（ａ）の工程により得られた各グリーン
シートを重ね合わせ、加圧する。この後、図５（ｃ）の
工程において、高温雰囲気下で焼成し、セラミック積層
基板を得る。
【０００３】この図５（ｃ）の焼成工程において、基板
が焼結する際、グリーンシートは約２０％程度収縮す
る。これは、セラミック中のアルミナ粒子が焼結の際、
自己収縮をおこし、体積減少するためである。そこで、
セラミック積層基板の製造にあたっては、導体ペースト
２２の印刷パターンを、予め収縮率を見込んで設計して
おくが、基板は導体ペースト２２を内部に含むため、密
度が一定でなく、またグリーンシートの厚さにバラツキ
があることなどにより、収縮率は一定でなく、±０．２
％程度のバラツキを生じる。
が焼結する際、グリーンシートは約２０％程度収縮す
る。これは、セラミック中のアルミナ粒子が焼結の際、
自己収縮をおこし、体積減少するためである。そこで、
セラミック積層基板の製造にあたっては、導体ペースト
２２の印刷パターンを、予め収縮率を見込んで設計して
おくが、基板は導体ペースト２２を内部に含むため、密
度が一定でなく、またグリーンシートの厚さにバラツキ
があることなどにより、収縮率は一定でなく、±０．２
％程度のバラツキを生じる。
【０００４】このようにして製造されたセラミック積層
基板において、電子部品を実装する場合、最表層に形成
された導体ランド上に、スクリーン印刷法によりはんだ
ペーストを供給する。しかしながら、上記した収縮バラ
ツキのため、導体ランドと印刷されたはんだパターンと
の間にズレが生じる。例えば、図６（ａ）に示すよう
に、セラミック積層基板として１００ｍｍ□のものを用
い、導体ランド２３が２５０μｍ□、導体ランド間のオ
ープンスペースが１５０μｍで、導体ランド２３のピッ
チ間隔が４００μｍのとき、セラミック積層基板の収縮
バラツキが図面寸法に対して０．２％あると、はんだマ
スクの位置合わせを基板のセンタで行ったとすれば、基
板の外周の導体ランド２３とはんだペースト２４のパタ
ーンは１００μｍずれる。この場合、図に示すようにオ
ープンスペースが１５０μｍあるため、はんだペースト
２４が隣の導体ランドと接することはない。
基板において、電子部品を実装する場合、最表層に形成
された導体ランド上に、スクリーン印刷法によりはんだ
ペーストを供給する。しかしながら、上記した収縮バラ
ツキのため、導体ランドと印刷されたはんだパターンと
の間にズレが生じる。例えば、図６（ａ）に示すよう
に、セラミック積層基板として１００ｍｍ□のものを用
い、導体ランド２３が２５０μｍ□、導体ランド間のオ
ープンスペースが１５０μｍで、導体ランド２３のピッ
チ間隔が４００μｍのとき、セラミック積層基板の収縮
バラツキが図面寸法に対して０．２％あると、はんだマ
スクの位置合わせを基板のセンタで行ったとすれば、基
板の外周の導体ランド２３とはんだペースト２４のパタ
ーンは１００μｍずれる。この場合、図に示すようにオ
ープンスペースが１５０μｍあるため、はんだペースト
２４が隣の導体ランドと接することはない。
【０００５】
【発明が解決しようとする課題】しかしながら、近年、
回路の大規模化により、搭載する電子部品に応じて、導
体ランドを、広いピッチ間隔のものと狭いピッチ間隔の
ものとを混在させて形成する必要が生じてきている。そ
の狭いピッチ間隔の導体ランドとして、導体ランド２３
が１５０μｍ□、オープンスペースが１００μｍで、導
体ランド２３のピッチ間隔が２５０μｍとした場合、上
述したように、基板の外周の導体ランド２３とはんだペ
ースト２４のパターンが１００μｍずれると、図６
（ｂ）に示すように、はんだペースト２４が隣の導体ラ
ンドと接してしまい、ショート不良等の問題が生じる。
回路の大規模化により、搭載する電子部品に応じて、導
体ランドを、広いピッチ間隔のものと狭いピッチ間隔の
ものとを混在させて形成する必要が生じてきている。そ
の狭いピッチ間隔の導体ランドとして、導体ランド２３
が１５０μｍ□、オープンスペースが１００μｍで、導
体ランド２３のピッチ間隔が２５０μｍとした場合、上
述したように、基板の外周の導体ランド２３とはんだペ
ースト２４のパターンが１００μｍずれると、図６
（ｂ）に示すように、はんだペースト２４が隣の導体ラ
ンドと接してしまい、ショート不良等の問題が生じる。
【０００６】本発明は上記問題に鑑みたもので、導体ラ
ンドとして、広いピッチ間隔のものと狭いピッチ間隔の
ものが混在する場合であっても、ショート不良を生じさ
せることなく電子部品の実装を行えるようにすることを
目的とする。
ンドとして、広いピッチ間隔のものと狭いピッチ間隔の
ものが混在する場合であっても、ショート不良を生じさ
せることなく電子部品の実装を行えるようにすることを
目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、ピッチ間隔の広
い第１の導体ランド（２ａ）上に、はんだペースト
（３）を印刷し、ピッチ間隔の狭い第２の導体ランド
（２ｂ）上に、フラックス（４）を供給し、第１の導体
ランド上に、第１の電子部品（５、６）の電極部を位置
合わせするとともに、第２の導体ランド上に、第２の電
子部品（７）の電極端子に形成されたはんだバンプ（７
ａ）を位置合わせし、この後、リフローを行って、第
１、第２の電子部品を回路基板上に組付けることを特徴
としている。
め、請求項１に記載の発明においては、ピッチ間隔の広
い第１の導体ランド（２ａ）上に、はんだペースト
（３）を印刷し、ピッチ間隔の狭い第２の導体ランド
（２ｂ）上に、フラックス（４）を供給し、第１の導体
ランド上に、第１の電子部品（５、６）の電極部を位置
合わせするとともに、第２の導体ランド上に、第２の電
子部品（７）の電極端子に形成されたはんだバンプ（７
ａ）を位置合わせし、この後、リフローを行って、第
１、第２の電子部品を回路基板上に組付けることを特徴
としている。
【０００８】従って、ピッチ間隔の狭い第２の導体ラン
ド上には、はんだペーストを印刷せずフラックスを供給
して、はんだ接続を行うようにしているので、広いピッ
チ間隔の導体ランドと狭いピッチ間隔の導体ランドが混
在する場合であっても、ショート不良を生じさせること
なく電子部品の実装を行うことができる。この場合、請
求項２、３に記載したように、スタンプ法、あるいは刷
毛塗りを用いて、ピッチ間隔の狭い第２の導体ランド上
にフラックスを供給することができる。
ド上には、はんだペーストを印刷せずフラックスを供給
して、はんだ接続を行うようにしているので、広いピッ
チ間隔の導体ランドと狭いピッチ間隔の導体ランドが混
在する場合であっても、ショート不良を生じさせること
なく電子部品の実装を行うことができる。この場合、請
求項２、３に記載したように、スタンプ法、あるいは刷
毛塗りを用いて、ピッチ間隔の狭い第２の導体ランド上
にフラックスを供給することができる。
【０００９】また、請求項４に記載の発明においては、
ピッチ間隔の広い第１の導体ランド（２ａ）上にはんだ
ペースト（３）を印刷して、第１の導体ランド上に第１
の電子部品（５、６）の電極部を位置合わせし、また、
第２の電子部品（７）の電極端子に形成されたはんだバ
ンプ（７ａ）にフラックス（４）を供給して、そのはん
だバンプを、ピッチ間隔の狭い第２の導体ランド（２
ｂ）上に位置合わせし、この後、リフローを行って、第
１、第２の電子部品を回路基板上に組付けることを特徴
としている。
ピッチ間隔の広い第１の導体ランド（２ａ）上にはんだ
ペースト（３）を印刷して、第１の導体ランド上に第１
の電子部品（５、６）の電極部を位置合わせし、また、
第２の電子部品（７）の電極端子に形成されたはんだバ
ンプ（７ａ）にフラックス（４）を供給して、そのはん
だバンプを、ピッチ間隔の狭い第２の導体ランド（２
ｂ）上に位置合わせし、この後、リフローを行って、第
１、第２の電子部品を回路基板上に組付けることを特徴
としている。
【００１０】従って、ピッチ間隔の狭い第２の導体ラン
ド上には、はんだペーストを印刷せず、搭載される電子
部品７側のはんだバンプに供給されたフラックを用い
て、はんだ接続を行うようにしているので、広いピッチ
間隔の導体ランドと狭いピッチ間隔の導体ランドが混在
する場合であっても、ショート不良を生じさせることな
く電子部品の実装を行うことができる。
ド上には、はんだペーストを印刷せず、搭載される電子
部品７側のはんだバンプに供給されたフラックを用い
て、はんだ接続を行うようにしているので、広いピッチ
間隔の導体ランドと狭いピッチ間隔の導体ランドが混在
する場合であっても、ショート不良を生じさせることな
く電子部品の実装を行うことができる。
【００１１】さらに、回路基板として、請求項５に記載
の発明のように、セラミック積層基板を用いた場合、焼
成収縮により導体ランドとはんだ印刷のパターンずれが
生じるので、上記した効果を顕著に得ることができる。
の発明のように、セラミック積層基板を用いた場合、焼
成収縮により導体ランドとはんだ印刷のパターンずれが
生じるので、上記した効果を顕著に得ることができる。
【００１２】
【発明の実施の形態】図１に、本発明の一実施形態を示
す半導体装置の製造工程を示す。まず、図１（ａ）に示
すように、４００μｍ以上の広いピッチ間隔の導体ラン
ド（例えば、図６（ａ）のパターンで形成されたもの）
２ａと４００μｍ未満の狭いピッチ間隔の導体ランド
（例えば、図６（ｂ）のパターンで形成されたもの）２
ｂとが混在して形成されたセラミック積層基板１を用意
する。
す半導体装置の製造工程を示す。まず、図１（ａ）に示
すように、４００μｍ以上の広いピッチ間隔の導体ラン
ド（例えば、図６（ａ）のパターンで形成されたもの）
２ａと４００μｍ未満の狭いピッチ間隔の導体ランド
（例えば、図６（ｂ）のパターンで形成されたもの）２
ｂとが混在して形成されたセラミック積層基板１を用意
する。
【００１３】次に、図１（ｂ）に示す工程にて、広いピ
ッチ間隔の導体ランド２ａに対し、スクリーン印刷法に
てはんだペースト３を供給する。この後、図１（ｃ）に
示す工程にて、狭いピッチ間隔の導体ランド２ｂに厚さ
約５０μｍのフラックス４をスタンプ法にて転写する。
次に、図１（ｄ）に示す工程にて、広いピッチ間隔の導
体ランド２ａ上に、フリップチップＩＣ、モールドＩＣ
などの半導体チップ５とコンデンサ６などの電子部品の
電極部が位置するように、それらの電子部品を、±１１
０μｍ程度の精度を有するマウンタ（部品搭載機）で搭
載する。また、狭いピッチ間隔の導体ランド２ｂ上に、
フリップチップＩＣ７の電極端子に形成されたはんだバ
ンプ７ａが位置するように、フリップチップＩＣ７を、
±４０μｍ以上の精度を有するマウンタで搭載する。な
お、フリップチップＩＣの場合、電極部は、電極端子
（例えばＣｕバンプ）にはんだバンプが形成されたもの
となっているため、はんだバンプを導体ランド上に位置
合わせする。また、モールドＩＣの場合には、リードフ
レームによる電極部を導体ランド上に位置合わせする。
ッチ間隔の導体ランド２ａに対し、スクリーン印刷法に
てはんだペースト３を供給する。この後、図１（ｃ）に
示す工程にて、狭いピッチ間隔の導体ランド２ｂに厚さ
約５０μｍのフラックス４をスタンプ法にて転写する。
次に、図１（ｄ）に示す工程にて、広いピッチ間隔の導
体ランド２ａ上に、フリップチップＩＣ、モールドＩＣ
などの半導体チップ５とコンデンサ６などの電子部品の
電極部が位置するように、それらの電子部品を、±１１
０μｍ程度の精度を有するマウンタ（部品搭載機）で搭
載する。また、狭いピッチ間隔の導体ランド２ｂ上に、
フリップチップＩＣ７の電極端子に形成されたはんだバ
ンプ７ａが位置するように、フリップチップＩＣ７を、
±４０μｍ以上の精度を有するマウンタで搭載する。な
お、フリップチップＩＣの場合、電極部は、電極端子
（例えばＣｕバンプ）にはんだバンプが形成されたもの
となっているため、はんだバンプを導体ランド上に位置
合わせする。また、モールドＩＣの場合には、リードフ
レームによる電極部を導体ランド上に位置合わせする。
【００１４】なお、狭いピッチ間隔の導体ランド２ｂに
フリップチップＩＣ７を搭載する場合、図２に示すよう
に、導体ランド２ｂに対して設定された位置合わせマー
ク（図中の×で示すマーク）を用いてマウンタにより搭
載位置を決定するので、セラミック積層基板１の収縮バ
ラツキの影響をほとんど受けることなく、精度よくフリ
ップチップＩＣ７を搭載することができる。
フリップチップＩＣ７を搭載する場合、図２に示すよう
に、導体ランド２ｂに対して設定された位置合わせマー
ク（図中の×で示すマーク）を用いてマウンタにより搭
載位置を決定するので、セラミック積層基板１の収縮バ
ラツキの影響をほとんど受けることなく、精度よくフリ
ップチップＩＣ７を搭載することができる。
【００１５】次に、図１（ｅ）のリフロー工程を行い、
例えば、加熱温度：１３０℃〜２４０℃、加熱時間：３
〜１０分の加熱にてはんだを溶融し、はんだ接続を完了
する。最後に、洗浄工程にて余分なフラックスを除去す
る。上述した製造方法によれば、広いピッチ間隔の導体
ランド２ａに対しスクリーン印刷法にてはんだペースト
３を供給して、導体ランド２ａ上に、半導体チップ５、
コンデンサ６などの電子部品を搭載し、また狭いピッチ
間隔の導体ランド２ｂに対しはんだペースト３を供給せ
ずにフラックス４を供給して、導体ランド２ｂ上にフリ
ップチップＩＣ７を搭載している。従って、狭いピッチ
間隔の導体ランド２ｂにおいて、基板の収縮バラツキに
よるはんだペーストのズレが生じないため、ショート不
良等をなくすことができる。
例えば、加熱温度：１３０℃〜２４０℃、加熱時間：３
〜１０分の加熱にてはんだを溶融し、はんだ接続を完了
する。最後に、洗浄工程にて余分なフラックスを除去す
る。上述した製造方法によれば、広いピッチ間隔の導体
ランド２ａに対しスクリーン印刷法にてはんだペースト
３を供給して、導体ランド２ａ上に、半導体チップ５、
コンデンサ６などの電子部品を搭載し、また狭いピッチ
間隔の導体ランド２ｂに対しはんだペースト３を供給せ
ずにフラックス４を供給して、導体ランド２ｂ上にフリ
ップチップＩＣ７を搭載している。従って、狭いピッチ
間隔の導体ランド２ｂにおいて、基板の収縮バラツキに
よるはんだペーストのズレが生じないため、ショート不
良等をなくすことができる。
【００１６】また、上記した工程においては、スタンプ
法によりフラックス４を塗布するものを示したが、図３
に示すように、はけ塗りによりフラックス４を塗布する
ようにしてもよい。さらに、狭いピッチ間隔の導体ラン
ド２ｂ上にフラックス４を供給するのでなく、フリップ
チップＩＣ７のはんだバンプ７ａにフラックス４を供給
するようにしてもよい。例えば、フラクサを用いてフラ
ックス４を供給することができる。具体的には、図４に
示すように、容器１０内にフラックス４を溜めておき、
その表面をブレード１１を回転させて平らにし、この状
態でフリップチップＩＣ７のはんだバンプ７ａを浸し、
はんだバンプ７ａにフラックス４が付いた状態で、フリ
ップチップＩＣ７を導体ランド２ｂ上に搭載する。この
場合、その他の製造工程は、上述した実施形態と同じで
ある。
法によりフラックス４を塗布するものを示したが、図３
に示すように、はけ塗りによりフラックス４を塗布する
ようにしてもよい。さらに、狭いピッチ間隔の導体ラン
ド２ｂ上にフラックス４を供給するのでなく、フリップ
チップＩＣ７のはんだバンプ７ａにフラックス４を供給
するようにしてもよい。例えば、フラクサを用いてフラ
ックス４を供給することができる。具体的には、図４に
示すように、容器１０内にフラックス４を溜めておき、
その表面をブレード１１を回転させて平らにし、この状
態でフリップチップＩＣ７のはんだバンプ７ａを浸し、
はんだバンプ７ａにフラックス４が付いた状態で、フリ
ップチップＩＣ７を導体ランド２ｂ上に搭載する。この
場合、その他の製造工程は、上述した実施形態と同じで
ある。
【００１７】なお、回路基板としては、導体ランドとは
んだペーストの印刷にずれが生じるようなものであれ
ば、上記したセラミック積層基板１以外に、プリント基
板等であってもよい。また、特許請求の範囲に記載した
各工程の順序については、前後関係が明確なもの以外
は、順序を変更してもよい。例えば、フラックス４の供
給は、広いピッチ間隔の導体ランド２ａ上に電子部品を
搭載した後に行うようにすることもできる。
んだペーストの印刷にずれが生じるようなものであれ
ば、上記したセラミック積層基板１以外に、プリント基
板等であってもよい。また、特許請求の範囲に記載した
各工程の順序については、前後関係が明確なもの以外
は、順序を変更してもよい。例えば、フラックス４の供
給は、広いピッチ間隔の導体ランド２ａ上に電子部品を
搭載した後に行うようにすることもできる。
【図面の簡単な説明】
【図１】本発明の一実施形態におけるセラミック積層基
板の製造方法を示す工程図である。
板の製造方法を示す工程図である。
【図２】図１に示す工程において、フリップチップＩＣ
７を搭載する場合の位置決めを説明するための図であ
る。
７を搭載する場合の位置決めを説明するための図であ
る。
【図３】狭いピッチ間隔の導体ランド２ｂ上に、はけ塗
りによりフラックス４を塗布する実施形態を示す図であ
る。
りによりフラックス４を塗布する実施形態を示す図であ
る。
【図４】狭いピッチ間隔の導体ランド２ｂ上に、フラク
サを用いてラックス４を塗布する実施形態を示す図であ
る。
サを用いてラックス４を塗布する実施形態を示す図であ
る。
【図５】従来のセラミック積層基板の製造方法を示す工
程図である。
程図である。
【図６】従来のセラミック積層基板の製造方法による問
題点を説明するための図である。
題点を説明するための図である。
１…セラミック積層基板、２ａ…広いピッチ間隔の導体
ランド、２ｂ…狭いピッチ間隔の導体ランド、３…はん
だペースト、４…フラックス、５…半導体チップ、６…
コンデンサ、７…フリップチップＩＣ。
ランド、２ｂ…狭いピッチ間隔の導体ランド、３…はん
だペースト、４…フラックス、５…半導体チップ、６…
コンデンサ、７…フリップチップＩＣ。
Claims (5)
- 【請求項１】 回路基板（１）上に、第１の導体ランド
（２ａ）と、この第１の導体ランドよりもピッチ間隔が
狭い第２の導体ランド（２ｂ）を形成し、 前記第１の導体ランド上に、はんだペースト（３）を印
刷し、 前記第２の導体ランド上に、フラックス（４）を供給
し、 前記はんだペーストが印刷された前記第１の導体ランド
上に、第１の電子部品（５、６）の電極部を位置合わせ
し、 前記フラックスが供給された前記第２の導体ランド上
に、第２の電子部品（７）の電極端子に形成されたはん
だバンプ（７ａ）を位置合わせし、 この後、リフローを行って、前記第１、第２の電子部品
を前記回路基板上に組付けることを特徴とする半導体装
置の製造方法。 - 【請求項２】 スタンプ法を用いて前記第２の導体ラン
ドパターン上にフラックスを供給することを特徴とする
請求項１に記載の半導体装置の製造方法。 - 【請求項３】 刷毛塗りにより前記第２の導体ランドパ
ターン上にフラックスを供給することを特徴とする請求
項１に記載の半導体装置の製造方法。 - 【請求項４】 回路基板（１）上に、第１の導体ランド
（２ａ）と、この第１の導体ランドよりもピッチ間隔が
狭い第２の導体ランド（２ｂ）を形成し、 前記第１の導体ランド上に、はんだペースト（３）を印
刷し、 前記はんだペーストが印刷された前記第１の導体ランド
上に、第１の電子部品（５、６）の電極部を位置合わせ
し、 前記第２の電子部品（７）の電極端子に形成されたはん
だバンプ（７ａ）にフラックス（４）を供給し、 前記第２の導体ランド上に、前記ペーストが供給された
はんだバンプを位置合わせし、 この後、リフローを行って、前記第１、第２の電子部品
を前記回路基板上に組付けることを特徴とする半導体装
置の製造方法。 - 【請求項５】 前記回路基板は、セラミック積層基板で
あることを特徴とする請求項１乃至４のいずれか１つに
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9021732A JPH10224027A (ja) | 1997-02-04 | 1997-02-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9021732A JPH10224027A (ja) | 1997-02-04 | 1997-02-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10224027A true JPH10224027A (ja) | 1998-08-21 |
Family
ID=12063260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9021732A Pending JPH10224027A (ja) | 1997-02-04 | 1997-02-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10224027A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001097579A1 (fr) * | 2000-06-15 | 2001-12-20 | Murata Manufacturing Co.,Ltd. | Procede pour monter une piece electronique |
| US9799618B1 (en) | 2016-10-12 | 2017-10-24 | International Business Machines Corporation | Mixed UBM and mixed pitch on a single die |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60175482A (ja) * | 1984-02-20 | 1985-09-09 | 松下電器産業株式会社 | 印刷配線板処理方法 |
| JPH05167240A (ja) * | 1991-12-18 | 1993-07-02 | Fujitsu Ltd | 表面実装型微細ピッチ端子部品のプリント板実装法 |
| JPH07235764A (ja) * | 1994-02-22 | 1995-09-05 | Ibiden Co Ltd | 狭ピッチ部品の表面実装方法 |
| JPH07297238A (ja) * | 1994-04-26 | 1995-11-10 | Fujitsu Ltd | フラックスの転写方法 |
| JPH07335992A (ja) * | 1994-06-13 | 1995-12-22 | Sony Corp | 配線基板と配線基板の製造方法 |
| JPH08293665A (ja) * | 1995-04-21 | 1996-11-05 | Hitachi Ltd | 電子回路の製造方法 |
-
1997
- 1997-02-04 JP JP9021732A patent/JPH10224027A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60175482A (ja) * | 1984-02-20 | 1985-09-09 | 松下電器産業株式会社 | 印刷配線板処理方法 |
| JPH05167240A (ja) * | 1991-12-18 | 1993-07-02 | Fujitsu Ltd | 表面実装型微細ピッチ端子部品のプリント板実装法 |
| JPH07235764A (ja) * | 1994-02-22 | 1995-09-05 | Ibiden Co Ltd | 狭ピッチ部品の表面実装方法 |
| JPH07297238A (ja) * | 1994-04-26 | 1995-11-10 | Fujitsu Ltd | フラックスの転写方法 |
| JPH07335992A (ja) * | 1994-06-13 | 1995-12-22 | Sony Corp | 配線基板と配線基板の製造方法 |
| JPH08293665A (ja) * | 1995-04-21 | 1996-11-05 | Hitachi Ltd | 電子回路の製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001097579A1 (fr) * | 2000-06-15 | 2001-12-20 | Murata Manufacturing Co.,Ltd. | Procede pour monter une piece electronique |
| US6598779B2 (en) | 2000-06-15 | 2003-07-29 | Murata Manufacturing Co., Ltd. | Electronic component mounting method |
| EP1294217A4 (en) * | 2000-06-15 | 2004-10-13 | Murata Manufacturing Co | METHOD FOR ASSEMBLING AN ELECTRONIC COMPONENT |
| US9799618B1 (en) | 2016-10-12 | 2017-10-24 | International Business Machines Corporation | Mixed UBM and mixed pitch on a single die |
| US10818623B2 (en) | 2016-10-12 | 2020-10-27 | International Business Machines Corporation | Mixed UBM and mixed pitch on a single die |
| US11270964B2 (en) | 2016-10-12 | 2022-03-08 | International Business Machines Corporation | Mixed UBM and mixed pitch on a single die |
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