JPH10214133A - 回路内部タイミングを外部制御するための回路および方法 - Google Patents

Abstract

(57)【要約】 【課題】 集積回路の内部信号のタイミングを制御する
ためのテストモードに関連して、効率的な回路設計を促
進する外部制御手段を提供することである。 【解決手段】 第１と第２の信号経路を設け、動作モー
ドを定めるテストモード信号を発生し、集積回路素子
は、前記テストモード信号が第１の信号レベルにあると
き第１の動作モードとなり、第２の信号レベルにあると
きには第２の動作モードとなり、集積回路素子が第１の
動作モードにあるとき、第１の信号経路は内部信号を受
信し、第１の出力信号を前記内部信号に応答して発生
し、前記第１の出力信号を、第１の動作モードにおいて
内部制御信号のタイミングを導出するために使用し、集
積回路素子が第２の動作モードにあるとき、第２の信号
経路は集積回路の外部ピンに供給される外部信号を受信
し、第２の出力信号を前記外部信号に応答して発生し、
前記第２の出力信号を、第２の動作モードにおいて内部
制御信号のタイミングを導出するために使用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路素子の内
部制御信号のタイミングを外部制御によって調整する方
法および集積回路素子において外部制御を用いて内部制
御信号のタイミングを制御するための回路に関する。

【０００２】

【従来の技術】回路、とりわけ遅延回路におけるタイミ
ングはしばしば、ハードウェアに基づいた調整を必要と
する。例えば、ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）において、センス増幅器（ＳＡ）をターン
オンするワードライン（ＷＬ）のタイミングセット信号
はＳＡが検知をスタートする信号レベルを制御する。タ
イミング回路の設計は、詳細な回路モデルのシミュレー
ションに基づいている。しかし実際に必要な遅延時間は
しばしば不明である。いくつかの例ではテストモードが
設けられ、調整のためにプリセット遅延が追加または除
去される。いったん回路が設計されると、調整範囲が制
限され、柔軟性がなくなる。従ってこのような内部タイ
ミングをテスターにより外部で調整するように構成する
ことが有利である。

【０００３】

【発明が解決しようとする課題】本発明の課題は、集積
回路の内部信号のタイミングを制御するためのテストモ
ードに関連して、効率的な回路設計を促進する外部制御
手段を提供することである。

【０００４】

【課題を解決するための手段】上記課題は本発明によ
り、第１と第２の信号経路を設け、動作モードを定める
テストモード信号を発生し、集積回路素子は、前記テス
トモード信号が第１の信号レベルにあるとき第１の動作
モードとなり、第２の信号レベルにあるときには第２の
動作モードとなり、集積回路素子が第１の動作モードに
あるとき、第１の信号経路は内部信号を受信し、第１の
出力信号を前記内部信号に応答して発生し、前記第１の
出力信号を、第１の動作モードにおいて内部制御信号の
タイミングを導出するために使用し、集積回路素子が第
２の動作モードにあるとき、第２の信号経路は集積回路
の外部ピンに供給される外部信号を受信し、第２の出力
信号を前記外部信号に応答して発生し、前記第２の出力
信号を、第２の動作モードにおいて内部制御信号のタイ
ミングを導出するために使用するように構成して解決さ
れる。

【０００５】

【発明の実施の形態】本発明によれば、集積回路に種々
の動作モードが設けられる。１つの実施例では、集積回
路は２つの動作モード、すなわち通常モードとテストモ
ードを有する。制御回路が集積回路の動作モードを検出
するために使用される。テストモード信号が、どのモー
ドで集積回路が動作しているかを検出するために供給さ
れる。例えば集積回路は、テストモード信号が論理レベ
ル・ローであるときに通常モードで動作し、テストモー
ド信号が論理レベル・ハイであるときにテストモードで
動作する。集積回路装置が通常モードで動作するとき、
内部制御信号のタイミングは内部信号から導出される。
集積回路装置がテストモードにあるときは、内部制御信
号は外部信号から導出され、この外部信号は集積回路の
外部ピンに供給される。このようにして内部制御信号の
タイミングを外部によりテストモードを介して調整する
ことができる。

【０００６】

【実施例】前に述べたように本発明は、内部信号のタイ
ミングを、外部制御を用いて制御するための所定のテス
トモードに関連するものである。内部信号のタイミング
を制御できることにより、回路設計が促進される。本発
明を説明するために本発明の実施例を、センス増幅器と
ＤＲＡＭ集積回路の列を動作させる信号の外部制御のた
めのテストモードと関連して説明する。

【０００７】図１には、本発明の制御回路のブロック回
路図が示されている。制御回路１は２つの動作モード、
すなわち通常モードとテストモードを有する。通常モー
ドでは、通常信号経路が内部信号４０のタイミング制御
のために使用される。通常信号経路はサブ回路５を有
し、このサブ回路５は内部信号２１によって作動され、
出力信号３１を形成する。サブ回路５は例えばタイマの
ような遅延回路であり、入力に関して遅延された出力を
形成する。テストモードでは、テストモード信号経路が
内部信号４０のタイミング制御のために使用される。テ
スト信号経路はサブ回路１０を有する。

【０００８】制御回路をテストモードに切り替えるため
に、テストモード信号がサブ回路１０に供給され、テス
トモード信号経路が作動される。テストモード信号はサ
ブ回路５にも供給され、通常モード信号経路を回路５の
ディスエーブルにより停止する。テストモード信号経路
の作動によって、サブ回路１０の出力信号３１が外部信
号２６から導出される。外部信号は集積回路の外部ピン
に供給される。外部信号を供給するために使用される外
部ピンは通常モードにおいて種々の機能のために使用す
ることができる。択一的に、外部ピンはテストモード機
能に対してだけ定めることもできる。もちろん集積回路
のいずれの外部ピンも、その使用が集積回路の動作とコ
ンフリクトを起こさない限り、供給される外部信号の入
力のために使用できる。例えば、外部ピンが集積回路を
動作させるための電力源と接続されていれば、このピン
を外部テスト信号の入力には使用できないことが明らか
である。

【０００９】サブ回路１５は信号３１と３６を入力信号
として受信し、内部信号４０を出力する。サブ回路１５
は信号３１と３６のＯＲ回路として動作し、通常モード
では信号３１から、テストモードでは信号３６から信号
４０が導出される。択一的にサブ回路１５を、信号３１
と３６を選択するためのデコーダとすることができる。
テストモード信号を選択信号として使用すれば、デコー
ダは信号３１を通常モードでは出力信号４０として、そ
して信号３６をテストモードでは出力信号として出力す
る。テストモード信号がデコーダの選択信号として使用
されるから、テストモード信号をサブ回路５と１０の動
作制御に使用する必要はない。従って制御回路は、テス
トモードで外部制御によって導出された信号４０のタイ
ミングをイネーブルする。

【００１０】図２は、内部信号のタイミングを外部制御
するための制御回路２を示す。この内部信号はＳＡおよ
びＤＲＡＭの列の動作に使用される。一般的にＳＡおよ
び列を動作させるための内部信号は、SA_EnableおよびC
ol_Enableである。さらにCol_Enable信号のタイミング
は典型的にはSA_Enable信号に依存している。SA_Enable
信号のタイミングは典型的にはWL_Enable信号に依存し
ており、この信号がＷＬの制御に使用される内部信号で
ある。図示のように制御回路は、サブ制御（ＳＣ）回路
３と４を有し、これらがそれぞれSA_Enable信号とCol_E
nable信号のタイミングを制御する。

【００１１】ＳＣ回路３を参照すると、通常モード信号
経路およびテストモード信号経路が設けられている。通
常モードでは、SA_Enableのタイミングは通常モード信
号経路を介して発生される。通常テスト信号経路はＷＬ
タイマを有する。ＷＬタイマ１１は、ＷＬタイマを作動
させ、遅延出力信号３０を発生させるために、WL_Enabl
eを受信する。図示のように論理ハイ（１）WL_Enable信
号はＷＬタイマを作動し、論理ロー（０）の遅延出力信
号を発生させる。テストモード信号経路はテストモード
回路１９を有する。テストモード信号経路はテストモー
ド回路１９に接続されている。テストモード信号が発生
すると、この信号はＤＲＡＭをテストモードにテストモ
ード回路のイネーブルによって切り替える。さらに、テ
ストモード信号がＷＬタイマ１１に供給され、このＷＬ
タイマはテストモードの間、ディスネーブルされる。こ
のようにしてテストモード信号はテストモード信号経路
を作動させ、通常モード信号経路がテストモードの間、
作用しないようにする。実施例では、ＤＲＡＭはテスト
モードに例えばＷＣＢＲ（ＲＡＳ￣の前のＷＥ￣および
ＣＡＳ￣）の間、テストモード信号の発生によって切り
替えられる。ＷＣＢＲの間のテストモード信号の発生
は、Kalter et al.著“A 50ns 16Mb DRAM witha 10ns D
ata Rate”,Digest of Technical Papers, ISSCC90(199
0)に記載されている。テストモード回路１９はまた、外
部テスト信号２７を受信し、出力２２を発生する。イネ
ーブルされると、テスト回路はテスト信号をテスト信号
経路に導通する。

【００１２】図示のように、テストモード回路１９はＮ
ＡＮＤゲート１３とインバータ１４を有する。外部テス
ト信号はＤＲＡＭのＧピンに供給される。外部テスト信
号（Ｇ￣）は実施例ではアクティブ・ローである。イン
バータは外部信号を反対の信号レベルに切り替える。Ｎ
ＡＮＤゲート１３は、テストモード信号によってイネー
ブルされると、出力信号３１をインバータに供給される
入力信号から導出する。インバータが、ＮＡＮＤゲート
の前で入力信号を所望の信号レベルに変換するために使
用されていることは明らかである。もちろん、外部信号
をＮＡＮＤゲートのまで付加回路（図示せず）を介して
導通することも可能である。しかし実施例では、信号は
テストモード信号経路回路１９により発生されており、
この信号は実際にはテストモードにおいて外部テスト信
号から導出される。使用される外部ピンがＧピンである
ので、テストモード信号はＴＭ＿ＧＳＡＥ（テストモー
ドＧピンＳＡイネーブル）と示されている。ＴＭ＿ＧＳ
ＡＥ信号とＧ￣信号の両方がアクティブであるとき、Ｎ
ＡＮＤゲート１３の出力信号３０はローになる。

【００１３】信号経路からの出力信号３０と２２は選択
回路１５に供給される。選択回路の出力はSA_Enable信
号３１であり、この信号は通常モードでは信号３０か
ら、テストモードでは信号２２から導出される。図示の
ように選択回路１５は例えばＮＡＮＤゲートを有する。
ＮＡＮＤゲートは、その入力の一方がハイであるときに
ハイ信号を出力するが、両方がハイであるときはロー信
号を出力する。作動された信号経路はロー信号を発生す
るので、ＮＡＮＤゲート１５の出力は作動された信号経
路から導出される。前に述べたようにSA_EnableはＳＡ
の動作を制御する内部信号である。従ってＳＣ回路３は
テスト信号経路を形成し、この回路からSA_Enable信号
のタイミングが外部信号を介してテストモードの間、制
御される。

【００１４】SA_Enable信号はまた通常モードでCol_Ena
ble信号を制御する。従ってSA_Enable信号はＳＣ回路４
にも供給される。ＳＣ回路３と同じようにＳＣ回路４も
通常信号経路とテスト信号経路を有する。通常モードで
使用される通常信号経路はＳＡタイマ１２を有する。Ｓ
ＡタイマはSA_Enable信号によってスタートされ、出力
信号４０を相応に発生する。テストモード信号経路はテ
ストモード信号回路２０を有する。この回路２０はＳＣ
回路３の回路１９に類似する。テストモード信号２５は
例えばオンチップモードレジスタ（図示せず）によって
発生される。テストモード信号２５はＳＡタイマを非作
動にし、テストモード回路２０を作動させる。これによ
りテストモード回路２０の出力２３は外部テスト信号か
ら導出されるようになる。外部テスト信号は、ＣＡＳの
ような外部ピンに供給される。ＣＡＳピンが使用される
ので、テスト信号はＴＭ＿ＣＣＳＬＥ（テストモードコ
ラムＣＡＳピン選択ラインイネーブル）と示されてい
る。図示のようにＳＣ回路４で使用される外部ピンはＳ
Ｃ回路３とは異なっているが、必ずしもそれらは異なる
必要はない。しかし異なる外部ピンを使用することの利
点はテストモードの制御を独立して行えることである。
テストモード信号回路２０は図示のように、インバータ
１７とＮＡＮＤゲート１６を有する。テストモード信号
はアクティブロー信号であるから、インバータが信号レ
ベルをハイに切り替えるために使用される。従って、Ｔ
Ｍ＿ＣＣＳＬＥ信号とテストモード信号の両方がアクテ
ィブであるとき、ＮＡＮＤゲート１６の出力はローであ
る。

【００１５】テストモード信号経路３０と通常モード信
号経路２２からの出力信号は選択回路１８に供給され
る。この選択回路は例えばＮＡＮＤゲートである。選択
回路１８はCol_Enable信号４１を形成し、この信号はＳ
Ａの動作を制御する。Col_Enable信号は、そのときにア
クティブである信号経路から導出される。このようにし
てＳＣ回路４は、外部信号によって制御されるCol_Enab
le信号のタイミングをイネーブルする。

【００１６】択一的実施例では、選択回路１５および／
または１８は出力信号を選択するためのデコード回路を
有する。この出力信号は、テストモード信号経路または
通常モード信号経路からテストモード信号を選択信号と
して使用して導出される。選択回路をデコード回路によ
り実現することで、タイマ回路とテストモード回路をテ
ストモード信号で制御する必要がなくなる。

【００１７】図２の回路の動作を図３を用いて説明す
る。図３には通常動作とテストモード動作に対するタイ
ミング線図がそれぞれＡとＢに示されている。まず図３
Ａを参照して、通常信号経路が発生するコラムイネーブ
ル（Col_Enable）信号について説明する。典型的にはCo
l_Enable信号を発生する外部および内部制御信号があ
る。外部制御信号は、ＲＡＳ￣（行アドレスストロー
ブ、アクティブロー）、ＣＡＳ￣、Ｇ￣およびデータ信
号である。

【００１８】内部信号はアドレス、WL_Enable（ワード
ラインイネーブル）、SA_Enable（センス増幅器イネー
ブル）およびCol_Enable（コラムイネーブル）信号であ
る。外部ストローブＲＡＳ￣はアドレスの発生を開始さ
せ、反対にアドレスはWL_Enable信号を発生する。タイ
マ１１がタイムアウトした後、SA_Enable信号が発生さ
れ、タイマ１２のタイムアウトの後、Col_Enable信号が
発生される。

【００１９】テストモード信号（ＴＭ＿ＣＳＡＥとＴＭ
＿ＣＣＳＬＥ）の作動はタイマ１１と１２をディスエー
ブルし、ＤＲＡＭ集積回路がテストモードになる。図３
Ｂには内部信号および外部信号のタイミング線図が示さ
れている。外部ストローブＲＡＳ￣はアドレスの発生を
開始させ、アドレスは反対に前と同じようにWL_Enable
信号を発生する。しかしこのときはSA_Enable信号はタ
イマ１１によって発生されない。その代わりに、SA_Ena
ble信号は外部から、ＮＡＮＤゲート１３を通過したＧ
￣信号によって発生される。しかしSA_Enable信号はCol
_Enable信号の発生にはつながらない。Col_Enable信号
はＮＡＮＤゲート１６を通過したＣＡＳ￣によって発生
される。

【００２０】タイミング線図から明らかなように、内部
信号Col_EnableとSA_Enableのタイミングは、テストモ
ードでは外部信号Ｇ￣とＣＡＳ￣によってそれぞれ制御
される。内部信号のタイミングを制御できることにより
回路設計者は実質的に、設計実現において必要とされる
実際の遅延時間の検出を、遅延タイミングの調整範囲の
制限なしに行うことができる。

【００２１】図１または図２に示された回路には多数の
適用がある。例えば回路をＤＲＡＭにおいて、ＷＬ−Ｓ
Ａタイミングの調整のために実現することができる。こ
のＷＬ−ＳＡタイミングは種々の信号経路ごとにテスト
モードの作動に基づいて設定される。例えば信号経路が
異なれば、ＳＡはＧ￣の下降エッジによりセットされ、
Ｇ￣の上昇エッジによりリセットされる。

【００２２】テストモードを研究のために使用すること
ができる。例えば： ａ）最小ＷＬ−ＳＡ遅延はＷＬ立上がり時間と伝送ゲー
ト遅延による。

【００２３】ｂ）わずかなリークを伴うビットライン
（ＢＬ）をＷＬ−ＳＡタイミングの延長によりスクリー
ニングする。リークのあるＢＬは休止時間が過度に長い
とエラーになる。

【００２４】ｃ）記憶モード直列抵抗。記憶モード直列
抵抗が過度に高いと、長いＷＬ−ＳＡ遅延が要求され
る。遅延がセルとＷＬドライバとの間の間隔に依存しな
い場合には、高い溝抵抗が予想される。

【００２５】本発明はまた、ＳＡ−ＣＳＬタイミングを
調整するテストモードを定めるのにも使用できる。これ
は図２の回路により示されている。このテストモードの
発令は、ＴＭ＿ＣＣＳＬＥ信号を発生するモードレジス
タを使用することにより達成される。ＳＡ−ＣＳＬタイ
ミングはＣＡＳ（コラムアドレスストローブ）ピンを使
用して調整することができる。別個の外部制御信号（Ｇ
￣とＣＡＳ￣）を使用することにより、ＷＬ−ＳＡタイ
ミングとＳＡ−ＣＳＬタイミングとを独立して１つの行
アドレスストローブ（ＲＡＳ）サイクルで調整すること
ができる。Ｇピンの代わりにＣＡＳピンを選択すれば、
ＷＬ−ＳＡタイミングとＳＡ−ＣＳＬタイミングの両方
を独立して１つの行アドレスストローブ（ＲＡＳ）サイ
クルで調整することができる。

【００２６】コラムアドレス−ＤＱセンシングタイミン
グ（ＳＡからの質問データ）を調整するためのテストモ
ードも定めることができる。同じようにこのタイミング
はＣＡＳピンを介して制御することができる。アドレス
とＣＡＳ￣エッジとの間のタイミング差を調整すること
により、コラムアドレス−メモリデータ質問（ＤＱ）セ
ンシング遅延を調整することができる。

【００２７】内部クロックを制御するためにテストモー
ドを使用することもできる。例えばエキストラパッドが
内部タイミングを供給するために付加的に設けられる。
クロックの目的はテストモードによる制御である。この
クロックパッドは非機能パッドであるから、ＣＡＳピン
またはＧピンのように目的のコンフリクトが発生するこ
とはない。このエキストラパッドがパッケージの非接続
ピンに接続されていれば、この非接続ピンを内部タイミ
ング制御のための汎用クロックピンに変換するためにテ
ストモードを使用することができる。

【００２８】本発明は、集積回路素子において内部信号
を制御するために、例えば中央演算ユニット（ＣＰＵ）
においてローカルクロックをシフトするために使用する
ことも、またスタティックＲＡＭ（ＳＲＡＭ）において
セルフリセットするＷＬリセットタイマを調整するため
にも使用することができる。当業者であれば、種々のテ
ストモードを単独で使用することも、または集積回路の
効果的な設計を得るために組み合わせて使用することも
容易である。

【００２９】本発明を実施例に基づいて説明したが、当
業者であれば本発明の枠内で種々の変形が可能である。
従って本発明は上記の実施例に限定されるものではな
く、請求項に基づくすべての範囲に及ぶ。

【００３０】

【外１】

【図面の簡単な説明】

【図１】内部信号を外部制御するために設けられた制御
回路のブロック回路図である。

【図２】センス増幅器とコラムオープンタイミングを外
部制御するために設けられた制御回路のブロック回路図
である。

【図３】図２の回路の動作を説明するためのタイミング
線図である。

【符号の説明】

１ 制御回路 ５，１０ サブ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヒン ウォン アメリカ合衆国 コネティカット ジェイ 54 ノーウォーク ベッドフォード ア ヴェニュー 11 (72)発明者 キリハタ トシアキ アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ タウン ビュー ド ライヴ 341 (72)発明者 ボジダル クルスニク フランス国 サン クルウ リュ ラヴル ９

Claims (30)

【特許請求の範囲】
1. 【請求項１】 集積回路素子の内部制御信号のタイミン
   グを外部制御によって調整する方法において、 第１と第２の信号経路を設け、 動作モードを定めるテストモード信号を発生し、 集積回路素子は、前記テストモード信号が第１の信号レ
   ベルにあるとき第１の動作モードとなり、第２の信号レ
   ベルにあるときには第２の動作モードとなり、 集積回路素子が第１の動作モードにあるとき、第１の信
   号経路は内部信号を受信し、第１の出力信号を前記内部
   信号に応答して発生し、 前記第１の出力信号を、第１の動作モードにおいて内部
   制御信号のタイミングを導出するために使用し、 集積回路素子が第２の動作モードにあるとき、第２の信
   号経路は集積回路の外部ピンに供給される外部信号を受
   信し、第２の出力信号を前記外部信号に応答して発生
   し、 前記第２の出力信号を、第２の動作モードにおいて内部
   制御信号のタイミングを導出するために使用する、こと
   を特徴とする、回路内部タイミングを外部制御するため
   の方法。
2. 【請求項２】 第１の信号経路は、内部信号に応答して
   第１の出力を発生する第１の回路を有している、請求項
   １記載の方法。
3. 【請求項３】 前記第１の回路は、内部信号に対して遅
   延している第１の出力を発生するタイミング回路を有し
   ている、請求項２記載の方法。
4. 【請求項４】 遅延はタイミング回路によって設定され
   る、請求項３記載の方法。
5. 【請求項５】 第２の信号経路は、外部信号に応答して
   第２の出力を発生する第２の回路を有している、請求項
   ４記載の方法。
6. 【請求項６】 前記第１と第２の信号経路を選択回路に
   より接続し、内部制御信号を発生し、 該内部制御信号を、第１の動作モードにおいては第１の
   出力から、第２の動作モードにおいては第２の出力から
   導出する、請求項５記載の方法。
7. 【請求項７】 第１と第２の回路はテストモード信号に
   応答し、 テストモード信号が第１の信号レベルにあるとき、第１
   の回路はイネーブルされ、第１の信号経路を作動し、第
   ２の回路はディスエーブルされ、第２の信号経路を非動
   作にし、 テストモード信号が第２の信号レベルにあるとき、第１
   の回路はディスエーブルされ、第１の信号経路を非動作
   にし、第２の回路はイネーブルされ、第２の信号経路を
   作動させる、請求項６記載の方法。
8. 【請求項８】 前記選択回路は論理和演算を行う、請求
   項７記載の方法。
9. 【請求項９】 テストモード回路の第１の信号レベルは
   論理０であり、第２の信号レベルは論理１である、請求
   項８記載の方法。
10. 【請求項１０】 第２の回路は、テストモード信号およ
    び外部信号に応答して論理積演算を実行し、第２の出力
    を発生する、請求項９記載の方法。
11. 【請求項１１】 前記選択回路は、テストモード信号と
    第１および第２の出力を受信するためのデコーダを有
    し、 該デコーダはテストモード信号に応答して内部制御信号
    を発生し、 該内部制御信号は、テストモード信号が第１の信号レベ
    ルにあるときは第１の出力から導出され、テストモード
    信号が第２の信号レベルにあるときは第２の出力から導
    出される、請求項６記載の方法。
12. 【請求項１２】 第１の動作モードの間は外部ピンが使
    用されるか、または機能目的が異なり、第２の動作モー
    ドの間は内部信号のタイミングを導出するために外部信
    号を受信する、請求項１記載の方法。
13. 【請求項１３】 集積回路は、ランダムアクセスメモリ
    （ＲＡＭ）を有し、内部信号がワードラインをイネーブ
    ルするために使用され、内部制御信号が宣す増幅器をイ
    ネーブルするために使用される、請求項９記載の方法。
14. 【請求項１４】 外部ピンはＲＡＭ素子のＧピンを有す
    る、請求項１３記載の方法。
15. 【請求項１５】 集積回路はＲＡＭ素子を有し、内部信
    号がセンス増幅器をイネーブルするために使用され、内
    部制御信号がコラムをイネーブルするために使用され
    る、請求項９記載の方法。
16. 【請求項１６】 外部ピンはＲＡＭ素子のＣＡＳピンを
    有する、請求項１５記載の方法。
17. 【請求項１７】 集積回路素子において外部制御を用い
    て内部制御信号のタイミングを制御するための回路にお
    いて、 第１のサブ回路がテストモード信号を受信し、 該第１のサブ回路は、テストモード信号が第１の信号レ
    ベルにあるとき内部信号に応答して第１の出力を発生
    し、 第２のサブ回路がテストモード信号を受信し、 該第２のサブ回路は、テストモード信号が第２の信号レ
    ベルにあるときに外部信号に応答して第２の出力を発生
    し、 選択回路が前記第１と第２の出力を受信し、内部制御信
    号を発生し、 該内部制御信号は、テストモード信号が第１の信号レベ
    ルにあるとき第１の出力から導出され、テストモード信
    号が第２の信号レベルにあるとき第２の出力から導出さ
    れる、ことを特徴とする、回路内部タイミングを外部制
    御するための回路。
18. 【請求項１８】 第１のサブ回路は、内部制御信号に対
    して遅延された第１の出力を発生するためのタイミング
    回路を有している、請求項１７記載の回路。
19. 【請求項１９】 遅延はタイミング回路によって設定さ
    れる、請求項１８記載の回路。
20. 【請求項２０】 第２のサブ回路は第２の出力を発生
    し、該第２の出力はテストモード信号が第２のレベルに
    あるとき、外部信号から導出される、請求項１９記載の
    回路。
21. 【請求項２１】 第１と第２のサブ回路はテストモード
    信号に応答し、 該テストモード信号は、第１の信号レベルにあるとき
    に、第１のサブ回路をイネーブルし、第１の出力を発生
    させ、第２のサブ回路をディスネーブルし、第２の出力
    を発生させないようにし、 前記テストモード信号は、第２の信号レベルにあるとき
    に、第１のサブ回路をディスネーブルし、第１の出力を
    発生させないようにし、第２のサブ回路をイネーブル
    し、第２の出力を発生させる、請求項２０記載の回路。
22. 【請求項２２】 選択回路を有し、該選択回路は第１と
    第２の出力を受信し、内部制御信号を発生し、 該内部制御信号は、テストモード信号が第１の信号レベ
    ルにあるとき第１の出力から導出され、第２の信号レベ
    ルにあるとき第２の出力から導出される、請求項２１記
    載の回路。
23. 【請求項２３】 選択回路は、第１と第２の出力に応答
    して論理和演算を実行する、請求項２２記載の回路。
24. 【請求項２４】 テストモード信号の第１のレベルは論
    理０であり、第２のレベルは論理１である、請求項２３
    記載の回路。
25. 【請求項２５】 第１のサブ回路は、テストモード信号
    と外部信号に応答して論理積演算を実行する、請求項２
    ４記載の回路。
26. 【請求項２６】 テストモード信号が第１の信号レベル
    にあるときと第２の信号レベルにあるときとで、外部ピ
    ンが異なる機能目的に対して使用される、請求項２５記
    載の回路。
27. 【請求項２７】 集積回路はＲＡＭ素子を有し、内部信
    号はワードラインをイネーブルするために使用され、内
    部制御信号はセンス増幅器をイネーブルするために使用
    される、請求項２５記載の回路。
28. 【請求項２８】 外部ピンはＲＡＭ素子のＧピンを有す
    る、請求項２７記載の回路。
29. 【請求項２９】 集積回路はＲＡＭ素子を有し、内部信
    号はセンス増幅器をイネーブルするために使用され、内
    部制御信号はコラムをイネーブルするために使用され
    る、請求項２５記載の回路。
30. 【請求項３０】 外部ピンはＲＡＭ素子のＣＡＳピンを
    有する、請求項２７記載の回路。