JPH10209320A - セラミック積層基板の製造方法 - Google Patents
セラミック積層基板の製造方法Info
- Publication number
- JPH10209320A JPH10209320A JP9007019A JP701997A JPH10209320A JP H10209320 A JPH10209320 A JP H10209320A JP 9007019 A JP9007019 A JP 9007019A JP 701997 A JP701997 A JP 701997A JP H10209320 A JPH10209320 A JP H10209320A
- Authority
- JP
- Japan
- Prior art keywords
- green sheet
- layer
- wiring
- vias
- ceramic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000919 ceramic Substances 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000004020 conductor Substances 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000010304 firing Methods 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims description 3
- 239000011295 pitch Substances 0.000 abstract 3
- 239000000463 material Substances 0.000 description 11
- 238000003475 lamination Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000003825 pressing Methods 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 239000002390 adhesive tape Substances 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 239000002241 glass-ceramic Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10227—Other objects, e.g. metallic pieces
- H05K2201/10378—Interposers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
- H05K3/462—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar double-sided circuit boards
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
- Y10T156/10—Methods of surface bonding and/or assembly therefor
- Y10T156/1052—Methods of surface bonding and/or assembly therefor with cutting, punching, tearing or severing
- Y10T156/1056—Perforating lamina
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49163—Manufacturing circuit on or in base with sintering of base
Landscapes
- Engineering & Computer Science (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】 グリーンシートの積層ズレの影響をなくし、
ビアを狭ピッチ化してもビア同士の短絡がないようにす
る。 【解決手段】 第１層目のグリーンシート３にビア５を
形成する。この後、第１層目のグリーンシート３の表面
に導体ランド６を形成し、裏面に配線７を形成する。ま
た、第２層目のセラミックのグリーンシートには、第１
層目のグリーンシート３のビアよりもピッチの大きいビ
アを形成する。但し、この第２層目のセラミックのグリ
ーンシートには配線を形成しない。そして、第１層目の
グリーンシート３、および第２層目以降のグリーンシー
トを積層し、焼成してセラミック積層基板を得る。この
ように、第１層目のグリーンシート３の裏面に配線７を
形成し、第２層目のビアのピッチを大きくすることによ
り、グリーンシートの積層ズレの影響をなくし、ビア同
士の短絡をなくすことができる。
ビアを狭ピッチ化してもビア同士の短絡がないようにす
る。 【解決手段】 第１層目のグリーンシート３にビア５を
形成する。この後、第１層目のグリーンシート３の表面
に導体ランド６を形成し、裏面に配線７を形成する。ま
た、第２層目のセラミックのグリーンシートには、第１
層目のグリーンシート３のビアよりもピッチの大きいビ
アを形成する。但し、この第２層目のセラミックのグリ
ーンシートには配線を形成しない。そして、第１層目の
グリーンシート３、および第２層目以降のグリーンシー
トを積層し、焼成してセラミック積層基板を得る。この
ように、第１層目のグリーンシート３の裏面に配線７を
形成し、第２層目のビアのピッチを大きくすることによ
り、グリーンシートの積層ズレの影響をなくし、ビア同
士の短絡をなくすことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、セラミックのグリ
ーンシートを積層し、焼成してなるセラミック積層基板
の製造方法に関する。
ーンシートを積層し、焼成してなるセラミック積層基板
の製造方法に関する。
【０００２】
【従来の技術】従来のセラミック積層基板の製造方法の
概略を説明する。図１０（ａ）において、第１層目のセ
ラミックのグリーンシート１０１にビアホールを形成
し、このビアホール内に導体を充填して、ビア１０２を
形成する。そして、ビア１０２上に配線１０３を形成
し、グリーンシート１０１をプレスして、第１層目のグ
リーンシート１０１を完成させる。同様に、第２層目の
グリーンシート１１１に対しても、ビアホールを形成
し、このビアホール内に導体を充填して、ビア１１２を
形成し、ビア１１２上に配線１１３を形成した後、プレ
スして、第２層目のグリーンシート１１１を完成させ
る。第３層目のグリーンシート以降も同様にして形成す
る。
概略を説明する。図１０（ａ）において、第１層目のセ
ラミックのグリーンシート１０１にビアホールを形成
し、このビアホール内に導体を充填して、ビア１０２を
形成する。そして、ビア１０２上に配線１０３を形成
し、グリーンシート１０１をプレスして、第１層目のグ
リーンシート１０１を完成させる。同様に、第２層目の
グリーンシート１１１に対しても、ビアホールを形成
し、このビアホール内に導体を充填して、ビア１１２を
形成し、ビア１１２上に配線１１３を形成した後、プレ
スして、第２層目のグリーンシート１１１を完成させ
る。第３層目のグリーンシート以降も同様にして形成す
る。
【０００３】そして、図１０（ｂ）に示すように、第１
層から最下層までのグリーンシートを熱圧着にて積層す
る。この積層後、焼成して、セラミック積層基板を得
る。なお、第１層目のセラミック基板の表面に形成され
た配線１０３は、半導体チップの電極端子と電気的に接
続される導体ランドとなる。
層から最下層までのグリーンシートを熱圧着にて積層す
る。この積層後、焼成して、セラミック積層基板を得
る。なお、第１層目のセラミック基板の表面に形成され
た配線１０３は、半導体チップの電極端子と電気的に接
続される導体ランドとなる。
【０００４】
【発明が解決しようとする課題】上記した製造方法にお
いては、ビア上に配線を形成するときに配線ズレが発生
する（図１０（ａ）に示す第２層目のグリーンシート１
１１上の配線１１３参照）。また、図１０（ｂ）に示す
ように、グリーンシート１０１、１１１、…を積層する
ときに積層ズレが発生する。前者は画像認識機能のある
印刷機を用いても最大２５μｍ（寸法は基板焼成後の値
であり、以後も同様とする）、後者はガイドピンによる
位置合わせ方法で最大１００μｍ程度発生する。
いては、ビア上に配線を形成するときに配線ズレが発生
する（図１０（ａ）に示す第２層目のグリーンシート１
１１上の配線１１３参照）。また、図１０（ｂ）に示す
ように、グリーンシート１０１、１１１、…を積層する
ときに積層ズレが発生する。前者は画像認識機能のある
印刷機を用いても最大２５μｍ（寸法は基板焼成後の値
であり、以後も同様とする）、後者はガイドピンによる
位置合わせ方法で最大１００μｍ程度発生する。
【０００５】そこで、従来では、そのような配線ズレお
よび積層ズレを考慮して、ビア上の配線およびビアのピ
ッチを設定している。例えば、ビアの径を１００μｍと
すると、そのビア上の配線および下層のグリーンシート
上の配線は、上述した配線ズレを考慮して、少なくとも
１５０μｍの幅が必要である。また、第１層目のグリー
ンシートの隣り合うビアと接続する第２層目のグリーン
シート上の配線の間隔を、絶縁性を考慮して５０μｍ確
保しようとすると、少なくとも第１層目のビアのピッチ
は３００μｍ（＝配線幅１５０μｍ＋ビアの径１００μ
ｍ×（１／２）×２＋配線間隔５０μｍ）が必要にな
る。
よび積層ズレを考慮して、ビア上の配線およびビアのピ
ッチを設定している。例えば、ビアの径を１００μｍと
すると、そのビア上の配線および下層のグリーンシート
上の配線は、上述した配線ズレを考慮して、少なくとも
１５０μｍの幅が必要である。また、第１層目のグリー
ンシートの隣り合うビアと接続する第２層目のグリーン
シート上の配線の間隔を、絶縁性を考慮して５０μｍ確
保しようとすると、少なくとも第１層目のビアのピッチ
は３００μｍ（＝配線幅１５０μｍ＋ビアの径１００μ
ｍ×（１／２）×２＋配線間隔５０μｍ）が必要にな
る。
【０００６】しかしながら、セラミック積層基板に実装
される半導体チップの電極ピッチが年々小さくなってき
ているため、第１層目のグリーンシートに形成されるビ
アのピッチを小さくする、すなわち狭ピッチ化する必要
がある。特にフリップチップＩＣを接続する場合には、
フリップチップＩＣの電極と同位置にビアを形成する必
要があり、例えば、２５０μｍ、将来的には１４０μｍ
ピッチのビアが要求される。このため、上記したような
製造方法を用いると、配線ズレおよび積層ズレの影響に
より、図１０（ｂ）に示すように、ビア同士が短絡して
しまうという問題が生じる。
される半導体チップの電極ピッチが年々小さくなってき
ているため、第１層目のグリーンシートに形成されるビ
アのピッチを小さくする、すなわち狭ピッチ化する必要
がある。特にフリップチップＩＣを接続する場合には、
フリップチップＩＣの電極と同位置にビアを形成する必
要があり、例えば、２５０μｍ、将来的には１４０μｍ
ピッチのビアが要求される。このため、上記したような
製造方法を用いると、配線ズレおよび積層ズレの影響に
より、図１０（ｂ）に示すように、ビア同士が短絡して
しまうという問題が生じる。
【０００７】本考案は上記問題に鑑みたもので、上記し
た積層ズレの影響をなくし、ビアを狭ピッチ化してもビ
ア同士が短絡しないようにすることを目的とする。
た積層ズレの影響をなくし、ビアを狭ピッチ化してもビ
ア同士が短絡しないようにすることを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、第１層目のグリ
ーンシートの表面に導体ランドを形成し、第１層目のグ
リーンシートの裏面に配線を形成するようにしたことを
特徴としている。従って、導体ランドと配線に対してグ
リーンシートの積層ズレの影響をなくすことができ、第
１層目のグリーンシートに形成されたビアを狭ピッチ化
してもそのビア同士が配線により短絡するのを防ぐこと
ができる。
め、請求項１に記載の発明においては、第１層目のグリ
ーンシートの表面に導体ランドを形成し、第１層目のグ
リーンシートの裏面に配線を形成するようにしたことを
特徴としている。従って、導体ランドと配線に対してグ
リーンシートの積層ズレの影響をなくすことができ、第
１層目のグリーンシートに形成されたビアを狭ピッチ化
してもそのビア同士が配線により短絡するのを防ぐこと
ができる。
【０００９】また、請求項２に記載の発明においては、
第２層目のグリーンシートに形成されたビアのピッチ
を、第１層目のグリーンシートに形成されたビアのピッ
チよりも大きくしている。従って、第１層目の隣り合う
ビアと接続する配線間の距離を大きくとることができ
る。この場合、請求項３に記載の発明のように、第１層
目のグリーンシートの裏面に形成する配線、第１層目の
グリーンシートに形成されたビアに対し放射線状に広が
る形にして、第２層目のグリーンシートに形成されたビ
アのピッチを大きくすることができる。
第２層目のグリーンシートに形成されたビアのピッチ
を、第１層目のグリーンシートに形成されたビアのピッ
チよりも大きくしている。従って、第１層目の隣り合う
ビアと接続する配線間の距離を大きくとることができ
る。この場合、請求項３に記載の発明のように、第１層
目のグリーンシートの裏面に形成する配線、第１層目の
グリーンシートに形成されたビアに対し放射線状に広が
る形にして、第２層目のグリーンシートに形成されたビ
アのピッチを大きくすることができる。
【００１０】なお、グリーンシートの積層数は、２つで
あっても、また後述する実施形態に示すようにそれより
多くてもよい。
あっても、また後述する実施形態に示すようにそれより
多くてもよい。
【００１１】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に、第１層目のグリーンシート
を製造する工程を示す。まず、図１（ａ）に示すよう
に、アルミナを主な材料とするグリーンシート３を、ス
テンレス製のガイド１に粘着テープ２にて固定する。そ
して、図１（ｂ）に示すように、グリーンシート３に、
１００μｍ径のビアホール４をパンチングにて形成す
る。次に、図１（ｃ）に示すように、モリブデン（Ｍ
ｏ）あるいはタングステン（Ｗ）あるいはそれらの混合
材料（Ｍｏ−Ｗ）を主な材料とする導体材料を圧入充填
し、ビア５を形成する。
について説明する。図１に、第１層目のグリーンシート
を製造する工程を示す。まず、図１（ａ）に示すよう
に、アルミナを主な材料とするグリーンシート３を、ス
テンレス製のガイド１に粘着テープ２にて固定する。そ
して、図１（ｂ）に示すように、グリーンシート３に、
１００μｍ径のビアホール４をパンチングにて形成す
る。次に、図１（ｃ）に示すように、モリブデン（Ｍ
ｏ）あるいはタングステン（Ｗ）あるいはそれらの混合
材料（Ｍｏ−Ｗ）を主な材料とする導体材料を圧入充填
し、ビア５を形成する。
【００１２】そして、図１（ｄ）に示すように、グリー
ンシート３の表面に、モリブデン（Ｍｏ）あるいはタン
グステン（Ｗ）あるいはそれらの混合材料（Ｍｏ−Ｗ）
を主な材料とする配線６を印刷にて形成する。このと
き、配線６は、図２に示すように、ビア５上にランド状
に形成され、半導体チップの電極端子と電気的に接続さ
れる導体ランドとなる。
ンシート３の表面に、モリブデン（Ｍｏ）あるいはタン
グステン（Ｗ）あるいはそれらの混合材料（Ｍｏ−Ｗ）
を主な材料とする配線６を印刷にて形成する。このと
き、配線６は、図２に示すように、ビア５上にランド状
に形成され、半導体チップの電極端子と電気的に接続さ
れる導体ランドとなる。
【００１３】次に、図１（ｅ）に示すように、グリーン
シート３の裏面に、モリブデン（Ｍｏ）あるいはタング
ステン（Ｗ）あるいはそれらの混合材料（Ｍｏ−Ｗ）を
主な材料とする配線７を印刷にて形成する。この配線７
は、図３に示すように、ビア５から放射線状に広がる形
でそれぞれ形成される。なお、配線６、７は、直径１０
０μｍのビアに対し２５μｍの配線ズレを考慮して１５
０μｍの幅とし、それぞれビア５とオーバーラップさせ
る。
シート３の裏面に、モリブデン（Ｍｏ）あるいはタング
ステン（Ｗ）あるいはそれらの混合材料（Ｍｏ−Ｗ）を
主な材料とする配線７を印刷にて形成する。この配線７
は、図３に示すように、ビア５から放射線状に広がる形
でそれぞれ形成される。なお、配線６、７は、直径１０
０μｍのビアに対し２５μｍの配線ズレを考慮して１５
０μｍの幅とし、それぞれビア５とオーバーラップさせ
る。
【００１４】次に、図１（ｆ）の工程にてグリーンシー
ト３をプレスする。このプレスによって、グリーンシー
ト３に配線６、７が埋没し、配線６、７はプレスされた
側が埋没した方より平らになる。すなわち、配線６、７
は、図４（ａ）に示すプレス前の状態から、プレス後
に、図４（ｂ）に示す状態に変化する。このプレスを行
うことによって、後工程で積層したときに、配線６、７
の周辺部にポア（気泡）ができにくくなる。
ト３をプレスする。このプレスによって、グリーンシー
ト３に配線６、７が埋没し、配線６、７はプレスされた
側が埋没した方より平らになる。すなわち、配線６、７
は、図４（ａ）に示すプレス前の状態から、プレス後
に、図４（ｂ）に示す状態に変化する。このプレスを行
うことによって、後工程で積層したときに、配線６、７
の周辺部にポア（気泡）ができにくくなる。
【００１５】このようにして、第１層目のグリーンシー
トを完成させる。次に、第２層目のグリーンシートの製
造について説明する。この場合、第１層目のグリーンシ
ート３と同様、図５（ａ）、（ｂ）、（ｃ）に示す工程
にて、グリーンシート１３をガイド１１に粘着テープ１
２にて固定し、１００μｍ径のビアホール１４をパンチ
ングにて形成し、導体材料をビアホール１４に圧入充填
して、ビア１５を形成する。この第２層のグリーンシー
トにおいては、ビア１５の形成までを行い、配線は形成
しない。
トを完成させる。次に、第２層目のグリーンシートの製
造について説明する。この場合、第１層目のグリーンシ
ート３と同様、図５（ａ）、（ｂ）、（ｃ）に示す工程
にて、グリーンシート１３をガイド１１に粘着テープ１
２にて固定し、１００μｍ径のビアホール１４をパンチ
ングにて形成し、導体材料をビアホール１４に圧入充填
して、ビア１５を形成する。この第２層のグリーンシー
トにおいては、ビア１５の形成までを行い、配線は形成
しない。
【００１６】図６に、第２層目のグリーンシートに形成
されたビア１５の平面パターンを示す。図から分かるよ
うに、ビア１５のピッチは、第１層目のグリーンシート
３に形成されたビア５のピッチより大きくなっている。
この後、第３層目、第４層目のグリーンシートを製造す
る。この場合、図７（ａ）、（ｂ）、（ｃ）に示す工程
にて、第１層目、第２層目と同様に、グリーンシート２
３をガイド２１に粘着テープ２２にて固定し、グリーン
シート２３に１００μｍ径のビアホール２４を形成し、
導体材料をビアホール２４に圧入充填して、ビア２５を
形成する。この後、図７（ｄ）の工程にてグリーンシー
ト２３の表面に配線２６を形成し、図７（ｅ）の工程に
てグリーンシート２３をプレスする。このようにして、
第３層目、第４層目のグリーンシートを完成させる。
されたビア１５の平面パターンを示す。図から分かるよ
うに、ビア１５のピッチは、第１層目のグリーンシート
３に形成されたビア５のピッチより大きくなっている。
この後、第３層目、第４層目のグリーンシートを製造す
る。この場合、図７（ａ）、（ｂ）、（ｃ）に示す工程
にて、第１層目、第２層目と同様に、グリーンシート２
３をガイド２１に粘着テープ２２にて固定し、グリーン
シート２３に１００μｍ径のビアホール２４を形成し、
導体材料をビアホール２４に圧入充填して、ビア２５を
形成する。この後、図７（ｄ）の工程にてグリーンシー
ト２３の表面に配線２６を形成し、図７（ｅ）の工程に
てグリーンシート２３をプレスする。このようにして、
第３層目、第４層目のグリーンシートを完成させる。
【００１７】この後、第５層（最下層）のグリーンシー
トを製造する場合には、第３層目、第４層目と同様にし
てグリーンシートの表面に配線を形成した後、第１層目
と同様、裏面にも配線を形成する。なお、上述した第２
層目以降において、グリーンシートの材料、ビアホール
の充填材料、配線の材料は第１層目のものと同じであ
る。
トを製造する場合には、第３層目、第４層目と同様にし
てグリーンシートの表面に配線を形成した後、第１層目
と同様、裏面にも配線を形成する。なお、上述した第２
層目以降において、グリーンシートの材料、ビアホール
の充填材料、配線の材料は第１層目のものと同じであ
る。
【００１８】このようにして第１層から第５層までのグ
リーンシートを得た後、図８に示すように、第１層から
最下層まで、熱圧着にて積層する。なお、各グリーンシ
ートを固定するガイド１、１１、２１、…には、それぞ
れ穴が形成されており、ガイドピン８を貫通させること
で、それらの位置決めを行っている。熱圧着後、グリー
ンシートを切断してガイドから切り放し、高温（約１３
００〜１７００℃）で焼成して、図９に示すセラミック
積層基板を得る。
リーンシートを得た後、図８に示すように、第１層から
最下層まで、熱圧着にて積層する。なお、各グリーンシ
ートを固定するガイド１、１１、２１、…には、それぞ
れ穴が形成されており、ガイドピン８を貫通させること
で、それらの位置決めを行っている。熱圧着後、グリー
ンシートを切断してガイドから切り放し、高温（約１３
００〜１７００℃）で焼成して、図９に示すセラミック
積層基板を得る。
【００１９】このようにして製造されたセラミック積層
基板上に半導体チップを実装する場合には、導体ランド
６に半導体チップの電極をはんだ付け、あるいはワイヤ
ーボンディングにて電気的に接続する。但し、導体ラン
ド６の材料がモリブデン（Ｍｏ）あるいはタングステン
（Ｗ）あるいはそれらの混合材料（Ｍｏ−Ｗ）ではんだ
濡れ性に乏しいため、導体ランド６上に、ニッケル、
銅、金などのめっきや厚膜導体を形成する。
基板上に半導体チップを実装する場合には、導体ランド
６に半導体チップの電極をはんだ付け、あるいはワイヤ
ーボンディングにて電気的に接続する。但し、導体ラン
ド６の材料がモリブデン（Ｍｏ）あるいはタングステン
（Ｗ）あるいはそれらの混合材料（Ｍｏ−Ｗ）ではんだ
濡れ性に乏しいため、導体ランド６上に、ニッケル、
銅、金などのめっきや厚膜導体を形成する。
【００２０】上記した製造方法によれば、第１層のグリ
ーンシート３の表面に導体ランド６を形成し、裏面に配
線７を形成しているから、導体ランド６と配線７の形成
において第１層と第２層のグリーンシート３、１３間の
積層ズレの影響がなくなり、積層ズレの発生分（最大１
００μｍ）だけ、第１層のグリーンシート３におけるビ
ア５の最小ピッチを低減することができる。従って、従
来３００μｍ必要であったビアのピッチを２００μｍに
することができる。なお、ビア５のピッチをさらに低減
するときは、ビア５の径を小さくして対応できる。例え
ば、直径５０μｍのビアホールとして、配線幅を９０μ
ｍにすれば、ピッチは１４０μｍを達成できる。
ーンシート３の表面に導体ランド６を形成し、裏面に配
線７を形成しているから、導体ランド６と配線７の形成
において第１層と第２層のグリーンシート３、１３間の
積層ズレの影響がなくなり、積層ズレの発生分（最大１
００μｍ）だけ、第１層のグリーンシート３におけるビ
ア５の最小ピッチを低減することができる。従って、従
来３００μｍ必要であったビアのピッチを２００μｍに
することができる。なお、ビア５のピッチをさらに低減
するときは、ビア５の径を小さくして対応できる。例え
ば、直径５０μｍのビアホールとして、配線幅を９０μ
ｍにすれば、ピッチは１４０μｍを達成できる。
【００２１】また、グリーンシート３の裏面に形成する
配線７をビア５に対して放射線状に広がる形で形成し、
第２層目のグリーンシート１３に形成されたビア１５の
ピッチを、第１層目のグリーンシート３に形成されたビ
ア５のピッチよりも大きくしているから、第１層目のグ
リーンシート３に形成された隣り合うビアと接続する配
線間の距離を最大限に確保することができる。
配線７をビア５に対して放射線状に広がる形で形成し、
第２層目のグリーンシート１３に形成されたビア１５の
ピッチを、第１層目のグリーンシート３に形成されたビ
ア５のピッチよりも大きくしているから、第１層目のグ
リーンシート３に形成された隣り合うビアと接続する配
線間の距離を最大限に確保することができる。
【００２２】従って、上記した製造方法を用いれば、第
１層目のグリーンシート３に形成されたビア５を狭ピッ
チ化した場合でも配線によりビア同士が短絡してしまう
のを防止することができる。なお、上記実施形態ではグ
リーンシートがアルミナを主成分とするものを示した
が、ガラスセラミックを主成分とするものを用いてもよ
い。この場合、配線材料として銀あるいは金を主とする
材料を用いるため、導体ランド上に金属めっきを行うこ
となく、直接、半導体チップの電極に対しはんだ付け、
あるいはワイヤーボンディングを行う。また、ガラスセ
ラミックを主成分とした場合には、８００℃〜１０００
℃程度で焼成を行う。
１層目のグリーンシート３に形成されたビア５を狭ピッ
チ化した場合でも配線によりビア同士が短絡してしまう
のを防止することができる。なお、上記実施形態ではグ
リーンシートがアルミナを主成分とするものを示した
が、ガラスセラミックを主成分とするものを用いてもよ
い。この場合、配線材料として銀あるいは金を主とする
材料を用いるため、導体ランド上に金属めっきを行うこ
となく、直接、半導体チップの電極に対しはんだ付け、
あるいはワイヤーボンディングを行う。また、ガラスセ
ラミックを主成分とした場合には、８００℃〜１０００
℃程度で焼成を行う。
【図面の簡単な説明】
【図１】本発明の一実施形態において、第１層目のグリ
ーンシートを製造する工程を示す図である。
ーンシートを製造する工程を示す図である。
【図２】図１中の工程にて第１層目のグリーンシートの
表面に形成された配線６の平面パターンを示す図であ
る。
表面に形成された配線６の平面パターンを示す図であ
る。
【図３】図１中の工程にて第１層目のグリーンシートの
裏面に形成された配線７の平面パターンを示す図であ
る。
裏面に形成された配線７の平面パターンを示す図であ
る。
【図４】図１中のプレス工程にて第１層目のグリーンシ
ートに配線が埋没しその形状が変化する状態を示す図で
ある。
ートに配線が埋没しその形状が変化する状態を示す図で
ある。
【図５】本発明の一実施形態において、第２層目のグリ
ーンシートを製造する工程を示す図である。
ーンシートを製造する工程を示す図である。
【図６】図５中の工程にて第２層目のグリーンシートに
形成されたビアの平面パターンを示す図である。
形成されたビアの平面パターンを示す図である。
【図７】本発明の一実施形態において、第３層目、第４
層目のグリーンシートを製造する工程を示す図である。
層目のグリーンシートを製造する工程を示す図である。
【図８】本発明の一実施形態において、第１層から最下
層までのグリーンシートを熱圧着にて積層した状態を示
す図である。
層までのグリーンシートを熱圧着にて積層した状態を示
す図である。
【図９】本発明の一実施形態において、第１層から最下
層までのグリーンシートを積層後、焼成して形成したセ
ラミック積層基板を示す図である。
層までのグリーンシートを積層後、焼成して形成したセ
ラミック積層基板を示す図である。
【図１０】従来のセラミック積層基板の製造方法および
その問題点を説明するための図である。
その問題点を説明するための図である。
３、１３、２３…グリーンシート、４、１４、２４…ビ
アホール、５、１５、２５…ビア、６…導体ランドをな
す配線、７、２６…配線。
アホール、５、１５、２５…ビア、６…導体ランドをな
す配線、７、２６…配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 23/12 Ｑ (72)発明者 長坂 崇 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 合原 憲一 鹿児島県国分市山下町１番１号 京セラ株 式会社鹿児島国分工場内 (72)発明者 山崎 高志 鹿児島県国分市山下町１番１号 京セラ株 式会社鹿児島国分工場内 (72)発明者 下城 義秋 鹿児島県国分市山下町１番１号 京セラ株 式会社鹿児島国分工場内
Claims (3)
- 【請求項１】 第１層目のセラミックのグリーンシート
（３）にビアホール（４）を形成し、このビアホール
（４）内に導体を充填して、ビア（５）を形成する工程
と、 前記第１層目のグリーンシート（３）の表面に、半導体
チップの電極端子と電気的に接続される導体ランド
（６）を前記ビア（５）上に形成し、前記第１層目のグ
リーンシート（３）の裏面に、前記ビア（５）を介して
前記導体ランド（６）と電気接続される配線（７）を形
成する工程と、 第２層目のセラミックのグリーンシート（１３）にビア
ホール（１４）を形成し、このビアホール（１４）内に
導体を充填して、ビア（１５）を形成する工程と、 前記第１層目のグリーンシート（３）の裏面に形成され
た配線（７）が前記第２層目のグリーンシート（１３）
に形成されたビア（１５）に接触するように、前記第１
層目のグリーンシート（３）と前記第２層目のグリーン
シート（１３）を積層して焼成する工程とを有すること
を特徴とするセラミック積層基板の製造方法。 - 【請求項２】 前記第２層目のグリーンシート（１３）
に形成されたビア（１５）のピッチを、前記第１層目の
グリーンシート（３）に形成されたビア（５）のピッチ
よりも大きくすることを特徴とする請求項１に記載のセ
ラミック積層基板の製造方法。 - 【請求項３】 前記第１層目のグリーンシート（３）の
裏面に形成する前記配線（７）を、前記第１層目のグリ
ーンシート（３）に形成されたビア（５）に対し放射線
状に広がる形に形成することを特徴とする請求項２に記
載のセラミック積層基板の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00701997A JP3451868B2 (ja) | 1997-01-17 | 1997-01-17 | セラミック積層基板の製造方法 |
| DE19756569A DE19756569B4 (de) | 1997-01-17 | 1997-12-18 | Verfahren zum Herstellen eines geschichteten Keramiksubstrats |
| US09/004,924 US6048424A (en) | 1997-01-17 | 1998-01-09 | Method for manufacturing ceramic laminated substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00701997A JP3451868B2 (ja) | 1997-01-17 | 1997-01-17 | セラミック積層基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209320A true JPH10209320A (ja) | 1998-08-07 |
| JP3451868B2 JP3451868B2 (ja) | 2003-09-29 |
Family
ID=11654337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00701997A Expired - Lifetime JP3451868B2 (ja) | 1997-01-17 | 1997-01-17 | セラミック積層基板の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6048424A (ja) |
| JP (1) | JP3451868B2 (ja) |
| DE (1) | DE19756569B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007007451A1 (ja) * | 2005-07-12 | 2007-01-18 | Murata Manufacturing Co., Ltd. | 多層配線基板及びその製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005011883A (ja) * | 2003-06-17 | 2005-01-13 | Shinko Electric Ind Co Ltd | 配線基板、半導体装置および配線基板の製造方法 |
| JP4151846B2 (ja) * | 2004-03-03 | 2008-09-17 | Ｔｄｋ株式会社 | 積層セラミック電子部品、回路基板等、および当該部品、基板等の製造に供せられるセラミックグリーンシートの製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2306236C2 (de) * | 1973-02-08 | 1982-11-25 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur Herstellung von Schichtschaltungen mit leitenden Schichten auf beiden Seiten eines Keramiksubstrates |
| JPS6014494A (ja) * | 1983-07-04 | 1985-01-25 | 株式会社日立製作所 | セラミツク多層配線基板およびその製造方法 |
| JPH0714105B2 (ja) * | 1986-05-19 | 1995-02-15 | 日本電装株式会社 | 混成集積回路基板及びその製造方法 |
| JPH0719964B2 (ja) * | 1990-08-08 | 1995-03-06 | 日本電気株式会社 | 銀系配線セラミック基板 |
| JPH05243330A (ja) * | 1992-02-28 | 1993-09-21 | Nippondenso Co Ltd | 多層配線基板とフリップチップｉｃの接続構造 |
| DE69300506T2 (de) * | 1992-04-06 | 1996-04-04 | Nec Corp | Herstellungsverfahren von mehrlagigen keramischen Substraten. |
| US5456778A (en) * | 1992-08-21 | 1995-10-10 | Sumitomo Metal Ceramics Inc. | Method of fabricating ceramic circuit substrate |
| DE4233403C2 (de) * | 1992-10-05 | 2003-08-28 | Bosch Gmbh Robert | Verfahren zur Herstellung von Mehrlagen-Hybriden |
| JP3237258B2 (ja) * | 1993-01-22 | 2001-12-10 | 株式会社デンソー | セラミック多層配線基板 |
| US5554806A (en) * | 1994-06-15 | 1996-09-10 | Nippondenso Co., Ltd. | Physical-quantity detecting device |
| US5601672A (en) * | 1994-11-01 | 1997-02-11 | International Business Machines Corporation | Method for making ceramic substrates from thin and thick ceramic greensheets |
| US5757611A (en) * | 1996-04-12 | 1998-05-26 | Norhtrop Grumman Corporation | Electronic package having buried passive components |
-
1997
- 1997-01-17 JP JP00701997A patent/JP3451868B2/ja not_active Expired - Lifetime
- 1997-12-18 DE DE19756569A patent/DE19756569B4/de not_active Expired - Fee Related
-
1998
- 1998-01-09 US US09/004,924 patent/US6048424A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007007451A1 (ja) * | 2005-07-12 | 2007-01-18 | Murata Manufacturing Co., Ltd. | 多層配線基板及びその製造方法 |
| JPWO2007007451A1 (ja) * | 2005-07-12 | 2009-01-29 | 株式会社村田製作所 | 多層配線基板及びその製造方法 |
| JP2011009786A (ja) * | 2005-07-12 | 2011-01-13 | Murata Mfg Co Ltd | 多層配線基板及びその製造方法 |
| JP4748161B2 (ja) * | 2005-07-12 | 2011-08-17 | 株式会社村田製作所 | 多層配線基板及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3451868B2 (ja) | 2003-09-29 |
| DE19756569B4 (de) | 2006-07-06 |
| US6048424A (en) | 2000-04-11 |
| DE19756569A1 (de) | 1998-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6760227B2 (en) | Multilayer ceramic electronic component and manufacturing method thereof | |
| JP2004095799A (ja) | 半導体装置およびその製造方法 | |
| JP2001326459A (ja) | 配線回路基板とその製造方法 | |
| JP2001111189A (ja) | 配線回路基板とその製造方法 | |
| US9021690B2 (en) | Method of manufacturing printed circuit board having buried solder bump | |
| EP2927702A1 (en) | Semiconductor device with removable wiring board portion for evaluation and corresponding method of manufacturing | |
| TW200304346A (en) | Wiring board and method for producing the same | |
| JPH10270819A (ja) | 表面実装用電子部品とその製造方法 | |
| JP2606110B2 (ja) | 多層基板およびその製造方法 | |
| JP2014207347A (ja) | セラミック多層配線基板およびこれを備えるモジュール | |
| JPH0922963A (ja) | 半導体回路素子搭載基板フレームの製造方法 | |
| KR100346899B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP4107932B2 (ja) | 電子部品実装装置の製造方法 | |
| JP2631665B2 (ja) | 積層半導体装置の製造方法 | |
| JPH10209320A (ja) | セラミック積層基板の製造方法 | |
| JPH11340609A (ja) | プリント配線板、および単位配線板の製造方法 | |
| JP2873645B2 (ja) | セラミック多層配線基板の製造方法 | |
| CN101911271B (zh) | 电子部件 | |
| JP2007335653A (ja) | 回路基板の製造方法、及びその回路基板、並びにその回路基板を使用した回路モジュール | |
| CN212542424U (zh) | 半导体器件 | |
| JP4022100B2 (ja) | 電子部品装置の製造方法 | |
| KR100821596B1 (ko) | 다층 배선 기판 및 다층 배선 기판을 이용한 반도체 장치 | |
| JP3263863B2 (ja) | ハイブリッドｉｃ用基板とこれを用いたハイブリッドｉｃの製造方法 | |
| JP3269506B2 (ja) | 半導体装置 | |
| JPH03133136A (ja) | 集積回路用パッケージの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090718 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100718 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120718 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120718 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130718 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |