JP2631665B2 - 積層半導体装置の製造方法 - Google Patents
積層半導体装置の製造方法Info
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- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/701—Tape-automated bond [TAB] connectors
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置の製造方法に関し、詳しく
は、フレキシブルな絶縁フィルムをベースとした、いわ
ゆるテープキャリア方式（TAB方式）により半導体を組
立てる半導体装置の製造方法において、接続不良等が発
生し難く、生産効率がよい制造方法に関する。
は、フレキシブルな絶縁フィルムをベースとした、いわ
ゆるテープキャリア方式（TAB方式）により半導体を組
立てる半導体装置の製造方法において、接続不良等が発
生し難く、生産効率がよい制造方法に関する。
［従来の技術］ ROM、RAM等の半導体メモリで構成される従来の半導体
装置は、メモリ容量を増加させる場合、複数個のメモリ
チップを搭載することになるが、このとき複数個のメモ
リチップ同士は、チップセレクト端子以外はすべて各々
対応する信号端子に共通に接続される。
装置は、メモリ容量を増加させる場合、複数個のメモリ
チップを搭載することになるが、このとき複数個のメモ
リチップ同士は、チップセレクト端子以外はすべて各々
対応する信号端子に共通に接続される。
そこで、メモリ容量が大きくなるにつれて基板上のメ
モリIC占有率が大きくなり、小型化が困難となる上に、
配線パターンも複雑となってくる。そこで、同一の占有
エリアでメモリ容量を増加させるためにメモリチップを
積層する多段実装が行われる。
モリIC占有率が大きくなり、小型化が困難となる上に、
配線パターンも複雑となってくる。そこで、同一の占有
エリアでメモリ容量を増加させるためにメモリチップを
積層する多段実装が行われる。
TAB方式のメモリICを用いて多段実装する方法として
は、例えば、第６図のようなプロセスを経て行われる。
すなわち、テープキャリアされたメモリICをステップ10
0でパンチング・フォーミングして、余分なチップセレ
クト端子（CS端子）を切断する。これと並行してステッ
プ101でも、同様にテープキャリアされたメモリICをパ
ンチング・フォーミングして、余分なCS端子を切断す
る。このようにして複数のメモリIC素子をあらかじめ切
出しておく。
は、例えば、第６図のようなプロセスを経て行われる。
すなわち、テープキャリアされたメモリICをステップ10
0でパンチング・フォーミングして、余分なチップセレ
クト端子（CS端子）を切断する。これと並行してステッ
プ101でも、同様にテープキャリアされたメモリICをパ
ンチング・フォーミングして、余分なCS端子を切断す
る。このようにして複数のメモリIC素子をあらかじめ切
出しておく。
これらとは別に、ステップ102でプリント基板にクリ
ームはんだ（クリームハンダ）を塗り付けるクリームハ
ンダ印刷を行い、次にステップ103において、先のステ
ップ100で得たメモリICを基板側に持って来て、そのリ
ード端子と基板端子との位置合わせさせをし（位置合わ
せ（１））、ステップ104で基板に搭載する。
ームはんだ（クリームハンダ）を塗り付けるクリームハ
ンダ印刷を行い、次にステップ103において、先のステ
ップ100で得たメモリICを基板側に持って来て、そのリ
ード端子と基板端子との位置合わせさせをし（位置合わ
せ（１））、ステップ104で基板に搭載する。
次のステップ105で、同様に、ステップ101で得たメモ
リICを基板側に持って来て、そのリード端子と基板端子
との位置合わせさせをし（位置合わせ（２））、ステッ
プ106で基板に２つのメモリICを搭載して、ステップ107
でこれら２つのメモリICのリード端子と基板端子とを同
時にはんだ接合して基板上に実装する。
リICを基板側に持って来て、そのリード端子と基板端子
との位置合わせさせをし（位置合わせ（２））、ステッ
プ106で基板に２つのメモリICを搭載して、ステップ107
でこれら２つのメモリICのリード端子と基板端子とを同
時にはんだ接合して基板上に実装する。
このような方法によって、第７図（ａ），（ｂ）に示
す２つのメモリIC15がそれぞれICチップ１を下側とし、
リード端子５を下方にフォーミングして、重ねられ、第
８図に見るように、プリント基板12上に搭載されて、接
合される。なお、２は封止樹脂であり、３はバンプ、４
はサポートテープ、11は基板側に設けられた基板端子、
13は、クリームハンダにより印刷されたはんだ部分であ
って、リード端子５と基板端子11とをはんだ接合してい
る部分である。
す２つのメモリIC15がそれぞれICチップ１を下側とし、
リード端子５を下方にフォーミングして、重ねられ、第
８図に見るように、プリント基板12上に搭載されて、接
合される。なお、２は封止樹脂であり、３はバンプ、４
はサポートテープ、11は基板側に設けられた基板端子、
13は、クリームハンダにより印刷されたはんだ部分であ
って、リード端子５と基板端子11とをはんだ接合してい
る部分である。
このような従来の方法では、第７図、第８図に示され
るように、次のような欠点がある。
るように、次のような欠点がある。
（１）フィルムテープよりメモリICを切離して、その
後、基板端子11とリード端子５の位置合わせを行うが、
複数のメモリICを多段に積層するため、上のメモリICの
リード端子５の位置合わせが困難である。また、リード
端子５は通常35μｍ程度のCu箔で作られているため柔ら
かく、位置合わせ中に曲がることも多い。リフロー等で
基板とメモリICを接合する時には、複数のICを仮止めす
ることが困難であるためリード端子の浮き上がり等が発
生して接続不良が生じる。
後、基板端子11とリード端子５の位置合わせを行うが、
複数のメモリICを多段に積層するため、上のメモリICの
リード端子５の位置合わせが困難である。また、リード
端子５は通常35μｍ程度のCu箔で作られているため柔ら
かく、位置合わせ中に曲がることも多い。リフロー等で
基板とメモリICを接合する時には、複数のICを仮止めす
ることが困難であるためリード端子の浮き上がり等が発
生して接続不良が生じる。
（３）フォーミング形状のばらつきでICを多段にしたと
き、すべてのリード端子にきちんとしたフォーミングが
できず、応力集中の起こるリード端子が生じる。
き、すべてのリード端子にきちんとしたフォーミングが
できず、応力集中の起こるリード端子が生じる。
［発明が解決しようとする問題点］ この発明は、このような従来の半導体装置の製造方法
が持っている位置合わせ上の各種の問題点を解決し、生
産効率がよく、信頼性が高い半導体装置の製造方法を提
供することを目的とする。
が持っている位置合わせ上の各種の問題点を解決し、生
産効率がよく、信頼性が高い半導体装置の製造方法を提
供することを目的とする。
［問題点を解決するための手段］ このような目的を達成するための本発明は、半導体チ
ップを２個以上積層してプリント配線基板の少なくとも
片面上に搭載し、各半導体チップに設けられたリード端
子を積層してプリント基板の端子部に接続する積層半導
体装置の製造方法において、前記半導体チップを２個以
上を積層して、半導体チップのリード端子を積層方向に
位置合わせする工程と、各リード端子どうしを積層した
状態で結合して、半導体チップを１つのブロックにする
工程と、そのブロックを前記プリント基板上に載置し
て、そのプリント基板上に形成されている端子部とブロ
ックの最下部のリード端子とを加熱炉を通すことにより
半田付けする工程とを有していることを特徴とするもの
である。
ップを２個以上積層してプリント配線基板の少なくとも
片面上に搭載し、各半導体チップに設けられたリード端
子を積層してプリント基板の端子部に接続する積層半導
体装置の製造方法において、前記半導体チップを２個以
上を積層して、半導体チップのリード端子を積層方向に
位置合わせする工程と、各リード端子どうしを積層した
状態で結合して、半導体チップを１つのブロックにする
工程と、そのブロックを前記プリント基板上に載置し
て、そのプリント基板上に形成されている端子部とブロ
ックの最下部のリード端子とを加熱炉を通すことにより
半田付けする工程とを有していることを特徴とするもの
である。
［作用］ 本発明は、このようにリード端子どうしを積層した状
態で結合するためリード端子が離れることなく固定され
るから、積層半導体チップを１つのブロック、即ち１つ
の電子部品として取り扱うことができる。そのため、プ
リント基板上の端子との位置合わせがしやすく、そのブ
ロック或いはそのブロックと他の電子部品を共にプリン
ト基板上に載せて加熱炉を通すことにより、自動的に効
率良く半田付けすることができ、生産性の向上が図れ
る。
態で結合するためリード端子が離れることなく固定され
るから、積層半導体チップを１つのブロック、即ち１つ
の電子部品として取り扱うことができる。そのため、プ
リント基板上の端子との位置合わせがしやすく、そのブ
ロック或いはそのブロックと他の電子部品を共にプリン
ト基板上に載せて加熱炉を通すことにより、自動的に効
率良く半田付けすることができ、生産性の向上が図れ
る。
［実施例］ 以下、この発明の一実施例について図面を参照して詳
細に説明する。
細に説明する。
第１図は、この発明による製造方法の一実施例を示す
半導体製造工程のフローチャートであり、第２図
（ａ），（ｂ）は、その製造過程においてテープキャリ
アされるメモリICの断面図、第３図は、テープキャリア
されるメモリICの平面図、第４図は、リード端子枝別れ
部を説明する平面図及びその部分拡大図、第５図は、テ
ープから切出されたメモリICをプリント基板に実装した
場合の断面図である。なお、各図において、同等のもの
は同一の符号で示す。
半導体製造工程のフローチャートであり、第２図
（ａ），（ｂ）は、その製造過程においてテープキャリ
アされるメモリICの断面図、第３図は、テープキャリア
されるメモリICの平面図、第４図は、リード端子枝別れ
部を説明する平面図及びその部分拡大図、第５図は、テ
ープから切出されたメモリICをプリント基板に実装した
場合の断面図である。なお、各図において、同等のもの
は同一の符号で示す。
第２図（ａ）に示すように、メモリIC15を搭載したフ
ィルムテープ6,6を上下２段に所定間隔を置いて配置
し、メモリIC15がこれらフィルムテープ6,6上にある状
態で、第２図（ｂ）に示すように、リード端子５同士を
接合する。
ィルムテープ6,6を上下２段に所定間隔を置いて配置
し、メモリIC15がこれらフィルムテープ6,6上にある状
態で、第２図（ｂ）に示すように、リード端子５同士を
接合する。
フィルムテープ６は、第３図に見るように、スプロケ
ットを介してスプロケットホール14により、例えば±20
μｍ程度の範囲の誤差で正確に送ることができ、２つの
フィルムテープ6,6を第２図（ａ）のように上下２段に
配置した状態で搬送できる。したがって、このように上
下２段に配置されたメモリIC15,15のそれぞれのリード
端子５同士の位置合わせは極めて正確に行える。
ットを介してスプロケットホール14により、例えば±20
μｍ程度の範囲の誤差で正確に送ることができ、２つの
フィルムテープ6,6を第２図（ａ）のように上下２段に
配置した状態で搬送できる。したがって、このように上
下２段に配置されたメモリIC15,15のそれぞれのリード
端子５同士の位置合わせは極めて正確に行える。
そこで、第１図に示すような製造工程を経て、フィル
ムテープ6,6上でリード端子５同士を接合して、その
後、これら対応するリード端子同士が接合された２つの
メモリIC15を同時に切出してプリント基板12上に実装
し、半導体装置を製造するものである。
ムテープ6,6上でリード端子５同士を接合して、その
後、これら対応するリード端子同士が接合された２つの
メモリIC15を同時に切出してプリント基板12上に実装
し、半導体装置を製造するものである。
すなわち、第１図のステップ111でテープキャリア上
のメモリIC15の余分なCS端子を打ち抜き、これとは別
に、ステップ112で同様に別のテープキャリア上のメモ
リIC15の余分なCS端子を打ち抜き、２つのメモリIC15を
搭載したフィルムテープ6,6を、第２図（ａ）に示すよ
うにな上下２段に配列して送る。
のメモリIC15の余分なCS端子を打ち抜き、これとは別
に、ステップ112で同様に別のテープキャリア上のメモ
リIC15の余分なCS端子を打ち抜き、２つのメモリIC15を
搭載したフィルムテープ6,6を、第２図（ａ）に示すよ
うにな上下２段に配列して送る。
そして、ステップ113でフィルムテープ6,6の２つのメ
モリIC15のリード端子同士の位置合わせして、第２図
（ａ）に示すような状態に位置付ける。なお、これは、
このテープキャリアの対象となるメモリIC15を実装した
フィルムテープ6,6を２リール用いて、一つは上に、一
つは下になるようにセットすることで行われる。
モリIC15のリード端子同士の位置合わせして、第２図
（ａ）に示すような状態に位置付ける。なお、これは、
このテープキャリアの対象となるメモリIC15を実装した
フィルムテープ6,6を２リール用いて、一つは上に、一
つは下になるようにセットすることで行われる。
次に、ステップ114で、フィルムテープ6,6の２つのメ
モリIC15の対応するリード端子を接合して１つのブロッ
クとし同図（ｂ）に示す状態にする。位置合わせの後、
上下のリード端子５を接合することになるが、その接合
方法としては、リード端子５の上半分をSnメッキ，下半
分をAuメッキして、これらを分離しておくと、接合時点
でAu−Sn接合が形成される。又は、下のメモリICのリー
ド端子上に印刷によりハンダ層を形成するとPbSn接合と
なる。
モリIC15の対応するリード端子を接合して１つのブロッ
クとし同図（ｂ）に示す状態にする。位置合わせの後、
上下のリード端子５を接合することになるが、その接合
方法としては、リード端子５の上半分をSnメッキ，下半
分をAuメッキして、これらを分離しておくと、接合時点
でAu−Sn接合が形成される。又は、下のメモリICのリー
ド端子上に印刷によりハンダ層を形成するとPbSn接合と
なる。
その後に、パンチング・フォーミング金型でテープよ
り切離して２つの接合されたメモリIC15を一体に切出
す。これとは別に、ステップ116では、プリント基板に
クリームハンダを塗り付けるクリームハンダ印刷を行
う。
り切離して２つの接合されたメモリIC15を一体に切出
す。これとは別に、ステップ116では、プリント基板に
クリームハンダを塗り付けるクリームハンダ印刷を行
う。
次に、ステップ117において、先のステップ115で得
た、対応するリード端子５同士が接合された２つのメモ
リIC15をステップ116における基板側に持って来て、基
板端子11と位置合わせさせをする。そして、ステップ11
8でプリント基板12に搭載して、ステップ119でリフロー
（加熱炉を通すことにより半田付けする）に入り、基板
端子11とリード端子５とをはんだ付けにてボンデイング
して実装する。このようにして、プリント基板12に基板
端子11と位置が合うようにセットしてリフローで接合す
ると、第５図に示すような状態で半導体装置が完成す
る。
た、対応するリード端子５同士が接合された２つのメモ
リIC15をステップ116における基板側に持って来て、基
板端子11と位置合わせさせをする。そして、ステップ11
8でプリント基板12に搭載して、ステップ119でリフロー
（加熱炉を通すことにより半田付けする）に入り、基板
端子11とリード端子５とをはんだ付けにてボンデイング
して実装する。このようにして、プリント基板12に基板
端子11と位置が合うようにセットしてリフローで接合す
ると、第５図に示すような状態で半導体装置が完成す
る。
ところで、ステップ115にあっては、対応するリード
端子５同士が接合された２つのメモリIC15に対してこれ
らのリード端子をパンチング・フォーミングすることに
なるため、リード端子５の厚さは、従来の２倍の70μｍ
程度となり、曲がり等が発生し難くなる利点がある。ま
た、パンチング・フォーミング金型も１種類でよく、ス
テップ119のリフローで基板端子11とリード端子５とを
接合する場合も、あらかじめリード端子５同士が接合さ
れているため、不良が発生し難い。
端子５同士が接合された２つのメモリIC15に対してこれ
らのリード端子をパンチング・フォーミングすることに
なるため、リード端子５の厚さは、従来の２倍の70μｍ
程度となり、曲がり等が発生し難くなる利点がある。ま
た、パンチング・フォーミング金型も１種類でよく、ス
テップ119のリフローで基板端子11とリード端子５とを
接合する場合も、あらかじめリード端子５同士が接合さ
れているため、不良が発生し難い。
また、前記のメモリIC15を実装したフィルムテープ６
は、ポリイミド等のフレキシブルなフィルムテープ上に
Cu箔でパターン・リード端子５を形成しておき、バンプ
（Auバンプ）を形成したメモリのICチップ１とリード端
子５を接合し、接合部を封止樹脂２で覆ったものであ
る。
は、ポリイミド等のフレキシブルなフィルムテープ上に
Cu箔でパターン・リード端子５を形成しておき、バンプ
（Auバンプ）を形成したメモリのICチップ１とリード端
子５を接合し、接合部を封止樹脂２で覆ったものであ
る。
ここで、チップセレクト端子は、第４図及びその拡大
図に示すように、リード端子５の先端が複数に枝別れて
いるリード端子を使用することができる。
図に示すように、リード端子５の先端が複数に枝別れて
いるリード端子を使用することができる。
すなわち、８は、リード端子５のうちのチップセレク
ト端子であって、フィルムテープ6,6に搭載された上下
のメモリIC15のうちのチップセレクト端子８の１つは打
抜き穴９、もう１つは打抜き穴得10の位置でパンチング
を行い、チップセレクト端子８の１本のみを導通状態と
して使用し、他のチップセレクト端子は非導通状態にす
る。このようにすれば、上下に配置された、フィルムテ
ープ６上に実装されたメモリICのチップセレクト端子８
の位置を相違させることができる。その後、第２図
（ａ）に示すように、上のメモリIC15のリード端子５と
下のメモリIC15のリード端子５の位置合わせを行う。こ
のとき、チップセレクト端子８は、前のパンチングによ
りそれぞれのメモリIC15で独立し、相違した位置に位置
付けられる。
ト端子であって、フィルムテープ6,6に搭載された上下
のメモリIC15のうちのチップセレクト端子８の１つは打
抜き穴９、もう１つは打抜き穴得10の位置でパンチング
を行い、チップセレクト端子８の１本のみを導通状態と
して使用し、他のチップセレクト端子は非導通状態にす
る。このようにすれば、上下に配置された、フィルムテ
ープ６上に実装されたメモリICのチップセレクト端子８
の位置を相違させることができる。その後、第２図
（ａ）に示すように、上のメモリIC15のリード端子５と
下のメモリIC15のリード端子５の位置合わせを行う。こ
のとき、チップセレクト端子８は、前のパンチングによ
りそれぞれのメモリIC15で独立し、相違した位置に位置
付けられる。
そこで、メモリIC15は、２段以上に重ねてもチップセ
レクト端子８は、重ねるICチップの数だけ枝別かれさせ
れば済む。
レクト端子８は、重ねるICチップの数だけ枝別かれさせ
れば済む。
また、以上の工程は、２つのフィルムテープ6,6上
で、これらを巻き取りながら連続して行うことができ
る。プリント基板12上に２段に重ねた時の厚さは、２つ
のメモリIC15部分の約0.9mm程度であり、薄型実装とな
る。
で、これらを巻き取りながら連続して行うことができ
る。プリント基板12上に２段に重ねた時の厚さは、２つ
のメモリIC15部分の約0.9mm程度であり、薄型実装とな
る。
以上説明してきたが、実施例では、２つのメモリICの
リード端子をテープ上において、上下で接合している
が、この場合の接合は、仮固定程度であってもよい。ま
た、接合の仕方は、例えば、下側にあるフィルムテープ
６のメモリIC15のリード端子には、クリームハンダを印
刷しておき、はんだは、低融点はんだ等を用い、フィル
ムテープの耐熱温度より低い温度で加熱するようなこと
でもよい。
リード端子をテープ上において、上下で接合している
が、この場合の接合は、仮固定程度であってもよい。ま
た、接合の仕方は、例えば、下側にあるフィルムテープ
６のメモリIC15のリード端子には、クリームハンダを印
刷しておき、はんだは、低融点はんだ等を用い、フィル
ムテープの耐熱温度より低い温度で加熱するようなこと
でもよい。
実施例では、メモリICを中心に説明しているが、この
発明は、メモリICに限定されるものではなく、半導体装
置の製造一般に適用できるものである。
発明は、メモリICに限定されるものではなく、半導体装
置の製造一般に適用できるものである。
［発明の効果］ 以上説明から理解できるように、この発明では、テー
プキャリア方式で実装されたICチップを多段実装する時
に、そのフィルムテープよりICチップを切り離す前に複
数個のICチップの対応するリード端子同士を接続してい
るため、基板との位置合わせがし易く、リード端子に曲
がりが発生し難くなり、リフロー接合時の不良を減少さ
せることができる。
プキャリア方式で実装されたICチップを多段実装する時
に、そのフィルムテープよりICチップを切り離す前に複
数個のICチップの対応するリード端子同士を接続してい
るため、基板との位置合わせがし易く、リード端子に曲
がりが発生し難くなり、リフロー接合時の不良を減少さ
せることができる。
第１図は、この発明による製造方法の一実施例を示す半
導体製造工程のフローチャート、第２図（ａ），（ｂ）
は、その製造過程においてテープキャリアされるメモリ
ICの断面図、第３図は、テープキャリアされるメモリIC
の平面図、第４図は、リード端子枝別れ部を説明する平
面図及びその部分拡大図、第５図は、テープから切出さ
れたメモリICをプリント基板に実装した場合の断面図、
第６図は、従来の製造方法のフローチャート、第７図
は、従来の製造方法のICチップフォーミング形状の断面
図、第８図は、従来の半導体装置のプリント基板実装状
態を示す断面図である。 １……ICチップ、２……封止樹脂、３……バンプ、 ４……サポートテープ、５……リード端子、 ６……ポリイミドテープ、７……リード端子接合部、 ８……チップセレクト端子、９……打抜き穴、 10……打抜き穴、11……基板端子、 12……プリント基板、13……はんだ、 15……メモリIC。
導体製造工程のフローチャート、第２図（ａ），（ｂ）
は、その製造過程においてテープキャリアされるメモリ
ICの断面図、第３図は、テープキャリアされるメモリIC
の平面図、第４図は、リード端子枝別れ部を説明する平
面図及びその部分拡大図、第５図は、テープから切出さ
れたメモリICをプリント基板に実装した場合の断面図、
第６図は、従来の製造方法のフローチャート、第７図
は、従来の製造方法のICチップフォーミング形状の断面
図、第８図は、従来の半導体装置のプリント基板実装状
態を示す断面図である。 １……ICチップ、２……封止樹脂、３……バンプ、 ４……サポートテープ、５……リード端子、 ６……ポリイミドテープ、７……リード端子接合部、 ８……チップセレクト端子、９……打抜き穴、 10……打抜き穴、11……基板端子、 12……プリント基板、13……はんだ、 15……メモリIC。
Claims (1)
- 【請求項１】テープキャリア方式で実装された半導体チ
ップを上下方向に多段に実装する積層半導体装置の製造
方法において、前記半導体チップを搭載したテープを上
下に配置し、これら上下のテープに搭載されたそれぞれ
の前記半導体チップの対応するリード端子同士を電気的
に接続して、この対応するリード端子同士が接続された
複数の前記半導体チップを接続された前記リード端子を
介して基板上の接続端子に接合して前記基板上に実装す
ることを特徴とする積層半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62239180A JP2631665B2 (ja) | 1987-09-24 | 1987-09-24 | 積層半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62239180A JP2631665B2 (ja) | 1987-09-24 | 1987-09-24 | 積層半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6481348A JPS6481348A (en) | 1989-03-27 |
| JP2631665B2 true JP2631665B2 (ja) | 1997-07-16 |
Family
ID=17040913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62239180A Expired - Fee Related JP2631665B2 (ja) | 1987-09-24 | 1987-09-24 | 積層半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2631665B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (1)
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| JPS5662351A (en) * | 1979-10-26 | 1981-05-28 | Hitachi Ltd | Semiconductor device for memory |
-
1987
- 1987-09-24 JP JP62239180A patent/JP2631665B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6481348A (en) | 1989-03-27 |
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