JPH10149228A - レジスタ間に配設された組合せブロックを有する回路装置 - Google Patents
レジスタ間に配設された組合せブロックを有する回路装置Info
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- JPH10149228A JPH10149228A JP9261848A JP26184897A JPH10149228A JP H10149228 A JPH10149228 A JP H10149228A JP 9261848 A JP9261848 A JP 9261848A JP 26184897 A JP26184897 A JP 26184897A JP H10149228 A JPH10149228 A JP H10149228A
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- 238000005859 coupling reaction Methods 0.000 description 1
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Abstract
(57)【要約】
【課題】 レジスタ間に配設された組合せブロックを有
する回路装置において、時間特性を改善すること。 【解決手段】 組合せブロックの前に接続された入力レ
ジスタの出力側が解析ユニットと接続され、該解析ユニ
ットは入力レジスタの出力側の値を検査し、組合せブロ
ックの出力値が入力レジスタの出力側の値に相応して存
在しなければならない場合には、組合せブロック後方に
接続された出力レジスタに対して受入れ信号を送出する
ように構成する。
する回路装置において、時間特性を改善すること。 【解決手段】 組合せブロックの前に接続された入力レ
ジスタの出力側が解析ユニットと接続され、該解析ユニ
ットは入力レジスタの出力側の値を検査し、組合せブロ
ックの出力値が入力レジスタの出力側の値に相応して存
在しなければならない場合には、組合せブロック後方に
接続された出力レジスタに対して受入れ信号を送出する
ように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、レジスタ間に配設
された組合せブロックを有する回路装置に関する。
された組合せブロックを有する回路装置に関する。
【０００２】
【従来の技術】同期回路の展開の際には、複数のレジス
タ（以下では入力レジスタＲＧ１，出力レジスタＲＧ２
と称する）間にいわゆる組合せブロックＫＢＬが常に設
けられる（図１及び図２参照）。物理的に起因するセッ
トアップ及びホールド時間を維持するためには、現在で
は３つの基本的な組合せブロックとレジスタを配設する
必要がある。
タ（以下では入力レジスタＲＧ１，出力レジスタＲＧ２
と称する）間にいわゆる組合せブロックＫＢＬが常に設
けられる（図１及び図２参照）。物理的に起因するセッ
トアップ及びホールド時間を維持するためには、現在で
は３つの基本的な組合せブロックとレジスタを配設する
必要がある。
【０００３】＊組合せブロックＫＢＬによる値変更の経
過／遅延時間ＫＢＬ−ＶＺは、セットアップ時間Ｓｅｔ
ｕｐ／ｈｏｌｄ−ＶＺとレジスタＲＧの信号経過時間Ｒ
Ｇ−ＶＺを減じたクロック周期よりも小さい。このこと
は図１に示されている。入力レジスタＲＧ１と出力レジ
スタＲＧ２の間には組合せブロックＫＢＬが接続されて
いる。レジスタＲＧ１とＲＧ２はクロック信号Ｔで制御
される。
過／遅延時間ＫＢＬ−ＶＺは、セットアップ時間Ｓｅｔ
ｕｐ／ｈｏｌｄ−ＶＺとレジスタＲＧの信号経過時間Ｒ
Ｇ−ＶＺを減じたクロック周期よりも小さい。このこと
は図１に示されている。入力レジスタＲＧ１と出力レジ
スタＲＧ２の間には組合せブロックＫＢＬが接続されて
いる。レジスタＲＧ１とＲＧ２はクロック信号Ｔで制御
される。
【０００４】＊組合せブロックＫＢＬによる値変更の経
過時間は係数Ｎだけクロック信号Ｔのクロック周期より
も大きい。しかしながらこの結果は、最初のＮ個のクロ
ック信号の後で組合せブロックＫＢＬ後方のレジスタＲ
Ｇ２の出力側からタップされる。
過時間は係数Ｎだけクロック信号Ｔのクロック周期より
も大きい。しかしながらこの結果は、最初のＮ個のクロ
ック信号の後で組合せブロックＫＢＬ後方のレジスタＲ
Ｇ２の出力側からタップされる。
【０００５】＊組合せブロックＫＢＬによる値変更の経
過時間は係数Ｎだけクロック信号Ｔのクロック周期より
も大きい。しかしながらこの結果は、最初のＮ個のクロ
ック信号の後で組合せブロックＫＢＬ後方の出力レジス
タＲＧ２へ格納される。それに対しては出力レジスタＲ
Ｇ２におけるイネーブル端子ＥＮはＮ個のクロック信号
分だけ遅延したパルス（これは制御回路ＣＯＮによって
形成される）で制御される。これは図２に示されてい
る。
過時間は係数Ｎだけクロック信号Ｔのクロック周期より
も大きい。しかしながらこの結果は、最初のＮ個のクロ
ック信号の後で組合せブロックＫＢＬ後方の出力レジス
タＲＧ２へ格納される。それに対しては出力レジスタＲ
Ｇ２におけるイネーブル端子ＥＮはＮ個のクロック信号
分だけ遅延したパルス（これは制御回路ＣＯＮによって
形成される）で制御される。これは図２に示されてい
る。
【０００６】しかしながら組合せブロックＫＢＬによる
経過時間ＫＢＬ−ＶＺは極端に値に依存していてもよ
い。つまり図２に示されている回路装置におけるいくつ
かのケースではＭ＜Ｎのサイクルによって出力レジスタ
ＲＧ２の出力値がクロック制御されてもよい。それによ
り、図２に示された回路装置が組み込まれている回路機
構の処理速度が高められる。
経過時間ＫＢＬ−ＶＺは極端に値に依存していてもよ
い。つまり図２に示されている回路装置におけるいくつ
かのケースではＭ＜Ｎのサイクルによって出力レジスタ
ＲＧ２の出力値がクロック制御されてもよい。それによ
り、図２に示された回路装置が組み込まれている回路機
構の処理速度が高められる。
【０００７】ドイツ連邦共和国特許第３６０６４０６号
明細書からは、その出力信号が後置接続された出力レジ
スタに送出される組合せブロックの設けられている回路
装置が公知である。
明細書からは、その出力信号が後置接続された出力レジ
スタに送出される組合せブロックの設けられている回路
装置が公知である。
【０００８】さらにドイツ連邦共和国特許第４２０６０
８２号明細書並びにヨーロッパ特許出願明細書第０４５
６３９９号明細書からは、組合せブロックと記憶ユニッ
トを備えた回路機構が公知である。
８２号明細書並びにヨーロッパ特許出願明細書第０４５
６３９９号明細書からは、組合せブロックと記憶ユニッ
トを備えた回路機構が公知である。
【０００９】
【発明が解決しようとする課題】本発明の課題は、冒頭
に述べたような形式の回路装置において、時間特性を改
善することである。
に述べたような形式の回路装置において、時間特性を改
善することである。
【００１０】
【課題を解決するための手段】上記課題は本発明によ
り、組合せブロックの前に接続された入力レジスタの出
力側が解析ユニットと接続されており、該解析ユニット
は入力レジスタの出力側の値を検査し、組合せブロック
の出力値が入力レジスタの出力側の値に相応して存在し
なければならない場合には、組合せブロック後方に接続
された出力レジスタに対して受入れ信号を送出するよう
に構成して解決される。
り、組合せブロックの前に接続された入力レジスタの出
力側が解析ユニットと接続されており、該解析ユニット
は入力レジスタの出力側の値を検査し、組合せブロック
の出力値が入力レジスタの出力側の値に相応して存在し
なければならない場合には、組合せブロック後方に接続
された出力レジスタに対して受入れ信号を送出するよう
に構成して解決される。
【００１１】本発明の別の有利な実施例は従属請求項に
記載される。
記載される。
【００１２】
【発明の実施の形態】次に本発明を図２及び図３に基づ
いて詳細に説明する。
いて詳細に説明する。
【００１３】この場合クロック制御される記憶素子は、
それが１ビットのみ（これはフリップフロップとも称す
る）の記憶能力を有しているかあるいは複数ビットの記
憶能力を有しているかにかかわらず常にレジスタＲＧと
称する。１つのレジスタはここでは単に１つの入力値を
受入れるだけの記憶素子ではなく、付加的に又は選択的
に１つの値をセット、リセット可能か（例えばＪＫ−フ
リップフロップ）又は記憶可能である（これはイネーブ
ル機能を備えたフリップフロップ／レジスタとも称され
る）。さらにこのレジスタはもう１つの付加的な同期セ
ット又は同期リセット入力側を有している。
それが１ビットのみ（これはフリップフロップとも称す
る）の記憶能力を有しているかあるいは複数ビットの記
憶能力を有しているかにかかわらず常にレジスタＲＧと
称する。１つのレジスタはここでは単に１つの入力値を
受入れるだけの記憶素子ではなく、付加的に又は選択的
に１つの値をセット、リセット可能か（例えばＪＫ−フ
リップフロップ）又は記憶可能である（これはイネーブ
ル機能を備えたフリップフロップ／レジスタとも称され
る）。さらにこのレジスタはもう１つの付加的な同期セ
ット又は同期リセット入力側を有している。
【００１４】図３には、時間特性の向上した回路装置が
示されている。この回路装置には解析ユニットＡＮＡが
設けられている。このユニットは、入力レジスタＲＧ１
の出力側の値ＥＷを、組合せブロックＫＢＬの出力側か
らの結果ＡＷが早期にタップできる値の組合せが加えら
れているか否かに関して検査する。解析ユニットＡＮＡ
は出力レジスタＲＧ２のイネーブル信号ＥＮも値に依存
してセットする。これにより結果が出力レジスタにてよ
り早くクロック制御される。
示されている。この回路装置には解析ユニットＡＮＡが
設けられている。このユニットは、入力レジスタＲＧ１
の出力側の値ＥＷを、組合せブロックＫＢＬの出力側か
らの結果ＡＷが早期にタップできる値の組合せが加えら
れているか否かに関して検査する。解析ユニットＡＮＡ
は出力レジスタＲＧ２のイネーブル信号ＥＮも値に依存
してセットする。これにより結果が出力レジスタにてよ
り早くクロック制御される。
【００１５】この回路装置は、次のように構成されても
よい。すなわち入力側の全てもしくは一部のみが解析ユ
ニットＡＮＡによって解析され、組合せブロックＫＢＬ
の出力側の全てもしくはその一部のみがスパイクフィル
タＦ１を備えるように構成されてもよい。
よい。すなわち入力側の全てもしくは一部のみが解析ユ
ニットＡＮＡによって解析され、組合せブロックＫＢＬ
の出力側の全てもしくはその一部のみがスパイクフィル
タＦ１を備えるように構成されてもよい。
【００１６】図４には前述した本発明の適用例が示され
ている。ここでは、それぞれ２つの４バイトの入力側と
２つの２バイトの出力側を備えた２つの乗算器ＭＵＬＴ
１とＭＵＬＴ２の乗算のための乗算回路ＭＬＴが示され
ている。それぞれ１バイトの上位入力側には符号ＭＳＢ
が付され、それぞれ１バイトの下位入力側には符号ＬＳ
Ｂが付されている。それに応じて高位出力側（それぞれ
２バイト）には符号Ａ−ＭＳＢが付され、下位出力側
（それぞれ２バイト）には符号Ａ−ＬＳＢが付されてい
る。この乗算の結果は符号ＥＲＧで示されている。前記
乗算回路ＭＬＴは純粋な組合せ論理で構成されてもよ
い。
ている。ここでは、それぞれ２つの４バイトの入力側と
２つの２バイトの出力側を備えた２つの乗算器ＭＵＬＴ
１とＭＵＬＴ２の乗算のための乗算回路ＭＬＴが示され
ている。それぞれ１バイトの上位入力側には符号ＭＳＢ
が付され、それぞれ１バイトの下位入力側には符号ＬＳ
Ｂが付されている。それに応じて高位出力側（それぞれ
２バイト）には符号Ａ−ＭＳＢが付され、下位出力側
（それぞれ２バイト）には符号Ａ−ＬＳＢが付されてい
る。この乗算の結果は符号ＥＲＧで示されている。前記
乗算回路ＭＬＴは純粋な組合せ論理で構成されてもよ
い。
【００１７】前記乗算回路ＭＬＴの上位入力側の一方又
は両方にゼロのみが加えられた場合には、つまり、２つ
の小さな数値のみが乗算された場合には、簡単かつ迅速
に予測することが可能であり（回路装置における全ての
入力側に関するＯＲ結合によって）、前記乗算回路ＭＬ
Ｔの上位出力側Ａ−ＭＳＢの一方又は両方にもゼロのみ
が現れる。これはＡＮＤ結合を介して出力側に印加され
る。さらに前記乗算回路の下位桁Ａ−ＬＳＢは、乗算回
路全体よりも早くその値に達することもわかっている。
これはＯＲ回路の出力側における線路ＬＴＳが値ゼロに
セットされることによって示される。これは解析ユニッ
トＡＮＡ（図４には示されていない）に加えられる。こ
の解析ユニットは、出力レジスタＲＧ２への乗算の結果
ＥＲＧの記憶をコントロールする。それによりこのレジ
スタに対するイネーブル信号ＥＮがより早くトリガさ
れ、結果ＥＲＧがより迅速に出力レジスタＲＧ２に格納
され、それに伴ってより迅速な後続処理がなされる。
は両方にゼロのみが加えられた場合には、つまり、２つ
の小さな数値のみが乗算された場合には、簡単かつ迅速
に予測することが可能であり（回路装置における全ての
入力側に関するＯＲ結合によって）、前記乗算回路ＭＬ
Ｔの上位出力側Ａ−ＭＳＢの一方又は両方にもゼロのみ
が現れる。これはＡＮＤ結合を介して出力側に印加され
る。さらに前記乗算回路の下位桁Ａ−ＬＳＢは、乗算回
路全体よりも早くその値に達することもわかっている。
これはＯＲ回路の出力側における線路ＬＴＳが値ゼロに
セットされることによって示される。これは解析ユニッ
トＡＮＡ（図４には示されていない）に加えられる。こ
の解析ユニットは、出力レジスタＲＧ２への乗算の結果
ＥＲＧの記憶をコントロールする。それによりこのレジ
スタに対するイネーブル信号ＥＮがより早くトリガさ
れ、結果ＥＲＧがより迅速に出力レジスタＲＧ２に格納
され、それに伴ってより迅速な後続処理がなされる。
【図１】従来方式の回路装置を示した図である。
【図２】従来方式のさらに別の回路装置を示した図であ
る。
る。
【図３】本発明による実施例を示した図である。
【図４】本発明の適用例を示した図である。
ＫＢＬ 組合せ回路 ＡＮＡ 解析ユニット ＲＧ レジスタ ＭＬＴ 乗算回路
Claims (3)
- 【請求項１】 レジスタ（ＲＧ）間に配設された組合せ
ブロック（ＫＢＬ）を有する回路装置において、 組合せブロック（ＫＢＬ）の前に接続された入力レジス
タ（ＲＧ１）の出力側が解析ユニット（ＡＮＡ）と接続
されており、該解析ユニット（ＡＮＡ）は入力レジスタ
（ＲＧ１）の出力側の値（ＥＷ）を検査し、組合せブロ
ック（ＫＢＬ）の出力値（ＡＷ）が入力レジスタ（ＲＧ
１）の出力側の値（ＥＷ）に相応して存在しなければな
らない場合には、組合せブロック後方に接続された出力
レジスタ（ＲＧ２）に対して受入れ信号（ＥＮ）を送出
することを特徴とする、レジスタ間に配設された組合せ
ブロックを有する回路装置。 - 【請求項２】 前記組合せブロック（ＫＢＬ）と出力レ
ジスタ（ＲＧ２）の間にスパイクフィルタ（ＦＩ）が接
続されている、請求項１記載のレジスタ間に配設された
組合せブロックを有する回路装置。 - 【請求項３】 前記組合せブロック（ＫＢＬ）は乗算回
路（ＭＬＴ）であり、前記解析ユニット（ＡＮＡ）は、
乗算器（ＭＵＬＴ１,ＭＵＬＴ２）の上位桁（ＭＳＢ）
がゼロの場合に受入れ信号（ＥＮ）を送出し、前記乗算
回路（ＭＬＴ）の後方に該乗算回路の出力値の上位桁
（Ａ−ＭＳＢ）をこの場合ゼロにセットする論理回路が
配設されている、請求項１又は２記載のレジスタ間に配
設された組合せブロックを有する回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19639935.1 | 1996-09-27 | ||
| DE19639935A DE19639935C1 (de) | 1996-09-27 | 1996-09-27 | Schaltungsanordnung mit zwischen Registern angeordneten kombinatorischen Blöcken |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10149228A true JPH10149228A (ja) | 1998-06-02 |
Family
ID=7807189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9261848A Pending JPH10149228A (ja) | 1996-09-27 | 1997-09-26 | レジスタ間に配設された組合せブロックを有する回路装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6516334B1 (ja) |
| EP (1) | EP0833245B1 (ja) |
| JP (1) | JPH10149228A (ja) |
| KR (1) | KR19980024848A (ja) |
| DE (2) | DE19639935C1 (ja) |
| TW (1) | TW419890B (ja) |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1038941B (it) | 1974-07-06 | 1979-11-30 | Ibm | Sistema di calcolo perfezionato |
| US4276607A (en) | 1979-04-09 | 1981-06-30 | Sperry Rand Corporation | Multiplier circuit which detects and skips over trailing zeros |
| US4460970A (en) * | 1981-05-22 | 1984-07-17 | Data General Corporation | Digital data processing system using unique techniques for handling the leading digits and the signs of operands in arithmetic operations |
| JPS6014325A (ja) | 1983-07-05 | 1985-01-24 | Fuji Xerox Co Ltd | 演算回路 |
| US4615016A (en) * | 1983-09-30 | 1986-09-30 | Honeywell Information Systems Inc. | Apparatus for performing simplified decimal multiplication by stripping leading zeroes |
| US4706216A (en) | 1985-02-27 | 1987-11-10 | Xilinx, Inc. | Configurable logic element |
| JPH0760990B2 (ja) * | 1989-02-23 | 1995-06-28 | エルエスアイ・ロジック株式会社 | ディジタルフィルタ |
| US5055718A (en) * | 1990-05-11 | 1991-10-08 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
| DE4206082C1 (ja) * | 1992-02-27 | 1993-04-08 | Siemens Ag, 8000 Muenchen, De | |
| US5262973A (en) * | 1992-03-13 | 1993-11-16 | Sun Microsystems, Inc. | Method and apparatus for optimizing complex arithmetic units for trivial operands |
| US5642306A (en) * | 1994-07-27 | 1997-06-24 | Intel Corporation | Method and apparatus for a single instruction multiple data early-out zero-skip multiplier |
| US5748516A (en) * | 1995-09-26 | 1998-05-05 | Advanced Micro Devices, Inc. | Floating point processing unit with forced arithmetic results |
-
1996
- 1996-09-27 DE DE19639935A patent/DE19639935C1/de not_active Expired - Fee Related
-
1997
- 1997-09-15 TW TW086113375A patent/TW419890B/zh not_active IP Right Cessation
- 1997-09-19 US US08/933,880 patent/US6516334B1/en not_active Expired - Fee Related
- 1997-09-23 KR KR1019970048113A patent/KR19980024848A/ko active IP Right Grant
- 1997-09-24 EP EP97116648A patent/EP0833245B1/de not_active Expired - Lifetime
- 1997-09-24 DE DE59709378T patent/DE59709378D1/de not_active Expired - Fee Related
- 1997-09-26 JP JP9261848A patent/JPH10149228A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE19639935C1 (de) | 1998-04-23 |
| EP0833245A1 (de) | 1998-04-01 |
| US6516334B1 (en) | 2003-02-04 |
| DE59709378D1 (de) | 2003-04-03 |
| EP0833245B1 (de) | 2003-02-26 |
| KR19980024848A (ko) | 1998-07-06 |
| TW419890B (en) | 2001-01-21 |
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