JPH10145330A - デジタル相関器 - Google Patents

Abstract

(57)【要約】 【目的】 直流ドリフトを排除して簡単な構成で高い精
度で相関係数を得る。 【構成】 入力端子に複数ビット構成の第１の入力値
（復調信号ｐ₁ ）が順次入力され、制御端子に二値で表
される第２の入力値（遅延ＰＮパターン信号ｄ₂ ）が順
次入力され、制御端子に入力される第２の入力値が一方
状態を示すとき第１の入力値を出力し、第２の入力値が
他方状態を示すとき第１の入力値の１の補数値を出力す
る論理反転器３０と、入力された積算値をラッチする積
算値ラッチ回路３４と、第２の入力値が一方状態のとき
論理反転器の出力値ｐ₃ と積算値ラッチ回路３４にラッ
チされた積算値ＳＭ₂ とを加算して新たな積算値ＳＭ₁
として積算値ラッチ回路に送出するとともに、第２の入
力値が他方状態のとき加算された積算値に１を加算して
２の補数にして新たな積算値ＳＭ₁ として積算値ラッチ
回路３４に送出する全加算器３３とで構成している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一対の入力信号相互間の
相関係数を算出する相関器に係わり、特に算出された相
関係数のＳ／Ｎ比を改善したデジタル相関器に関する。

【０００２】

【従来の技術】通信衛星を用いた衛星通信システムや移
動体通信システムや光ファイバを用いた国際通信システ
ム等においては、伝送路の距離が長い、出力電力が大き
くできない等の種々の理由にて、受信局で受信された受
信信号は、信号レベルが低く、高いレベルの雑音が混入
し、Ｓ／Ｎ比が大幅に低下している。

【０００３】このよう大きな雑音か混入した受信信号か
ら微弱信号を検出する手法として、スペクトラム拡散通
信方式（ＳＳＣ Spread Spectum Communication）が採
用される。このスペクトラム拡散通信方式においては、
周知の通り、情報の送信局は、送信すべき情報信号のス
ペクトラムを例えば擬似ランダム信号（ＰＮパターン信
号）等により広い周波数帯にわたって拡散して伝送路へ
送信する。

【０００４】情報の受信局は、この拡散された微弱信号
を受信すると、この受信信号のスペクトラムを逆拡散
（収束）し、元の情報信号に復元する。さらに、復元さ
れた信号に対して相関処理を行うことによって、Ｓ／Ｎ
比を向上できる。

【０００５】この相関処理過程が組込まれた受信局の信
号処理回路は例えば図５に示すように構成されている。

【０００６】図示しないアンテナを介して受信された図
７に示す波形形状を有する受信信号ａ₁ はこの信号処理
回路の入力端子１からアナログ相関器２へ入力される。
また、別の入力端子３に図７に示す波形形状を有する基
準信号ａ₂ が入力される。受信信号ａ₁ は例えばＰＮパ
ターン信号と図示しない搬送波信号とを信号合成した信
号であり、基準信号ａ₂ は前記ＰＮパターン信号を所定
時間τ_S だけ遅延させた遅延ＰＮパターン信号と前記搬
送波信号とを信号合成した信号である。

【０００７】アナログ相関器２はアナログの乗算器２ａ
とアナログの積分器２ｂとで構成されている。

【０００８】乗算器２ａには各入力端子１，３から受信
信号ａ₁ 及び基準信号ａ₂ が入力される。乗算器２ａ
は、図７に示すように、受信信号ａ₁ と基準信号ａ₂ と
をアナログ的に乗算して、乗算信号ｂを次の積分器２ｂ
へ送出する。

【０００９】積分器２ｂは、例えば、図６に示すよう
に、抵抗２，コンデンサ２ｄ，ＯＰアンプ２ｅ及びスイ
ッチ２ｆで構成され、入力された乗算信号ｂの電荷を抵
抗２ｃを介してコンデンサ２ｄに蓄積する。そして、積
分器２ｂはコンデンサ２ｄの端子電圧を相関係数ｊとし
て出力する。なお、この積分器２ｂにおける積分時間
（測定時間）Ｔ_I は入力端子４を介して予め外部から与
えられている。

【００１０】そして、図７のタイムチャートに示すよう
に、外部からのリセット信号が解除されると、スイッチ
が２ｆが開放され、積分を開始し、指定された積分時間
（測定時間）Ｔ₁ が経過すると、スイッチ２ｆが閉成さ
れて、コンデンサ２ｄに蓄積された電荷は放電され、相
関係数ｊは「０」にリセットされる。

【００１１】アナログ相関器２から出力された相関係数
ｊはＡ／Ｄ変換器５で所定のサンプリング周期ｆ_S でＡ
／Ｄ変換されて次のデータ処理部６へ入力される。

【００１２】データ処理部６は、前述した積分時間（測
定時間）Ｔ_I 経過する毎に入力される相関係数ｊを用い
て、大きな雑音成分を含む受信信号から微弱な信号を再
生したり、また、必要に応じて、信号の伝送路の伝送品
質を評価する。

【００１３】このように、アナログ相関器２を用いて、
受信信号ａ₁ と基準信号ａ₂ との相関係数ｊを算出する
ことは、受信信号ａ₁ に全く雑音が含まれない基準信号
ａ₂は受信信号ａ₁ に対して遅延時間τ_S だけ遅れた信
号となるので、アナログ相関器２は受信信号ａ₁ の自己
相関係数を算出していることになる。一般に、信号の自
己相関係数を算出することによって、この信号に含まれ
る周波数成分を有しない雑音成分を除去することが可能
である。

【００１４】

【発明が解決しようとする課題】しかしながら、図５に
示すアナログ相関器２が組込まれた信号処理回路におい
ても、まだ解消すべき次のような課題があった。

【００１５】アナログ相関器２で得られる相関係数ｊ
は、図５に示すように、アナログの乗算器２ａの計算精
度とアナログの積分器２ｂの計算精度に依存する。しか
し、一般に、アナログの乗算器２ａは二つの入力信号ａ
₁ ，ａ₂ 相互間に大きなレベル差が存在した場合は、大
きな乗算誤差が発生する懸念がある。この乗算誤差は出
力される乗算信号ｂのオフセット（直流バイアス分）と
なって現れる。

【００１６】また、たとえほぼ同一信号レベルの信号ａ
₁ ，ａ₂ が入力したとしても、周囲温度等に起因して、
出力される乗算信号ｂに直流ドリフトが発生する懸念が
ある。

【００１７】乗算器２ａから出力される乗算信号ｂに直
流ドリフトが発生すると、前述した抵抗やコンデンサ等
で構成されたアナログの積分器２ｂの積分結果としての
相関係数ｊにこの直流ドリフトがそのまま残る。

【００１８】例えば、正極側のオフセット電圧＋Ｖ_OSが
発生すると、図７に示すように正極側にシフトした乗算
信号ｂ₁ が出力して積分器２ｂへ入力される。その結
果、積分器２ｂから出力される相関係数ｊ₁ には、図示
するように、オフセット電圧Ｖ_OSがない場合の正しい相
関係数ｊに比較して、傾きが大きくなり、最大値も大き
な値となる。

【００１９】逆に、負極側のオフセット電圧−Ｖ_OSが発
生すると、図７に示すように負極側にシフトした乗算信
号ｂ₂ が出力して積分器２ｂへ入力される。その結果、
積分器２ｂから出力される相関係数ｊ₂ には、図示する
ように、オフセット電圧Ｖ_OSがない場合の正しい相関係
数ｊに比較して、傾きが負側になり、しかも最大値も小
さな値となる。

【００２０】また、アナログの積分器２ｂにおいても、
周囲温度等に起因して、出力される積分結果である相関
係数ｊに直流ドリフトが発生する懸念がある。

【００２１】前述したように、得られる相関係数ｊのＳ
／Ｎ比を上昇させるためには、積分器２ｂにおける積分
時間（測定時間）Ｔ_I を長くする必要があるが、この積
分時間Ｔ_I を長くすると、乗算信号ｂに含まれる前述し
た直流ドリフトが相関係数ｊに含まれることになり、ア
ナログ相関器２を用いる限りにおいては、正しい相関係
数ｊを得ることが困難であった。

【００２２】また、直流ドリフトの発生を極力抑制した
アナログの乗算器２ａや積分器２ｂは極めて高価でかつ
回路構成も複雑化する問題がある。

【００２３】本発明はこのような事情に鑑みてなされた
ものであり、乗算器や積分器をデジタル回路素子を用い
て構築することによって、簡単なデジタル回路構成でも
って、アナログ乗算器や積分器を用いることによって生
じる直流ドリフトの発生を未然に防止でき、常に正しい
相関係数が得られ、かつ測定時間を増加することによっ
て、簡単に相関係数の算出精度を向上できるデジタル相
関器を提供することを目的とする。

【００２４】

【課題を解決するための手段】上記課題を解消するため
に、本発明のデジタル相関器においては、入力端子に複
数ビット構成の第１の入力値が順次入力され、制御端子
に二値で表される第２の入力値が順次入力され、制御端
子に入力される第２の入力値が二値の一方状態を示すと
き第１の入力値を出力し、第２の入力値が二値の他方状
態を示すとき第１の入力値の１の補数値を出力する論理
反転器と、入力された積算値をラッチする積算値ラッチ
回路と、第２の入力値が二値の一方状態のとき論理反転
器の出力値と積算値ラッチ回路にラッチされた積算値と
を加算して新たな積算値として積算値ラッチ回路に送出
するとともに、第２の入力値が二値の他方状態のとき前
記加算された積算値にさらに１を加算して２の補数にし
て新たな積算値として積算値ラッチ回路に送出する全加
算器とを備えている。

【００２５】また、別の発明のデジタル相関器において
は、ＰＮパターン信号を出力するＰＮパターン発生器
と、ＰＮパターン発生器から出力され伝送路を経由して
受信されたＰＮパターン信号をＡ／Ｄ変換するＡ／Ｄ変
換器と、ＰＮパターン発生器から出力されたＰＮパター
ン信号に対して所定時間遅延した遅延ＰＮパターン信号
を出力する遅延ＰＮパターン信号発生手段と、入力端子
にＡ／Ｄ変換器から出力された受信ＰＮパターン信号の
各信号値が第１の入力値として順次入力され、制御端子
に遅延ＰＮパターン信号発生手段から遅延ＰＮパターン
信号の各信号値が二値で表される第２の入力値として順
次入力され、制御端子に入力される第２の入力値が二値
の一方状態を示すとき第１の入力値を出力し、第２の入
力値が二値の他方状態を示すとき第１の入力値の１の補
数値を出力する論理反転器と、入力された積算値をラッ
チする積算値ラッチ回路と、第２の入力値が二値の一方
状態のとき論理反転器の出力値と積算値ラッチ回路にラ
ッチされた積算値とを加算して新たな積算値として積算
値ラッチ回路に送出するとともに、第２の入力値が二値
の他方状態のとき前記加算された積算値に１を加算して
２の補数にして新たな積算値として積算値ラッチ回路に
送出する全加算器と、入力された出力指令に応動して積
算値ラッチ回路にラッチされている積算値を外部へ送出
する出力ゲート回路と、予め設定された積算周期経過毎
に積算値ラッチ回路へ積算値のクリア指令を送出すると
ともに出力ゲート回路へ出力指令を送出するタイミング
制御部とを備えている。

【００２６】

【作用】このように構成されたデジタル相関器の基本動
作は例えばサンプリング信号に同期して、順次入力され
るデジタルの第１の入力値とデジタル第２の入力値との
間の相関係数を算出する。

【００２７】すなわち、第１の入力値をＦ（ｔ）とし、
第２の入力値をＦ（ｔ＋τ）とすると、相関係数Ｒ
（τ）は(1) 式で示される。

【００２８】

【数１】

【００２９】第２の入力値Ｇ（ｔ）は１ビット構成であ
るので、［１］の場合、［＋１］と見なし、［０］の場
合を［−１］と見なすと、Ｆ（ｔ＋τ）＝［１］の場
合、 Ｆ（ｔ）Ｆ（ｔ＋τ) ＝Ｆ（ｔ） Ｆ（ｔ＋τ）＝［０］の場合、 Ｆ（ｔ）Ｆ（ｔ＋τ)
＝−Ｆ（ｔ）となる。

【００３０】すなわち、第２の入力値が［１］の場合、
積算値に第１の入力値を加算することを示し、第２の入
力値が［０］の場合、積算値から第１の入力値を減算す
ることを示す。

【００３１】周知の通り、デジタルの加減算器におい
て、減算することは、減算対象値の２の補数を加算する
ことである。

【００３２】したがって、この発明においては、論理反
転器において、第２の入力値が［１］の場合、入力した
第１の入力値をそのまま次の全加算器へ送出し、第２の
入力値が［０］の場合、入力した第１の入力値の補数を
次の全加算器へ送出する。

【００３３】全加算器においては、論理反転器からの出
力値を積算値ラッチ回路にラッチされている積算値に順
次加算していくが、前記第２の入力値が［０］の場合、
加算値にさらに［１］を加算することによって、上述し
た(1) 式が実現される。よって、簡単なデジタル回路構
成で高い精度の相関係数Ｒ（τ）が得られる。

【００３４】また、別の発明においては、上述した発明
における論理反転器と積算値ラッチ回路と全加算器に加
えて、ＰＮパターン発生器と遅延ＰＮパターン信号発生
手段とＡ／Ｄ変換器と出力ゲート回路とタイミング制御
部とを設けている。

【００３５】このような構成において、論理反転器に順
次入力される第１の入力値は、ＰＮパターン発生器から
出力され被測定対象を経由して受信されたＰＮパターン
信号がＡ／Ｄ変換された入力値である。また、論理反転
器に順次入力される第２の入力値は、ＰＮパターン発生
器から出力されたＰＮパターン信号に対して所定時間遅
延した遅延ＰＮパターン信号である。

【００３６】またタイミング制御部は、予め設定された
積算周期経過する毎に、積算値ラッチ回路へ積算値のク
リア指令を送出し、かつ出力ゲート回路へ出力指令を送
出する。

【００３７】その結果、積算周期経過する毎に、積算値
ラッチ回路にラッチされている積算値が相関係数として
出力される。

【００３８】

【実施例】以下本発明の一実施例を図面を用いて説明す
る。

【００３９】図１は実施例のデジタル相関器が組込まれ
た距離測定装置の概略構成を示すブロック図である。ま
た、図２及び図３は同距離測定装置の動作を示すタイム
チャートである。

【００４０】ＰＮパターン発生器１１は、例えばＮ段の
シフトレジスタと１個の排他的論理和ゲートとから構成
され、入力端子１２から開始信号ＳＴが入力されると、
別の入力端子１２ａから入力される所定のクロック周期
Ｔ₀ （周波数ｆ₀ ）を有するクロック信号ｃに同期し
て、（２^N −１）のデータ周期を有するＭ系列のＰＮパ
ターン信号ｄを出力する。

【００４１】ＰＮパターン発生器１１から出力されたＰ
Ｎパターン信号ｄは信号送信処理部１３内において、搬
送波発振器１５から出力された搬送波周波数ｆ_C を有す
る搬送波信号ｈと信号合成器（ミキサ）１４で位相変調
される。信号合成器（ミキサ）１４から出力された位相
変調信号ｅは増幅器１６で増幅された後、例えばアンテ
ナ１７を介して電波放射される。

【００４２】信号受信処理部１８は、信号送信処理部１
３のアンテナ１７から電波放射された電波をアンテナ１
９を介して受信する。

【００４３】なお、信号送信処理部１３のアンテナ１７
と信号受信処理部１８のアンテナ１９との間が被測定伝
送路になるが、実際の測定においては、この被測定伝送
路は通信衛星までの往復経路や、都市相互間に敷設され
た光ファイバの往復経路であるので、信号送信処理部１
３と信号受信処理部１８とは同一のケースに収納されて
いる。したがって、信号送信処理部１３と信号受信処理
部１８との間において搬送波発振器１５の時間遅れはな
い。

【００４４】アンテナ１９で受信された受信信号ｇはバ
ンドパスフィルタ（ＢＰＦ）２０で帯域制限された後、
増幅器２１で増幅される。増幅器２１で増幅された受信
信号は次の復調器２２へ入力される。

【００４５】復調器２２は受信信号を搬送波発振器１５
から出力された搬送波信号ｈで元のＰＮパターン信号に
対応する信号に復調する。復調器２２から出力された復
調信号はローパスフイルタ（ＬＰＦ）２３で高周波雑音
成分が除去され、新たな復調信号ｋとして、Ａ／Ｄ変換
器２４へ入力される。

【００４６】このＡ／Ｄ変換器２４は、例えばバイポー
ラ型のＡ／Ｄ変換器で構成されており、クロック入力端
子２５から入力される周波数ｆ_S （周期Ｔ_S ）を有する
サンプリング信号ＳＫに同期して、入力された復調信号
ｋを例えば８ビットデータにＡ／Ｄ変換する。Ａ／Ｄ変
換器２４から出力された復調ＰＮパターン信号としての
デジタルの復調信号ｐは第１の入力値として次のデジタ
ル相関器２６の入力端子２６ａを介して一方の入力ラッ
チ回路２７へ入力される。

【００４７】一方、前記入力端子１２ａから入力される
クロック信号ｃは、前記ＰＮパターン発生器１１と同一
構成のＰＮパターン発生器１１ａへ入力される。ＰＮパ
ターン発生器１１ａは、前記入力端子１２から開始信号
ＳＴが入力されると、遅延時間設定レジスタ２８に記憶
されている遅延時間τだけ前記ＰＮパターン発生器１１
から出力されるＰＮパターン信号ｄより遅延した遅延Ｐ
Ｎパターン信号ｄ₁ を出力する。

【００４８】なお、遅延時間設定レジスタ２８に記憶さ
れている遅延時間τは、制御部３９によって、制御信号
レジスタ４０に記憶されている時間が読出されてダウン
ロードされる。

【００４９】ＰＮパターン発生器１１ａから出力された
遅延ＰＮパターン信号ｄ₁ はデジタル相関器２６の制御
端子２６ｂを介して他方の入力ラッチ回路２９へ入力さ
れる。

【００５０】各入力ラッチ回路２７，２９は、一種のＤ
型フリップフロップで構成されており、入力端子２５ａ
から入力されたサンプリング信号ＳＫの立上りに同期し
て、入力端子Ｄに印加されている８ビットの復調信号ｐ
及び遅延ＰＮパターン信号ｄ₁ を取込んで出力端子Ｑか
ら出力する。

【００５１】一方の入力ラッチ回路２７から出力された
８ビットの復調信号ｐ₁ は次の論理反転器３０の入力端
子ＩＮへ印加される。また、この論理反転器３０の制御
端子ＣＯＭには、他方の入力ラッチ回路２９から出力さ
れた遅延ＰＮパターン信号ｄ₂ が印加されている。

【００５２】そして、この論理反転器３０は、制御端子
ＣＯＭに印加されている遅延ＰＮパターン信号ｄ₂ の値
が［１］状態、すなわち、Ｈレベル状態においては、出
力端子ＯＵＴから入力端子ＩＮへ印加されている８ビッ
トの復調信号ｐ₁ と同一の復調信号ｐ₂ を出力する。一
方、制御端子ＣＯＭに印加されている遅延ＰＮパターン
信号ｄ₂ の値が［０］状態、すなわち、Ｌレベル状態に
おいては、出力端子ＯＵＴから入力端子ＩＮへ印加され
ている８ビットの復調信号ｐ₁ の各ビット値を反転した
前記復調信号ｐ₁ の補数を示す復調信号ｐ₂ を出力す
る。

【００５３】論理反転器３０の出力端子ＯＵＴから出力
された８ビットの復調信号ｐ₂ は次の中間ラッチ回路３
１の入力端子Ｄへ印加される。一方、他方の入力ラッチ
回路２９から出力された遅延ＰＮパターン信号ｄ₂ は別
の中間ラッチ回路３２の入力端子Ｄへ印加される。

【００５４】各中間ラッチ回路３１，３２は、例えばＤ
型フリップフロップで構成されており、前記サンプリン
グ信号ＳＫの立上りに同期して、入力端子Ｄに印加され
ている８ビットの復調信号ｐ₂ 及び遅延ＰＮパターン信
号ｄ₂ を取込んで出力端子Ｑから出力する。

【００５５】中間ラッチ回路３１から出力された８ビッ
トの復調信号ｐ₃ は次の全加算器３３の一方の入力端子
Ａへ印加される。また、中間ラッチ回路３２から出力さ
れた遅延ＰＮパターン信号ｄ₃ は全加算器３３のキャリ
ー端子ＣＩへ印加される。すなわち、中間ラッチ回路３
１，３２は全加算器３３へ復調信号ｐ₃ 及び遅延ＰＮパ
ターン信号ｄ₃ が印加されるタイミングを一致させる機
能を有するラッチ回路である。

【００５６】全加算器３３の他方の入力端子Ｂには、次
の積算値ラッチ回路３４から出力された複数ビット構成
の積算値ＳＭ₂ が印加されている。

【００５７】そして、全加算器３３は、キャリー端子Ｃ
Ｉに印加されている遅延ＰＮパターン信号ｄ₃ が［１］
状態、すなわち、Ｈレベル状態においては、前記サンプ
リング信号ＳＫの立上りに同期して、入力端子Ａに印加
されている積算値ＳＭ₂ に入力端子Ｂに印加されている
復調信号ｐ₃ の値を加算して、加算結果を出力端子Ｓか
ら１２ビットの新たな積算値ＳＭ₁ として前記積算値ラ
ッチ回路３４の入力端子Ｄへ印加する。

【００５８】一方、キャリー端子ＣＩに印加されている
遅延ＰＮパターン信号ｄ₃ が［０］状態、すなわち、Ｌ
レベル状態においては、全加算器３３は、前記サンプリ
ング信号ＳＫの立上りに同期して、入力端子Ａに印加さ
れている積算値ＳＭ₂ に入力端子Ｂに印加されている復
調信号ｐ₃ の値を加算して、さらに、加算結果に１を加
算して、その加算結果を出力端子Ｓから複数ビットの新
たな積算値ＳＭ₁ として積算値ラッチ回路３４の入力端
子Ｄへ印加する。

【００５９】すなわち、遅延ＰＮパターン信号ｄ₃ が
［０］状態においては、論理反転器３０と全加算器３３
は入力された復調信号ｐの２の補数を加算する回路を構
成し、結果的に積算値ＳＭ₂ から復調信号ｐの値を減算
する機能を実行する。

【００６０】積算値ラッチ回路３４は、前記サンプリン
グ信号ＳＫの立上りに同期して、入力端子Ｄに印加され
ている複数ビットの積算値ＳＭ₁ を取込んで出力端子Ｑ
から新た積算値ＳＭ₂ として前記全加算器３３及び出力
ゲート回路３５の入力端子Ｄへ印加する。

【００６１】さらに、積算値ラッチ回路３４は、タイミ
ング制御部３６からクリア信号ＣＬがクリア端子ＣＬへ
印加されると、現在ラッチしている積算値ＳＭ₂ を０値
にクリアする。

【００６２】出力ゲート回路３５は、例えばＤ型フリッ
プフロップで構成されており、タイミング制御部３６か
ら出力指令ＯＵＴが制御端子ＥＮに入力されると、その
時点で入力端子Ｄに印加されている複数ビットの積算値
ＳＭ₂ を新たな複数ビット構成の相関係数Ｒ（τ）とし
て外部の制御部３９へ送出する。

【００６３】前記タイミング制御部３６には、入力端子
２５ａを介して前記サンプリング信号ＳＫが印加される
と共に、他の入力端子３７，３８を介して読出信号ＲＥ
ＡＤ及びリセット信号ＲＥＳが入力される。

【００６４】そして、タイミング制御部３６は、外部か
ら入力されているリセット信号ＲＥＳが解除されると、
前記サンプリング信号ＳＫにおける次の立上りに同期し
て、積算値ラッチ回路３４へクリア信号ＣＬを送出し
て、積算値ＳＭ₂ を一旦０値にクリアする。さらに予め
設定されている積算時間Ｔ_M の計時を開始し、積算時間
Ｔ_M が終了すると、出力ゲート回路３５へ出力指令ＯＵ
Ｔを送出して、蓄積された積算値ＳＭ₂ を相関係数Ｒ
（τ）として出力させる。

【００６５】制御部３９は、一種のマイクロコンピュー
タで構成されており、制御信号メモリ４０に記憶された
各種の制御指令を読出してタイミング制御部３６に対し
て各種の信号を送出してこの距離測定装置全体の動作を
制御する。

【００６６】具体的には、遅延時間設定レジスタ２８に
設定する遅延時間τを順次変更していって、各遅延時間
τ設定時におけるデジタル相関器２６から出力される各
相関係数Ｒ（τ）を順番に採集する。そして、最大相関
係数Ｒ（τ）_max が得られる遅延時間τ_S を決定し、こ
の遅延時間τ_S をアンテナ１７，１９相互間で構成され
る伝送路の信号の伝送所要時間とし、この遅延時間τ_S
に信号の伝送速度Ｖを乗算することによって、伝送路の
距離Ｌ（＝τ_S ×Ｖ）を算出する。

【００６７】このように構成された距離測定装置におけ
るデジタル相関器２６の動作を図２及び図３に示すタイ
ムチャートを用いて説明する。

【００６８】まず、時刻ｔ₁ にてリセット信号ＲＥＳが
立上がると動作を開始する。そして、同一時刻ｔ₁ にお
いてクリア信号ＣＬが出力され、積算値ラッチ回路３４
の積算値ＳＭ₂ が０にクリアされる。そして、読出信号
ＲＥＤが入力されると、積算時間Ｔ_M が開始されると共
に、前記クリア状態が解除される。

【００６９】デジタル相関器２６の入力ラッチ回路２７
はＡ／Ｄ変換器２４からサンプリング信号ＳＫに同期し
て順次出力される例えば８ビットの復調信号ｐ（ｘ₀ ，
ｘ₁，ｘ₂ ．ｘ₃ ，ｘ₄ ，ｘ₅ ，ｘ₆ ，ｘ₇ ，ｘ₈ ，ｘ
₉ …）を順次取込む。そして、順次取込んだ各復調信号
ｐを１サンプリング周期Ｔ_S 分時間シフトさせて復調信
号ｐ₁ として出力する。

【００７０】同様に、入力ラッチ回路２９はＰＮパター
ン発生器１１ａから出力されている遅延ＰＮパターン信
号ｄ₁ の値をサンプリング信号ＳＫに同期して順次読取
って１サンプリング周期Ｔ_S 分時間シフトさせて遅延Ｐ
Ｎパターン信号ｄ₂ として出力する。

【００７１】そして、時刻ｔ₂ において、遅延ＰＮパタ
ーン信号ｄ₁ が［０］から［１］へ立上がると、１サン
プリング周期Ｔ_S 分遅れた時刻ｔ₃ において、論理反転
器３０の制御端子ＣＯＭの入力信号値が［０］から
［１］へ変化する。したがって、この時刻ｔ₃ 以前にお
いては、論理反転器３０からは復調信号ｐ₁ の各値（ｘ
₀）を反転した補数を復調信号ｐ₂ として出力していた
が、この時刻ｔ₃ 以降においては、復調信号ｐ₁ の各値
（ｘ₁ ，ｘ₂ ．ｘ₃ ）をそのまま復調信号ｐ₂ として出
力する。

【００７２】そして、時刻ｔ₅ において、遅延ＰＮパタ
ーン信号ｄ₁ が［１］から［０］へ立下ると、１サンプ
リング周期Ｔ_S 分遅れた時刻ｔ₆ において、論理反転器
３０の制御端子ＣＯＭの入力信号値が［１］から［０］
へ変化する。したがって、この時刻ｔ₆ 以降において
は、復調信号ｐ₁ の各値（ｘ₄ ，ｘ₅ ）を反転した補数
を復調信号ｐ₂ として出力する。

【００７３】論理反転器３０から出力される復調信号ｐ
₂ の各値（ｘ₀ ，ｘ₁ ，…）及び入力ラッチ回路２９か
ら出力される遅延ＰＮパターン信号ｄ₂ の各値は、中間
ラッチ回路３１，３２で再度１サンプリング周期Ｔ_S 分
時間シフトされて、復調信号ｐ₃ 及び遅延ＰＮパターン
信号ｄ₃ として全加算器３３へ印加される。

【００７４】したがって、遅延ＰＮパターン信号ｄ₃ が
［０］状態を示す時刻ｔ₄ 以前においては、全加算器３
３は結果的に減算処理を実行し、遅延ＰＮパターン信号
ｄ₃が［１］状態を示す時刻ｔ₄ 乃至時刻ｔ₇ の期間は
結果的に加算処理を実行する。

【００７５】そして、前記積算時間Ｔ_M 経過後の時刻ｔ
₈ に出力指令ＯＵＴが立上がると、積算値ラッチ回路３
４から出力されている積算値ＳＭ₂ が出力ゲート回路３
５を介して相関係数Ｒ（τ）として制御部３９へ出力さ
れる。

【００７６】相関係数Ｒ（τ）の出力が終了した時刻ｔ
₉ において、クリア信号ＣＬが立下り、積算値ラッチ回
路３４にラッチされている積算値ＳＭ₂ が０にクリアさ
れる。

【００７７】このように構成されたデジタル相関器にお
いては、図５に示した従来のアナログ相関器２のように
アナログの乗算器２ａやアナログの積分器２ｂが組込ま
れていないので、たとえ長時間に亘って積和演算を実施
したとしても、直流ドリフトが発生することはないの
で、相関係数Ｒ（τ）を高い精度で算出できる。

【００７８】次に、このように構成されたデジタル相関
器を用いて、信号受信処理部１８にて受信され、復調さ
れた復調信号ｐから雑音に埋もれた信号成分を相関係数
を算出することによって、高いＳ／Ｎ比で検出できる理
由を図４（ａ）（ｂ）を用いて詳細に説明する。

【００７９】雑音成分のサンプリングされた各瞬時値
は、正負の極性に亘り、例えば正規分布等で代表される
広い範囲に分散する。一方、信号成分は一定値を維持し
ているので、図４（ａ）に示すように、一定の積算時間
Ｔ_M において前述した(1) 式で示す積和演算の実行過程
で雑音成分は低減するが、信号成分は一定値を維持する
ので、Ｓ／Ｎ比は向上する。

【００８０】次に、図４（ｂ）に示すように、信号成分
が大きくなると、雑音成分も大きくなる場合について説
明する。

【００８１】このように信号の大きさと雑音の大きさと
が相関を持つ場合は、(1) 式で示す積和演算をＮ回実行
すると、Ｓ／Ｎ比がＮ^1/2 だけ上昇することが知られて
いる。このことを以下に示す。

【００８２】今、Ｎ回の積和演算を行うとして、ｉ回目
の相関係数の測定データＸi(t)の信号成分をｓi 、雑音
成分をｎi としたとき、Ｎ回の測定による信号成分の和
は(2) 式となる。

【００８３】

【数２】

【００８４】となる。(2)(3)式において、ｓ，ｎは信号
と雑音の平均振幅である。これにより、積和演算後のＳ
／Ｎは Ｓ／Ｎ＝Ｎｓ／（Ｎ^1/2 ｎ）＝Ｎ^1/2 （ｓ／ｎ） …(4) となる。(3) 式において、Ｎ回の積和演算によって、信
号成分がＮ倍になり、雑音成分がＮ^1/2 倍となり、これ
らを合計したＳ／Ｎ比が全体としてＮ^1/2 倍となること
が理解できる。

【００８５】したがって、雑音成分が大きい復調信号か
らこの雑音成分に埋もれた微弱信号が検出される。

【００８６】なお、Ｓ／Ｎ比の向上度合いは、図４
（ａ）（ｂ）に示すように、測定時間Ｔ_M （積和演算時
間）の他に、信号をＡ／Ｄ変換する場合におけるサンプ
リング信号の周波数ｆ_S を高くして、積和演算を実施す
る場合におけるデータ数を増加してもよい。

【００８７】そして、この実施例のデジタル相関器が組
込まれた距離測定装置においては、一般に、送信信号処
理部１３からアンテナ１７を介して送信された合成信号
ｅが、受信信号処理部１８にて受信される被測定伝送路
を伝搬される過程において、大きな雑音が混入して、受
信信号ｇや復調信号ｐのＳ／Ｎ比が大幅に低下してい
る。

【００８８】しかし、デジタル相関器で復調信号ｐと遅
延ＰＮパターン信号ｄ₁ との相関係数Ｒ（τ）を算出す
ることによって、遅延時間τを変化させた場合における
最大相関係数Ｒ（τ）_max を高い精度で検出できる。

【００８９】なお、一つの遅延時間τにおける相関係数
Ｒ（τ）の測定時間Ｔ_M を大きく設定することによっ
て、各遅延時間τにおける相関係数Ｒ（τ）の測定精度
をより一層向上できるので、最終的に得られる被測定伝
送路の距離Ｌの測定精度をより一層向上できる。

【００９０】さらに、このデジタル相関器においては、
図１に示すように、論理反転器３０、全加算器３３，積
算値ラッチ回路３４及び各信号値の入力タイミングを調
整するための複数のラッチ回路２７，２９，３１．３２
等の比較的安価なデジタル回路素子で構成しているの
で、回路構成が複雑化したり、製造費が大幅に上昇する
ことはない。

【００９１】なお、実施例装置においては、デジタル相
関器を図１の一点鎖線内で示した各デジタル回路素子で
構成したが、この一点鎖線内の各デジタル回路素子の他
に、Ａ／Ｄ変換器２４，ＰＮパターン発生器１１，１１
ａ，遅延時間設定レジスタ２８，出力ゲート回路３５及
びタイミング制御部３６を含めた広い範囲をデジタル相
関器と見なすことも可能である。

【００９２】

【発明の効果】以上説明したように本発明のデジタル相
関器においては、論理反転器、全加算器，積算値ラッチ
回路でもって、相関係数を得るための関和演算をデジタ
ル的に実行している。

【００９３】したがって、従来のアナログ相関器のよう
にアナログの乗算器やアナログの積分器が組込まれてい
ないので、たとえＳ／Ｎ比を向上させる目的で長時間に
亘って積和演算を実施したとしても、直流ドリフトが発
生することはないので、高い精度で相関係数を算出でき
る。

【００９４】また、論理反転器、全加算器，積算値ラッ
チ回路等の比較的安価なデジタル回路素子で構成してい
るので、回路構成が複雑化したり、製造費が大幅に上昇
することはない。

【図面の簡単な説明】

【図１】 本発明の一実施例のデジタル相関器が組込ま
れた距離測定装置の概略構成を示すブロック図

【図２】 同実施例デジタル相関器の動作を示すタイム
チャート

【図３】 同じく同実施例デジタル相関器の動作を示す
タイムチャート

【図４】 同実施例デジタル相関器に入力される復調信
号における信号と雑音との関係を示す図

【図５】 従来のアナログ相関器を用いた信号処理回路
の概略構成を示すブロック図

【図６】 同アナログ相関器に組込まれたアナログ積分
器を示す回路図

【図７】 同アナログ相関器の動作を示すタイムチャー
ト

【符号の説明】

１１，１１ａ…ＰＮパターン発生器、１３…信号送信処
理装置、１４…信号合成器、１５…搬送波発振器、１
６，３１…増幅器、１７，１９…アンテナ、１８…信号
受信処理部、２０…バンドパスフィルタ、２２…復調
器、２３…ローパスフィルタ、２４…Ａ／Ｄ変換器、２
６…デジタル相関器、２７，２９…入力ラッチ回路、２
８…遅延時間設定レジスタ、３０…論理反転器、３１，
３２…中間ラッチ回路、３３…全加算器、３４…積算値
ラッチ回路、３５…出力ゲート回路、３６…タイミング
制御部、３９…制御部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀内 幸夫 東京都新宿区西新宿２丁目３番２号 国際 電信電話株式会社内 (72)発明者 山本 周 東京都新宿区西新宿２丁目３番２号 国際 電信電話株式会社内 (72)発明者 秋葉 重幸 東京都新宿区西新宿２丁目３番２号 国際 電信電話株式会社内 (72)発明者 若林 博晴 東京都新宿区西新宿２丁目３番２号 国際 電信電話株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力端子に複数ビット構成の第１の入力
   値が順次入力され、制御端子に二値で表される第２の入
   力値が順次入力され、前記制御端子に入力される第２の
   入力値が前記二値の一方状態を示すとき前記第１の入力
   値を出力し、前記第２の入力値が前記二値の他方状態を
   示すとき前記第１の入力値の１の補数値を出力する論理
   反転器(30)と、 入力された積算値をラッチする積算値ラッチ回路(34)
   と、 前記第２の入力値が前記二値の一方状態のとき前記論理
   反転器の出力値と前記積算値ラッチ回路にラッチされた
   積算値とを加算して新たな積算値として前記積算値ラッ
   チ回路に送出するとともに、前記第２の入力値が前記二
   値の他方状態のとき前記加算された積算値に１を加算し
   て２の補数にして新たな積算値として前記積算値ラッチ
   回路に送出する全加算器(33)とを備えたデジタル相関
   器。
2. 【請求項２】 ＰＮパターン信号を出力するＰＮパター
   ン発生器(11)と、 このＰＮパターン発生器から出力され伝送路を経由して
   受信されたＰＮパターン信号をＡ／Ｄ変換するＡ／Ｄ変
   換器(25)と、 前記ＰＮパターン発生器から出力されたＰＮパターン信
   号に対して所定時間遅延した遅延ＰＮパターン信号を出
   力する遅延ＰＮパターン信号発生手段(11a,28)と、 入力端子に前記Ａ／Ｄ変換器から出力された受信ＰＮパ
   ターン信号の各信号値が第１の入力値として順次入力さ
   れ、制御端子に前記遅延ＰＮパターン信号発生手段から
   遅延ＰＮパターン信号の各信号値が二値で表される第２
   の入力値として順次入力され、前記制御端子に入力され
   る第２の入力値が前記二値の一方状態を示すとき前記第
   １の入力値を出力し、前記第２の入力値が前記二値の他
   方状態を示すとき前記第１の入力値の１の補数値を出力
   する論理反転器(33)と、 入力された積算値をラッチする積算値ラッチ回路(34)
   と、 前記第２の入力値が前記二値の一方状態のとき前記論理
   反転器の出力値と前記積算値ラッチ回路にラッチされた
   積算値とを加算して新たな積算値として前記積算値ラッ
   チ回路に送出するとともに、前記第２の入力値が前記二
   値の他方状態のとき前記加算された積算値に１を加算し
   て２の補数にして新たな積算値として前記積算値ラッチ
   回路に送出する全加算器(33)と、 入力された出力指令に応動して前記積算値ラッチ回路に
   ラッチされている積算値を外部へ送出する出力ゲート回
   路(35)と、 予め設定された積算周期経過毎に前記積算値ラッチ回路
   へ積算値のクリア指令を送出するとともに前記出力ゲー
   ト回路へ出力指令を送出するタイミング制御部(36)とを
   備えたデジタル相関器。