JPH10135740A - 発振装置 - Google Patents

Abstract

(57)【要約】 【課題】回路規模を増大させることなく、内部回路の誤
動作を防止することができるスタータ付の発振装置を提
供すること。 【解決手段】スタータに誤動作防止回路を設け、発振回
路の出力信号の状態に応じて、スタータを構成するクロ
ックドインバータの第１のＰ型ＭＯＳトランジスタがオ
フ状態のときに、第２のＰ型ＭＯＳトランジスタをオフ
状態とし、同様に、クロックドインバータの第１のＮ型
ＭＯＳトランジスタがオフ状態のときに、第２のＮ型Ｍ
ＯＳトランジスタをオフ状態とすることにより、上記課
題を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、発振回路の発振の
開始を補助するスタータを有する発振装置に関するもの
である。

【０００２】

【従来の技術】発振装置において、発振回路は、基本的
に、所定の周波数で発振する共振子と、この共振子の出
力信号を増幅する発振バッファとにより構成されてい
る。ここで、発振バッファは、共振子の発振周波数に応
じて、その駆動能力が適宜決定されるものであって、共
振子の発振周波数が、例えば３２ＫＨｚのように比較的
低い場合には、消費電流を低減する等の他の理由にもよ
り、比較的駆動能力の小さいものが用いられている。

【０００３】このため、比較的低い周波数で発振する発
振回路を用いた発振装置においては、発振回路が発振を
開始するまでに必要な発振開始時間が増大してしまうと
いう問題点があった。例えば、上述するように、共振子
の発振周波数が３２ＫＨｚの場合には、発振開始時間は
１秒程度にまで増大する。従って、この発振回路の発振
の開始を補助し、発振開始時間を短縮するためにスター
タが用いられている。

【０００４】ここで、図７に、スタータを有する発振装
置の一例の構成回路図を示す。図示例の発振装置６０
は、基本的に、所定の周波数で発振する発振回路１２、
および、この発振回路１２の発振の開始を補助するスタ
ータ６４により構成されている。

【０００５】まず、発振回路１２は、水晶振動子１６、
比較的駆動能力の小さい発振バッファ１８、抵抗素子２
０、容量素子２２，２４および出力バッファ６６により
構成されている。水晶振動子１６、発振バッファ１８お
よび抵抗素子２０は互いに並列に接続され、容量素子２
２，２４は、それぞれ水晶振動子１６の両端とグランド
との間に接続されている。また、発振バッファ１８の出
力端子は、出力バッファ６６の入力端子に接続されてい
る。

【０００６】この発振回路１２において、水晶振動子１
６は、所定周波数の正弦波を出力する。抵抗素子２０
は、水晶振動子１６の両端を接続するバイアス抵抗であ
って、発振バッファ１８および容量素子２２，２４とと
もに、水晶振動子１６が出力する正弦波を所定振幅に増
幅する。所定振幅に増幅された正弦波は、出力バッファ
６６によって方形波に波形整形され、例えばクロック信
号等として、図示していない内部回路に供給される。

【０００７】また、スタータ６４は、比較的駆動能力の
大きいクロックドインバータ２６、および、インバータ
６８により構成されており、クロックドインバータ２６
は、電源とグランドとの間に直列接続されたＰ型ＭＯＳ
トランジスタ（以下、ＰＭＯＳという）３６，３８、お
よび、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳとい
う）４０，４２により構成されている。

【０００８】ＰＭＯＳ３８およびＮＭＯＳ４０のゲート
は短絡され、発振バッファ１８の入力端子に接続されて
いる。同様に、ＰＭＯＳ３８およびＮＭＯＳ４０のドレ
インも短絡され、発振バッファ１８の出力端子に接続さ
れている。また、ＰＭＯＳ３６のゲートには、インバー
タ６８を介して、クロックドインバータ２６のオン状態
／オフ状態を制御するイネーブル信号ＥＮが入力され、
ＮＭＯＳ４２のゲートには、イネーブル信号ＥＮが直接
入力されている。

【０００９】このスタータ６４において、クロックドイ
ンバータ２６は、イネーブル信号ＥＮをアクティブ状
態、図示例においては、アクティブ状態のハイレベルに
することによりオン状態とされ、発振バッファ１８の入
力端子および出力端子と並列に、かつ、電気的に接続さ
れる。これとは逆に、イネーブル信号ＥＮを非アクティ
ブ状態のローレベルにすることにより、クロックドイン
バータ２６は、発振バッファ１８から電気的に切り離さ
れる。

【００１０】発振装置６０においては、例えば電源投入
時にイネーブル信号ＥＮをハイレベルとしてクロックド
インバータ２６をオン状態とし、発振回路１２が発振を
開始するまでの一定期間、発振バッファ１８および駆動
能力の大きいクロックドインバータ２６で水晶振動子１
６の出力信号を増幅し、発振開始後にイネーブル信号Ｅ
Ｎをローレベルとし、駆動能力の小さい発振バッファ１
８だけで水晶振動子１６の出力信号を増幅する。これに
より、発振開始時間が短縮される。

【００１１】しかしながら、スタータ６４を有する従来
の発振装置６０においては、例えば図８のシミュレーシ
ョン結果に示されるように、イネーブル信号ＥＮを非ア
クティブ状態のローレベルとした瞬間に、発振回路１２
の出力信号（Ｈ）に、１〜２ｎＳ程度のノイズが発生し
てしまう。発振回路１２の出力信号は、例えばクロック
信号等として、図示していない内部回路に供給されて使
用されるため、内部回路が誤動作する原因の１つになる
という問題点があった。

【００１２】このような発振装置の問題点の１つの解決
策として、例えば特開平第４−２００００９号公報に開
示された発振装置がある。図９に概念的に示されるよう
に、この発振装置７０は、複数個に分割したクロックド
インバータ７２を並列接続して構成したもので、これら
の並列接続された全部のクロックドインバータ７２を、
発振回路１２の発振開始時に同時にオン状態とし、経時
とともに１つずつオフ状態にするように構成したもので
ある。

【００１３】この発振装置７０によれば、例えば図１０
のシミュレーション結果に示されるように、複数個に分
割したクロックドインバータ７２を１つずつオフ状態に
する瞬間に、発振バッファ１８の出力信号（Ｊ）に発生
するノイズの大きさを低減することができ、これによ
り、内部回路の誤動作を防止することができる。しか
し、この発振装置７０では、クロックドインバータ７２
の分割数に応じて回路規模や配線領域が増大し、レイア
ウト面積が増大するという問題点がある。

【００１４】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく種々の問題点をかえりみて、回路規模
を増大させることなく、内部回路の誤動作を防止するこ
とができるスタータ付の発振装置を提供することにあ
る。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、所定の周波数で発振する発振回路と、こ
の発振回路の発振の開始を補助するスタータとを有する
発振装置であって、前記スタータは、電源とグランドと
の間に、第１および第２のＰ型ＭＯＳトランジスタ、な
らびに、第１および第２のＮ型ＭＯＳトランジスタが直
列接続されたクロックドインバータと、前記発振回路の
出力信号の状態に応じて、前記第１のＰ型ＭＯＳトラン
ジスタがオフ状態のときに、前記第２のＰ型ＭＯＳトラ
ンジスタをオフ状態とし、前記第１のＮ型ＭＯＳトラン
ジスタがオフ状態のときに、前記第２のＮ型ＭＯＳトラ
ンジスタをオフ状態とする誤動作防止回路とを有するこ
とを特徴とする発振装置を提供するものである。

【００１６】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の発振装置を詳細に説明する。
図１は、本発明の発振装置の一実施例の構成回路図であ
る。この図に示されるように、本発明の発振装置１０
は、基本的に、所定の周波数で発振する発振回路１２、
および、この発振回路１２の発振の開始を補助するスタ
ータ１４により構成されている。

【００１７】図示例の発振装置１０において、発振回路
１２は、コルピッツ型の水晶発振回路であって、比較的
低い周波数で発振する水晶振動子１６、比較的駆動能力
の小さい発振バッファ１８、抵抗素子２０および容量素
子２２，２４により構成されている。水晶振動子１６、
発振バッファ１８および抵抗素子２０は互いに並列に接
続され、容量素子２２，２４は、それぞれ水晶振動子１
６の両端とグランドとの間に接続されている。

【００１８】この発振回路１２において、水晶振動子１
６は、比較的低い周波数の正弦波を出力する。抵抗素子
２０は、水晶振動子１６の両端を接続するバイアス抵抗
であって、発振バッファ１８および容量素子２２，２４
とともに、水晶振動子１６が出力する正弦波を所定振幅
に増幅する。所定振幅に増幅された正弦波は、図示して
いない出力バッファにより方形波に波形整形され、例え
ばクロック信号等として、図示していない内部回路に供
給される。

【００１９】なお、本発明の発振装置に用いられる発振
回路は、図示例のコルピッツ型の水晶発振回路に限定さ
れず、例えば水晶振動子やセラミック発振子等の共振
子、および、発振バッファにより構成された発振回路で
あれば、従来公知のあらゆる種類の発振回路を用いるこ
とができる。

【００２０】次いで、スタータ１４は、比較的低い周波
数で発振する発振回路１２の発振の開始を補助するため
のものであって、すなわち、図示例の発振装置１０にお
いては、発振回路１２の発振開始時に、発振バッファ１
８の駆動能力を補助することにより、発振回路１２が発
振を開始するまでに必要な発振開始時間を短縮するため
のものであって、比較的駆動能力の大きいクロックドイ
ンバータ２６、および、誤動作防止回路２８により構成
されている。

【００２１】スタータ１４において、クロックドインバ
ータ２６は、電源とグランドとの間に直列接続されたＰ
型ＭＯＳトランジスタ（以下、ＰＭＯＳという）３６，
３８およびＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳと
いう）４０，４２により構成されている。ＰＭＯＳ３８
およびＮＭＯＳ４０のゲート同士は短絡されて、発振バ
ッファ１８の入力端子に接続され、そのドレイン同士も
短絡されて発振バッファ１８の出力端子に接続されてい
る。

【００２２】誤動作防止回路２８は、クロックドインバ
ータ２６のオン状態／オフ状態を制御するイネーブル信
号ＥＮに応じて、クロックドインバータ２６をオン状態
とし、イネーブル信号ＥＮ、および、発振回路１２の出
力信号の状態に応じて、クロックドインバータ２６に電
流が流れないタイミングで、クロックドインバータ２６
をオフ状態にするためのもので、図示例においては、Ｓ
Ｒラッチ３０，３２およびインバータ３４により構成さ
れている。

【００２３】ＳＲラッチ３０，３２のセット端子Ｓに
は、イネーブル信号ＥＮが入力されている。ＳＲラッチ
３０のリセット端子Ｒには、インバータ３４を介して、
発振バッファ１８の出力端子が接続され、同様に、ＳＲ
ラッチ３２のリセット端子Ｒには発振バッファ１８の出
力端子が直接接続され、ＳＲラッチ３０の反転出力端子
ＱＮおよびＳＲラッチ３２の出力端子Ｑは、それぞれク
ロックドインバータ２６を構成するＰＭＯＳ３６および
ＮＭＯＳ４２のゲートに入力されている。

【００２４】ここで、図２に、ＳＲラッチの一例の構成
回路図を示す。図示例のＳＲラッチ４４において、ＮＯ
Ｒゲート４６，４８の一方の入力端子および出力端子は
互いにクロスカップル接続され、その他方の入力端子に
は、それぞれセット信号Ｓおよびリセット信号Ｒが入力
されている。また、ＮＯＲゲート４６の出力信号は、反
転出力信号ＱＮとして出力されるとともに、インバータ
５０を介して、出力信号Ｑとして出力されている。

【００２５】図示例のスタータ１４においては、イネー
ブル信号ＥＮをアクティブ状態のハイレベルにすること
により、ＳＲラッチ３０，３２が無条件にセットされ
て、ＳＲラッチ３０の反転出力信号はローレベル、か
つ、ＳＲラッチ３２の出力信号はハイレベルになる。こ
れにより、ＰＭＯＳ３６およびＮＭＯＳ４２はともにオ
ン状態とされ、クロックドインバータ２６は、発振バッ
ファ１８の入力端子および出力端子と並列に、かつ、電
気的に接続される。

【００２６】これとは逆に、イネーブル信号ＥＮを非ア
クティブ状態のローレベルにすることにより、例えば図
３の真理値表に示されるように、発振回路１２の出力信
号（Ａ）の状態に応じて、ＳＲラッチ３０の反転出力信
号（Ｂ）、および、ＳＲラッチ３２の出力信号（Ｃ）の
状態が変化し、これにより、ＰＭＯＳ３６およびＮＭＯ
Ｓ４２が１つずつ順次オフ状態とされ、クロックドイン
バータ２６は、発振バッファ１８から電気的に切り離さ
れる。

【００２７】例えば、発振回路１２の出力信号の１つで
ある発振バッファ１８の出力信号がローレベルのときに
は、ＰＭＯＳ３８がオフ状態であり、電源からＰＭＯＳ
３６，３８を介して発振バッファ１８の出力端子に電流
は流れていない。このとき、ＳＲラッチ３０は、インバ
ータ３４を介して、そのリセット端子Ｒにハイレベルが
入力され、リセットされる。これにより、ＳＲラッチ３
０の反転出力信号はハイレベルとなり、ＰＭＯＳ３６は
オフ状態とされる。

【００２８】また、発振バッファ１８の出力信号がハイ
レベルのときには、ＮＭＯＳ４０はオフ状態であり、発
振バッファ１８の出力端子からＮＭＯＳ４０，４２を介
してグランドに電流は流れていない。このとき、ＳＲラ
ッチ３２は、そのリセット端子Ｒに、発振バッファ１８
の出力信号のハイレベルが直接入力され、リセットされ
る。これにより、ＳＲラッチ３２の出力信号はローレベ
ルとなり、ＮＭＯＳ４２はオフ状態とされる。

【００２９】本発明の発振装置１０においては、例えば
電源投入時にイネーブル信号ＥＮをハイレベルとしてク
ロックドインバータ２６をオン状態とし、発振回路１２
が発振を開始するまでの一定期間、発振回路１２の駆動
能力の小さい発振バッファ１８に加えて、さらにスター
タ１４の駆動能力の大きいクロックドインバータ２６の
両方で水晶振動子１６の出力信号を増幅させる。これに
より、発振回路１２を短い時間で発振させることができ
る。

【００３０】また、発振回路１２が発振を開始した後
は、イネーブル信号ＥＮをローレベルとすることによ
り、スタータ１４において、クロックドインバータ２６
に電流が流れないタイミングで、クロックドインバータ
２６が自動的にオフ状態にされ、発振バッファ１８から
電気的に切り離される。これにより、駆動能力の小さい
発振バッファ１８だけで水晶振動子１６の出力信号を増
幅することができ、消費電流を低減することができる。

【００３１】このように、本発明の発振装置１０におい
ては、イネーブル信号ＥＮを非アクティブ状態にする
と、発振回路１２の出力信号の状態に応じて、クロック
ドインバータ２６に電流が流れないタイミングで、クロ
ックドインバータ２６が自動的にオフ状態にされるた
め、発振回路１２の出力信号にノイズが発生するのを防
止することができ、発振回路１２の出力信号により動作
する内部回路の誤動作を防止することができる。

【００３２】なお、本発明の発振装置において、誤動作
防止回路２８の機能を実現するための回路構成は、上述
する本実施例のように、ＳＲラッチ３０，３２およびイ
ンバータ３４に限定されるものではない。また、誤動作
防止回路２８において使用される発振回路１２の出力信
号としては、図示例においては、発振バッファ１８の入
力端子および出力端子における信号のいずれか、また
は、両方を用いることができる。

【００３３】例えば、図４に、本発明の発振装置の別の
実施例の構成回路図を示す。図示例の発振装置５２は、
図１に示される発振装置１０において、ＳＲラッチ３
０，３２のリセット端子Ｒに、発振回路１２の出力信号
として、発振バッファ１８の出力端子における信号を入
力する代わりに、それぞれ比較的しきい値が高いインバ
ータ５４，５６、および、比較的しきい値が低いインバ
ータ５８を介して、発振バッファ１８の入力端子におけ
る信号を入力したものである。

【００３４】この発振装置５２は、基本的には、図１に
示される発振装置１０と同じように動作するもので、発
振バッファ１８の入力端子における信号の状態に応じ
て、クロックドインバータ２６に電流が流れないタイミ
ングで、クロックドインバータ２６をオフ状態にする。
すなわち、誤動作防止回路２８を構成するＳＲラッチ３
０，３２の出力信号の状態は、発振バッファ１８の入力
端子における信号の状態に応じて、図５の真理値表に示
されるように変化する。

【００３５】すなわち、発振バッファ１８の入力端子に
おける信号（Ｄ）が、ローレベルからハイレベルに変化
するときには、まず、ＰＭＯＳ３８がオフ状態になった
後、比較的高いしきい値を持つインバータ５４，５６の
しきい値に到達したときに、インバータ５４の出力がロ
ーレベルに変化し、インバータ５６の出力がハイレベル
に変化する。これにより、ＳＲラッチ３０がリセットさ
れ、その反転出力信号（Ｅ）はハイレベルとなり、ＰＭ
ＯＳ３６がオフ状態とされる。

【００３６】同様に、発振バッファ１８の入力端子にお
ける信号（Ｄ）が、ハイレベルからローレベルに変化す
るときには、まず、ＮＭＯＳ４０がオフ状態となった
後、比較的低いしきい値を持つインバータ５８のしきい
値に到達したときに、インバータ５８の出力がハイレベ
ルに変化する。これにより、ＳＲラッチ３２がリセット
され、その出力信号（Ｆ）はローレベルとなり、ＮＭＯ
Ｓ４２がオフ状態とされる。

【００３７】このように、図示例の発振装置５２におい
ては、インバータ５４，５６のしきい値を比較的高く設
定し、かつ、インバータ５８のしきい値を比較的低く設
定したことにより、ＰＭＯＳ３８が完全にオフ状態とさ
れた後に、ＰＭＯＳ３６をオフ状態にすることができ、
同様に、ＮＭＯＳ４０が完全にオフ状態とされた後に、
ＮＭＯＳ４２をオフ状態にすることができるため、発振
回路１２の出力信号にノイズが発生するのを完全に防止
することができる。

【００３８】ここで、図６に、本発明の発振装置の動作
を表す一実施例のタイミングチャートを示す。図示例の
タイミングチャートは、図４に示される発振装置５２に
おいて、発振回路１２の出力信号（Ｇ）のシミュレーシ
ョン結果を示したもので、イネーブル信号ＥＮを非アク
ティブ状態であるローレベルとした瞬間に、ＰＭＯＳ３
６がオフ状態とされ、その後、発振回路１２の出力信号
が立ち上がって、約２．６Ｖ付近まで到達したときに、
ＮＭＯＳ４２がオフ状態とされている。

【００３９】図示例の発振装置５２においては、発振回
路１２からクロックドインバータ２６を電気的に切り離
すときに、従来のスタータ付き発振装置で見られたよう
なノイズは発生していない。なお、イネーブル信号ＥＮ
を非アクティブ状態にした瞬間に、発振回路１２の出力
信号に若干の歪みが発生しているが、発振バッファ１８
や、スタータ１４を構成するインバータ５４，５６，５
８、クロックドインバータ２６等のしきい値を適宜調整
して、この歪みを完全に抑えることもできる。

【００４０】以上、本発明の発振装置について詳細に説
明したが、本発明は上記実施例だけに限定されず、本発
明の主旨を逸脱しない範囲において、種々の改良や変更
をしてもよいのはもちろんである。

【００４１】

【発明の効果】以上詳細に説明した様に、本発明の発振
装置は、発振回路の発振の開始を補助するスタータを有
するもので、誤動作防止回路を設け、発振回路の出力信
号の状態に応じて、スタータを構成するクロックドイン
バータに電流が流れないタイミングで、クロックドイン
バータをオフ状態にするようにしたものである。これに
より、本発明の発振装置によれば、発振開始時に、スタ
ータを用いて発振開始時間を短縮できるのはもちろん、
発振後は、発振バッファからスタータを電気的に切り離
すことにより、消費電流を低減することもできる。ま
た、本発明の発振装置によれば、誤動作防止回路を設け
たことによる回路規模の増大もほとんどないし、誤動作
防止回路により、発振回路の出力信号の状態に応じて、
スタータが発振バッファから電気的に切り離されるた
め、発振回路の出力信号にノイズが発生せず、内部回路
の誤動作を防止することができる。

【図面の簡単な説明】

【図１】 本発明の発振装置の一実施例の構成回路図で
ある。

【図２】 ＳＲラッチの一例の構成回路図である。

【図３】 図１に示される本発明の発振装置で用いられ
ているＳＲラッチの出力信号の真理値表である。

【図４】 本発明の発振装置の別の実施例の構成回路図
である。

【図５】 図４に示される本発明の発振装置で用いられ
ているＳＲラッチの出力信号の真理値表である。

【図６】 図４に示される本発明の発振装置の動作を表
す一実施例のタイミングチャートである。

【図７】 従来の発振装置の一例の構成回路図である。

【図８】 図７に示される従来の発振装置の動作を表す
一例のタイミングチャートである。

【図９】 従来の発振装置の別の例の構成回路図であ
る。

【図１０】 図９に示される従来の発振装置の動作を表
す一例のタイミングチャートである。

【符号の説明】

１０，５２，６０，７０ 発振装置 １２ 発振回路 １４，６４ スタータ １６ 水晶振動子 １８ 発振バッファ ２０ 抵抗素子 ２２，２４ 容量素子 ２６，７２ クロックドインバータ ２８ 誤動作防止回路 ３０，３２，４４ ＳＲラッチ ３４，５０，５４，５６，５８，６８ インバータ ３６，３８ Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ） ４０，４２ Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ） ４６，４８ ＮＯＲゲート ６６ 出力バッファ

Claims (1)

【特許請求の範囲】
1. 【請求項１】所定の周波数で発振する発振回路と、この
   発振回路の発振の開始を補助するスタータとを有する発
   振装置であって、 前記スタータは、電源とグランドとの間に、第１および
   第２のＰ型ＭＯＳトランジスタ、ならびに、第１および
   第２のＮ型ＭＯＳトランジスタが直列接続されたクロッ
   クドインバータと、前記発振回路の出力信号の状態に応
   じて、前記第１のＰ型ＭＯＳトランジスタがオフ状態の
   ときに、前記第２のＰ型ＭＯＳトランジスタをオフ状態
   とし、前記第１のＮ型ＭＯＳトランジスタがオフ状態の
   ときに、前記第２のＮ型ＭＯＳトランジスタをオフ状態
   とする誤動作防止回路とを有することを特徴とする発振
   装置。