JPH10116495A - メモリセルのスレッシュホールド電圧を読取る場合に粗目−微細サーチを使用する読取回路 - Google Patents
メモリセルのスレッシュホールド電圧を読取る場合に粗目−微細サーチを使用する読取回路Info
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- JPH10116495A JPH10116495A JP6989497A JP6989497A JPH10116495A JP H10116495 A JPH10116495 A JP H10116495A JP 6989497 A JP6989497 A JP 6989497A JP 6989497 A JP6989497 A JP 6989497A JP H10116495 A JPH10116495 A JP H10116495A
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters
Abstract
(57)【要約】 （修正有）
【課題】 高速、かつ高精度の読取回路を提供する。
【解決手段】 読取回路は、メモリセル２１１のゲート
電圧を変化させるドライバ２６０、及びメモリセルがト
リップする時を識別する検知回路２４０とを有してい
る。ドライバ２６０は、ゲート電圧をランプアップさせ
る段階及びゲート電圧をランプダウンさせる段階を使用
してメモリセルのスレッシュホールド電圧をサーチす
る。各段階は、検知回路が、メモリセルがトリップ、即
ち導通状態を開始又は停止することを検知する時に終了
する。該サーチの初期の段階は、ゲート電圧が迅速にス
レッシュホールド電圧に到達するように高いランプレー
トを有している。一方、後の段階では、正確なスレッシ
ュホールド電圧の読みを与えるためにゲート電圧のラン
プレートは遅くなる。読取時間を更に減少させるため
に、サーチプロセスを可能なスレッシュホールド電圧範
囲の中間の電圧で開始させることが可能である。
電圧を変化させるドライバ２６０、及びメモリセルがト
リップする時を識別する検知回路２４０とを有してい
る。ドライバ２６０は、ゲート電圧をランプアップさせ
る段階及びゲート電圧をランプダウンさせる段階を使用
してメモリセルのスレッシュホールド電圧をサーチす
る。各段階は、検知回路が、メモリセルがトリップ、即
ち導通状態を開始又は停止することを検知する時に終了
する。該サーチの初期の段階は、ゲート電圧が迅速にス
レッシュホールド電圧に到達するように高いランプレー
トを有している。一方、後の段階では、正確なスレッシ
ュホールド電圧の読みを与えるためにゲート電圧のラン
プレートは遅くなる。読取時間を更に減少させるため
に、サーチプロセスを可能なスレッシュホールド電圧範
囲の中間の電圧で開始させることが可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタのス
レッシュホールド電圧を読取る回路及び方法に関するも
のであって、更に、アナログ及びマルチレベルメモリに
対する読取回路に関するものである。
レッシュホールド電圧を読取る回路及び方法に関するも
のであって、更に、アナログ及びマルチレベルメモリに
対する読取回路に関するものである。
【０００２】
【従来の技術】１９９４年１１月２日付で出願したＳａ
ｕ． Ｃ Ｗｏｎｇ及びＨｏｃｋ Ｃ． Ｓｏによる
「高分解能アナログ記憶ＥＰＲＯＭ及びフラッシュＥＰ
ＲＯＭ（Ｈｉｇｈ Ｒｅｓｏｌｕｔｉｏｎ Ａｎａｌｏ
ｇ Ｓｔｏｒａｇｅ ＥＰＲＯＭａｎｄ Ｆｌａｓｈ
ＥＰＲＯＭ」）という名称の米国特許出願第０８／３３
３，３８１号はアナログメモリを記載しており且つその
全体を引用によって本明細書に取込む。この特許出願に
記載されているメモリの一実施例は、メモリセル内のフ
ローティングゲートトランジスタのゲート電圧をゆっく
りとランプ、即ち所定の勾配で変化させ、且つ該メモリ
セルが電流を導通し始める時を検知する読取回路を含ん
でいる。メモリセルが導通を開始するゲート電圧は、メ
モリセルのスレッシュホールド電圧を表わしており、従
ってスレッシュホールド電圧としてメモリセル内に記憶
即ち格納されているアナログ値を表わしている。
ｕ． Ｃ Ｗｏｎｇ及びＨｏｃｋ Ｃ． Ｓｏによる
「高分解能アナログ記憶ＥＰＲＯＭ及びフラッシュＥＰ
ＲＯＭ（Ｈｉｇｈ Ｒｅｓｏｌｕｔｉｏｎ Ａｎａｌｏ
ｇ Ｓｔｏｒａｇｅ ＥＰＲＯＭａｎｄ Ｆｌａｓｈ
ＥＰＲＯＭ」）という名称の米国特許出願第０８／３３
３，３８１号はアナログメモリを記載しており且つその
全体を引用によって本明細書に取込む。この特許出願に
記載されているメモリの一実施例は、メモリセル内のフ
ローティングゲートトランジスタのゲート電圧をゆっく
りとランプ、即ち所定の勾配で変化させ、且つ該メモリ
セルが電流を導通し始める時を検知する読取回路を含ん
でいる。メモリセルが導通を開始するゲート電圧は、メ
モリセルのスレッシュホールド電圧を表わしており、従
ってスレッシュホールド電圧としてメモリセル内に記憶
即ち格納されているアナログ値を表わしている。
【０００３】読取られたアナログ値の精度は、ゲート電
圧がランプされるレート（速度）及びメモリセルが導通
しているか否かを検知する回路の速度及び感度に依存す
る。精度を改善するために、メモリセルが導通を開始す
るのとメモリセルが導通していることを検知することと
の間でゲート電圧が殆ど変化することがないようにゲー
ト電圧はゆっくりとランプされる。然しながら、ゆっく
りとしたランプレートはセルのスレッシュホールド電圧
へ到達するのにより多くの時間を必要とし、そのことは
メモリの読取時間を増加させる。高精度を維持しながら
より高速の読取回路が所望されている。
圧がランプされるレート（速度）及びメモリセルが導通
しているか否かを検知する回路の速度及び感度に依存す
る。精度を改善するために、メモリセルが導通を開始す
るのとメモリセルが導通していることを検知することと
の間でゲート電圧が殆ど変化することがないようにゲー
ト電圧はゆっくりとランプされる。然しながら、ゆっく
りとしたランプレートはセルのスレッシュホールド電圧
へ到達するのにより多くの時間を必要とし、そのことは
メモリの読取時間を増加させる。高精度を維持しながら
より高速の読取回路が所望されている。
【０００４】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、高精度で且つ高速の読取回路及び方法を提
供することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、高精度で且つ高速の読取回路及び方法を提
供することを目的とする。
【０００５】
【課題を解決するための手段】本発明によれば、読取回
路が読取プロセス期間中に選択したメモリセルのゲート
電圧を段階的にランプアップまたはランプダウンさせる
ワード線ドライバを有している。各段階においてゲート
電圧は一方の方向へランプされ且つ選択されたメモリセ
ルがトリップしたこと、即ち導通状態を停止するかまた
は開始させたことを表わす信号を検知回路が発生する場
合に終了する。各段階の終了時におけるゲート電圧は、
選択されたメモリセルがトリップしたことを検知するの
に必要とされた時間及びゲート電圧が変化するレート
（即ち、速度または割合）に依存する量だけ該メモリセ
ルに対するトリップ点から異なっている。読取プロセス
の初期の段階においては比較的高いランプレートを有し
ており、従ってゲート電圧は選択されたメモリセルをト
リップさせるのに充分に迅速に変化する。高いランプレ
ートは、トリップ点の不正確な値であるゲート電圧にお
いて初期の段階を終了させる。後の段階において、特に
最後の段階においては、低いランプレートを有しており
且つ正確な値のトリップ点において終了し、従って最後
の段階の終了時におけるゲート電圧はメモリセルのスレ
ッシュホールド電圧及びその中に記憶されている値を正
確に表わす。
路が読取プロセス期間中に選択したメモリセルのゲート
電圧を段階的にランプアップまたはランプダウンさせる
ワード線ドライバを有している。各段階においてゲート
電圧は一方の方向へランプされ且つ選択されたメモリセ
ルがトリップしたこと、即ち導通状態を停止するかまた
は開始させたことを表わす信号を検知回路が発生する場
合に終了する。各段階の終了時におけるゲート電圧は、
選択されたメモリセルがトリップしたことを検知するの
に必要とされた時間及びゲート電圧が変化するレート
（即ち、速度または割合）に依存する量だけ該メモリセ
ルに対するトリップ点から異なっている。読取プロセス
の初期の段階においては比較的高いランプレートを有し
ており、従ってゲート電圧は選択されたメモリセルをト
リップさせるのに充分に迅速に変化する。高いランプレ
ートは、トリップ点の不正確な値であるゲート電圧にお
いて初期の段階を終了させる。後の段階において、特に
最後の段階においては、低いランプレートを有しており
且つ正確な値のトリップ点において終了し、従って最後
の段階の終了時におけるゲート電圧はメモリセルのスレ
ッシュホールド電圧及びその中に記憶されている値を正
確に表わす。
【０００６】読取の開始時においての一層高いランプレ
ートと読取の終了時においての一層低いランプレートと
の結合がより小さな平均読取時間を与える。何故なら
ば、読取プロセスの精度を制御するより低いランプレー
トは早期の段階によって与えられる近似的な読取から小
さな量だけゲート電圧を変化させるに過ぎないからであ
る。平均及び最大読取時間を更に減少させるために、選
択されたセルのゲートは選択されたメモリセルに対する
可能なトリップ点の範囲に対する中間である電圧へ充電
させることが可能である。このことはトリップ点へ到達
するのに必要な最大ゲート電圧変化を半分にすることに
よって読取時間を減少させる。
ートと読取の終了時においての一層低いランプレートと
の結合がより小さな平均読取時間を与える。何故なら
ば、読取プロセスの精度を制御するより低いランプレー
トは早期の段階によって与えられる近似的な読取から小
さな量だけゲート電圧を変化させるに過ぎないからであ
る。平均及び最大読取時間を更に減少させるために、選
択されたセルのゲートは選択されたメモリセルに対する
可能なトリップ点の範囲に対する中間である電圧へ充電
させることが可能である。このことはトリップ点へ到達
するのに必要な最大ゲート電圧変化を半分にすることに
よって読取時間を減少させる。
【０００７】本発明の一側面によれば、ドライバと、検
知回路と、ランプ制御回路とを有する読取回路が、メモ
リセルのスレッシュホールド電圧がアナログ値又はマル
チビットデジタル値を表わすアナログメモリ又はマルチ
レベルメモリの夫々におけるメモリセルを読取るために
読取プロセスを実行する。該読取プロセスは、読取時間
が全てのステージ即ち段階を完了するのに必要な時間に
依存する場合には固定数の段階に対して実施することが
可能であり、又は読取時間が固定されている場合には、
固定数の段階の後に得られた値は読取時間の終了まで保
持される。一方、固定した読取時間を有する読取プロセ
スは可変数の完了された段階を有しており、且つ最後の
段階期間中に、非常に低いランプレートがゲート電圧を
選択されたメモリセルのトリップ点の小さな範囲内に維
持する。
知回路と、ランプ制御回路とを有する読取回路が、メモ
リセルのスレッシュホールド電圧がアナログ値又はマル
チビットデジタル値を表わすアナログメモリ又はマルチ
レベルメモリの夫々におけるメモリセルを読取るために
読取プロセスを実行する。該読取プロセスは、読取時間
が全てのステージ即ち段階を完了するのに必要な時間に
依存する場合には固定数の段階に対して実施することが
可能であり、又は読取時間が固定されている場合には、
固定数の段階の後に得られた値は読取時間の終了まで保
持される。一方、固定した読取時間を有する読取プロセ
スは可変数の完了された段階を有しており、且つ最後の
段階期間中に、非常に低いランプレートがゲート電圧を
選択されたメモリセルのトリップ点の小さな範囲内に維
持する。
【０００８】最後の段階の終了時におけるゲート電圧が
サンプルされ且つ選択されたメモリセル内に記憶されて
いる値を決定するために使用される。このサンプルされ
たゲート電圧は、最後の段階のランプレートによって決
定される精度でのトリップ点を表わすものであり、選択
されたセルの絶対スレッシュホールド電圧から幾分異な
るものであるが、選択されたメモリセルの相対的なスレ
ッシュホールド電圧及び選択されたメモリセル内に記憶
されている値を正確に表わすものである。
サンプルされ且つ選択されたメモリセル内に記憶されて
いる値を決定するために使用される。このサンプルされ
たゲート電圧は、最後の段階のランプレートによって決
定される精度でのトリップ点を表わすものであり、選択
されたセルの絶対スレッシュホールド電圧から幾分異な
るものであるが、選択されたメモリセルの相対的なスレ
ッシュホールド電圧及び選択されたメモリセル内に記憶
されている値を正確に表わすものである。
【０００９】
【発明の実施の形態】本発明の一側面によれば、トラン
ジスタのスレッシュホールド電圧を読取る方法が一連の
ステージ即ち段階で進行する。各段階はトランジスタの
ゲート電圧をその段階に対して選択された一方向及びレ
ート（速度又は割合）でランプさせ（即ち、変化させ）
且つゲート電圧における変化が該トランジスタをして該
トランジスタがターンオン又はターンオフするトリップ
点を交差させた後に終了する。ランプの方向及び大きさ
は、各段階が先行する段階から反対方向へゲート電圧を
ランプさせ且つ後の段階におけるランプレートは通常先
の段階におけるランプレートよりも一層小さいように選
択される。
ジスタのスレッシュホールド電圧を読取る方法が一連の
ステージ即ち段階で進行する。各段階はトランジスタの
ゲート電圧をその段階に対して選択された一方向及びレ
ート（速度又は割合）でランプさせ（即ち、変化させ）
且つゲート電圧における変化が該トランジスタをして該
トランジスタがターンオン又はターンオフするトリップ
点を交差させた後に終了する。ランプの方向及び大きさ
は、各段階が先行する段階から反対方向へゲート電圧を
ランプさせ且つ後の段階におけるランプレートは通常先
の段階におけるランプレートよりも一層小さいように選
択される。
【００１０】図１Ａはトランジスタを読取る粗目−微細
サーチプロセス期間中のＮチャンネルトランジスタのゲ
ート電圧ＶＧの一例を示している。Ｐチャンネルに対す
る読取プロセスも同様であり以下の説明から明らかであ
る。最初に、該トランジスタに対するゲート電圧ＶＧ及
びソース電圧ＶＳは０であり、且つトランジスタはオフ
である。読取プロセスの第一段階１１０期間中、ゲート
電圧ＶＧは約１．４×１０5 Ｖ／秒のレートでランプア
ップされる。例えば、全容量が１４ｐＦへ印加される約
２．０μＡの定電流はゲート電圧を１．４×１０5 Ｖ／
秒でランプアップさせる。該トランジスタのゲート電圧
がそのトランジスタのスレッシュホールド電圧ＶＴを通
過すると、該トランジスタはターンオンする。段階１１
０は該トランジスタのターンオンが検知される後まで継
続する。従って、ゲート電圧ＶＧは、トランジスタのタ
ーンオンを検知するのに必要な有限の応答時間期間中継
続して上昇し且つランプレート及び検知時間に依存する
量だけトリップ点及びスレッシュホールド電圧ＶＴをオ
ーバーシュートする。ゲート電圧ＶＧはスレッシュホー
ルド電圧ＶＴよりも一層大きな電圧ＶＧ１において段階
１１０を終了する。読取プロセス１２０の第二段階は、
段階１１０が終了する時に開始する。段階１２０期間
中、ゲート電圧ＶＧはランプダウンされる。ゲート電圧
ＶＧがスレッシュホールド電圧ＶＴより降下すると、該
トランジスタはターンオフする（再度トリップする）。
ゲート電圧が該トランジスタのスレッシュホールド電圧
を交差した後に発生するトランジスタのトリッピングが
検知されると、段階１２０は終了する。図１に示したプ
ロセスにおいては、段階１２０は電圧ＶＧが第一段階１
１０期間中にランプアップされたものとほぼ同一のレー
トで、即ち約１．４×１０5 Ｖ／秒のレートでゲート電
圧ＶＧをランプダウンさせる。然しながら、段階１２０
においては、トリッピングと検知との間の遅延は段階１
１０における遅延よりも一層少ない場合がある。何故な
らば、段階１２０期間中、検知回路はトリップ点により
近いレベルへ充電されるからである。段階１２０に対し
て検知時間が減少されると、段階１２０は電圧ＶＧ１よ
りもスレッシュホールド電圧ＶＴへ一層近いゲート電圧
ＶＧ２において終了する。
サーチプロセス期間中のＮチャンネルトランジスタのゲ
ート電圧ＶＧの一例を示している。Ｐチャンネルに対す
る読取プロセスも同様であり以下の説明から明らかであ
る。最初に、該トランジスタに対するゲート電圧ＶＧ及
びソース電圧ＶＳは０であり、且つトランジスタはオフ
である。読取プロセスの第一段階１１０期間中、ゲート
電圧ＶＧは約１．４×１０5 Ｖ／秒のレートでランプア
ップされる。例えば、全容量が１４ｐＦへ印加される約
２．０μＡの定電流はゲート電圧を１．４×１０5 Ｖ／
秒でランプアップさせる。該トランジスタのゲート電圧
がそのトランジスタのスレッシュホールド電圧ＶＴを通
過すると、該トランジスタはターンオンする。段階１１
０は該トランジスタのターンオンが検知される後まで継
続する。従って、ゲート電圧ＶＧは、トランジスタのタ
ーンオンを検知するのに必要な有限の応答時間期間中継
続して上昇し且つランプレート及び検知時間に依存する
量だけトリップ点及びスレッシュホールド電圧ＶＴをオ
ーバーシュートする。ゲート電圧ＶＧはスレッシュホー
ルド電圧ＶＴよりも一層大きな電圧ＶＧ１において段階
１１０を終了する。読取プロセス１２０の第二段階は、
段階１１０が終了する時に開始する。段階１２０期間
中、ゲート電圧ＶＧはランプダウンされる。ゲート電圧
ＶＧがスレッシュホールド電圧ＶＴより降下すると、該
トランジスタはターンオフする（再度トリップする）。
ゲート電圧が該トランジスタのスレッシュホールド電圧
を交差した後に発生するトランジスタのトリッピングが
検知されると、段階１２０は終了する。図１に示したプ
ロセスにおいては、段階１２０は電圧ＶＧが第一段階１
１０期間中にランプアップされたものとほぼ同一のレー
トで、即ち約１．４×１０5 Ｖ／秒のレートでゲート電
圧ＶＧをランプダウンさせる。然しながら、段階１２０
においては、トリッピングと検知との間の遅延は段階１
１０における遅延よりも一層少ない場合がある。何故な
らば、段階１２０期間中、検知回路はトリップ点により
近いレベルへ充電されるからである。段階１２０に対し
て検知時間が減少されると、段階１２０は電圧ＶＧ１よ
りもスレッシュホールド電圧ＶＴへ一層近いゲート電圧
ＶＧ２において終了する。
【００１１】第三段階１３０期間中、ランプ動作は先行
する段階１２０から方向が逆転され且つ大きさが約７×
１０4 Ｖ／秒へ減少される。段階１１０及び１２０と比
較して段階１３０期間中のより遅いランプ動作は、段階
１１０及び１２０期間中に発生したものよりもより少な
いオーバーシュートを与え、且つ段階１３０の終了時に
おけるゲート電圧ＶＧ３はゲート電圧ＶＧ１又はＶＧ２
よりもスレッシュホールド電圧ＶＴへ一層近い。
する段階１２０から方向が逆転され且つ大きさが約７×
１０4 Ｖ／秒へ減少される。段階１１０及び１２０と比
較して段階１３０期間中のより遅いランプ動作は、段階
１１０及び１２０期間中に発生したものよりもより少な
いオーバーシュートを与え、且つ段階１３０の終了時に
おけるゲート電圧ＶＧ３はゲート電圧ＶＧ１又はＶＧ２
よりもスレッシュホールド電圧ＶＴへ一層近い。
【００１２】後の段階１４０，１５０，１６０，１７０
の各々は、夫々の先行する段階１３０，１４０，１５
０，１６０とはランプ方向を逆転している。より後の段
階ではより低いランプレートを使用しており且つそのト
ランジスタに対するトリップ点へ収束するゲート電圧で
終了する。最後の段階である段階１７０は約２×１０4
Ｖ／秒より小さな最も低いランプレートを使用してい
る。図１Ａに示した読取プロセスの利点は、最終的な読
みは、段階１７０のランプレートによって決定される精
度を有している。然しながら、先行する段階期間中にお
いて、より高いランプレートがゲート電圧ＶＧをスレッ
シュホールドレベルへより迅速に駆動している。従っ
て、図１Ａの読取プロセスは、段階１７０のランプレー
トに等しい一定のランプレートを使用する読取プロセス
よりも必要とする時間は著しく少ない。図１Ａのプロセ
スにおいて、ランプレートはほぼ１つおきの段階におい
て約半分だけ減少されている。別のプロセスでは各段階
毎にランプレートを減少させる。然しながら、ランプレ
ートを減少させるための多くのパターンを使用すること
が可能である。例えば、ランプレートは各相次ぐ段階に
対して比例的に減少させることが可能であり、例えば、
半分、３分の１又は４分の１だけ減少させることが可能
であり、又は、始めのうちの段階においては大きな（又
は小さな）減少分で且つ後の段階においては小さな（又
は大きな）減少分で不規則的に減少させることが可能で
ある。更に、ランプレートは１段階期間中に変化させる
ことが可能である。一方、ランプレートを一定に保持
し、それによって読取中のトリップ点周りにゲート電圧
を振動させ、且つフィルタを使用してこの振動信号から
トリップ点を抽出する。更に別の変形例においては、所
望の精度でトリップ点を決定する段階の後にランプ動作
を完全に停止し、且つシステム内の容量が後のサンプル
動作に対する測定電圧を保持する。
の各々は、夫々の先行する段階１３０，１４０，１５
０，１６０とはランプ方向を逆転している。より後の段
階ではより低いランプレートを使用しており且つそのト
ランジスタに対するトリップ点へ収束するゲート電圧で
終了する。最後の段階である段階１７０は約２×１０4
Ｖ／秒より小さな最も低いランプレートを使用してい
る。図１Ａに示した読取プロセスの利点は、最終的な読
みは、段階１７０のランプレートによって決定される精
度を有している。然しながら、先行する段階期間中にお
いて、より高いランプレートがゲート電圧ＶＧをスレッ
シュホールドレベルへより迅速に駆動している。従っ
て、図１Ａの読取プロセスは、段階１７０のランプレー
トに等しい一定のランプレートを使用する読取プロセス
よりも必要とする時間は著しく少ない。図１Ａのプロセ
スにおいて、ランプレートはほぼ１つおきの段階におい
て約半分だけ減少されている。別のプロセスでは各段階
毎にランプレートを減少させる。然しながら、ランプレ
ートを減少させるための多くのパターンを使用すること
が可能である。例えば、ランプレートは各相次ぐ段階に
対して比例的に減少させることが可能であり、例えば、
半分、３分の１又は４分の１だけ減少させることが可能
であり、又は、始めのうちの段階においては大きな（又
は小さな）減少分で且つ後の段階においては小さな（又
は大きな）減少分で不規則的に減少させることが可能で
ある。更に、ランプレートは１段階期間中に変化させる
ことが可能である。一方、ランプレートを一定に保持
し、それによって読取中のトリップ点周りにゲート電圧
を振動させ、且つフィルタを使用してこの振動信号から
トリップ点を抽出する。更に別の変形例においては、所
望の精度でトリップ点を決定する段階の後にランプ動作
を完全に停止し、且つシステム内の容量が後のサンプル
動作に対する測定電圧を保持する。
【００１３】理想的には、ランプゲートの減少は、所望
の精度を与えるために必要とされる読取時間を最小とす
べく選択される。読取時間の最小化は、ゲート電圧の開
始点、読取ることの可能な可能なスレッシュホールド電
圧の範囲、最大の使用可能なランプレート、最小のラン
プレート（即ち、所望の精度）及び段階の終了を検知す
るのに必要な時間に依存する。
の精度を与えるために必要とされる読取時間を最小とす
べく選択される。読取時間の最小化は、ゲート電圧の開
始点、読取ることの可能な可能なスレッシュホールド電
圧の範囲、最大の使用可能なランプレート、最小のラン
プレート（即ち、所望の精度）及び段階の終了を検知す
るのに必要な時間に依存する。
【００１４】図１Ａのプロセスに対する最も悪い場合に
おいては、第一段階１１０はゲート電圧ＶＧを０Ｖから
可及的に最も高いスレッシュホールド電圧、例えば最大
で６Ｖへランプさせる。この最も悪い場合は最も長い読
取時間を与え且つ各読取に対して割当てられねばならな
い時間の量を増加させる。図１Ｂは最も悪い場合の読取
時間を減少させる読取プロセスを示している。図１Ｂの
プロセスにおいては、ゲート電圧ＶＧは、可能なスレッ
シュホールド電圧即ちトリップ点の中間である電圧レベ
ルＶＴＭへ充電される。ゲート電圧ＶＧを電圧レベルＶ
ＴＭへ初期的に充電させることは、電源を使用して迅速
に行なうことが可能である。ゲートが初期的に充電され
ると、トランジスタが電圧ＶＴＭにおいて導通するか否
かが検知され、且つ第一段階１１５に対するランプ方向
が電圧ＶＧをトリップ点へ向けて駆動すべく選択され
る。図１Ｂにおいて、スレッシュホールド電圧ＶＴは電
圧ＶＴＭよりも一層大きく、従ってトランジスタは、初
期的には、導通状態ではなく且つ段階１１５に対しては
ランプアップ即ち上昇する方向が選択される。トランジ
スタが初期的に導通状態であると、段階１１５はゲート
電圧ＶＧをランプダウン即ち下方向へランプさせる。
おいては、第一段階１１０はゲート電圧ＶＧを０Ｖから
可及的に最も高いスレッシュホールド電圧、例えば最大
で６Ｖへランプさせる。この最も悪い場合は最も長い読
取時間を与え且つ各読取に対して割当てられねばならな
い時間の量を増加させる。図１Ｂは最も悪い場合の読取
時間を減少させる読取プロセスを示している。図１Ｂの
プロセスにおいては、ゲート電圧ＶＧは、可能なスレッ
シュホールド電圧即ちトリップ点の中間である電圧レベ
ルＶＴＭへ充電される。ゲート電圧ＶＧを電圧レベルＶ
ＴＭへ初期的に充電させることは、電源を使用して迅速
に行なうことが可能である。ゲートが初期的に充電され
ると、トランジスタが電圧ＶＴＭにおいて導通するか否
かが検知され、且つ第一段階１１５に対するランプ方向
が電圧ＶＧをトリップ点へ向けて駆動すべく選択され
る。図１Ｂにおいて、スレッシュホールド電圧ＶＴは電
圧ＶＴＭよりも一層大きく、従ってトランジスタは、初
期的には、導通状態ではなく且つ段階１１５に対しては
ランプアップ即ち上昇する方向が選択される。トランジ
スタが初期的に導通状態であると、段階１１５はゲート
電圧ＶＧをランプダウン即ち下方向へランプさせる。
【００１５】該プロセスが電圧ＶＴＭで開始すると、可
能な終了ゲート電圧の範囲の中間は平均値及び最悪の読
取時間を減少させる。何故ならば、ＶＴＭと可能なスレ
ッシュホールド電圧との間の最大差は可能なスレッシュ
ホールド電圧の範囲の半分であり且つ初期的なランプ段
階１１５は時間が短くなるからである。初期段階１１５
の後に、図１Ｂの読取プロセスは図１Ａのプロセスに対
して上述したのと同様に進行する。
能な終了ゲート電圧の範囲の中間は平均値及び最悪の読
取時間を減少させる。何故ならば、ＶＴＭと可能なスレ
ッシュホールド電圧との間の最大差は可能なスレッシュ
ホールド電圧の範囲の半分であり且つ初期的なランプ段
階１１５は時間が短くなるからである。初期段階１１５
の後に、図１Ｂの読取プロセスは図１Ａのプロセスに対
して上述したのと同様に進行する。
【００１６】図２は本発明の一実施例に基づく読取回路
を有するアナログメモリ２００の一部を示している。メ
モリ２００は複数個のメモリセル２１１のＮ個の行とＭ
個の列からなるアレイ２１０を有しており、行デコーダ
２２０及び列デコーダ２３０は読取期間中に読取回路へ
接続する。該読取回路は、検知回路２４０と、ランプ制
御回路２５０と、ワード線ドライバ２６０とを有してい
る。メモリ２００の構成要素である書込回路及び入力／
出力インターフェースは当該技術分野において公知であ
り、従って図２においては図示していない。メモリセル
２１１はフローティングゲートトランジスタ、金属窒化
物酸化物シリコン（ＭＮＯＳ）トランジスタ、又は各々
が単一のアクセス可能なゲート及び記憶されている値を
表わすスレッシュホールド電圧を有するスプリットゲー
トメモリセルとすることが可能である。本発明の別の実
施例では別個の選択ゲート（不図示）及び制御ゲートを
有するマルチトランジスタメモリセルを使用している。
を有するアナログメモリ２００の一部を示している。メ
モリ２００は複数個のメモリセル２１１のＮ個の行とＭ
個の列からなるアレイ２１０を有しており、行デコーダ
２２０及び列デコーダ２３０は読取期間中に読取回路へ
接続する。該読取回路は、検知回路２４０と、ランプ制
御回路２５０と、ワード線ドライバ２６０とを有してい
る。メモリ２００の構成要素である書込回路及び入力／
出力インターフェースは当該技術分野において公知であ
り、従って図２においては図示していない。メモリセル
２１１はフローティングゲートトランジスタ、金属窒化
物酸化物シリコン（ＭＮＯＳ）トランジスタ、又は各々
が単一のアクセス可能なゲート及び記憶されている値を
表わすスレッシュホールド電圧を有するスプリットゲー
トメモリセルとすることが可能である。本発明の別の実
施例では別個の選択ゲート（不図示）及び制御ゲートを
有するマルチトランジスタメモリセルを使用している。
【００１７】更に別の実施例においては、メモリ２００
は各メモリセル２１１において複数個のビットの情報を
記憶するマルチレベルメモリである。マルチレベルメモ
リはメモリセルのスレッシュホールド電圧としてデジタ
ル値を書き込む場合にデジタル・アナログ変換を与え且
つメモリセルから読取ったスレッシュホールド電圧のア
ナログ・デジタル変換を与える。
は各メモリセル２１１において複数個のビットの情報を
記憶するマルチレベルメモリである。マルチレベルメモ
リはメモリセルのスレッシュホールド電圧としてデジタ
ル値を書き込む場合にデジタル・アナログ変換を与え且
つメモリセルから読取ったスレッシュホールド電圧のア
ナログ・デジタル変換を与える。
【００１８】メモリアレイ２１０における各ワード線２
１２は１つの行のメモリセル２１１の制御ゲート及び行
デコーダ２２０へ接続している。メモリセル２１１の選
択した１つを読取る場合に、行デコーダ２２０はワード
線ドライバ２６０を選択したメモリセルの制御ゲートへ
接続しているワード線２１２の選択した１つへ接続させ
る。残りの選択されなかったワード線は接地される。ア
ドレス信号によって表わされる１つの行を選択する例え
ば行デコーダ２２０のような行デコーダは当該技術分野
において公知である。
１２は１つの行のメモリセル２１１の制御ゲート及び行
デコーダ２２０へ接続している。メモリセル２１１の選
択した１つを読取る場合に、行デコーダ２２０はワード
線ドライバ２６０を選択したメモリセルの制御ゲートへ
接続しているワード線２１２の選択した１つへ接続させ
る。残りの選択されなかったワード線は接地される。ア
ドレス信号によって表わされる１つの行を選択する例え
ば行デコーダ２２０のような行デコーダは当該技術分野
において公知である。
【００１９】初期的に、選択されたワード線は、プレチ
ャージ回路２８０によってサーチの所望の開始点へ充電
される。サーチの開始点は、可及的に最も低いスレッシ
ュホールド電圧か、可能なスレッシュホールド電圧の範
囲の中間か、可及的に最も高いスレッシュホールド電圧
か、接地電圧か、電源電圧Ｖｃｃか、又はその他の任意
の所望の電圧とすることが可能である。粗目−微細サー
チの第一段階において、ワード線ドライバ２６０は選択
されたワード線上の電圧である電圧ＶＧを選択したメモ
リセルのスレッシュホールド電圧へ向けてランプさせ
る。メモリセル２１１はＮチャンネル装置であり、ソー
ス線を接地しており、従って電圧ＶＧが選択したメモリ
セルのスレッシュホールド電圧よりも一層高い場合に
は、選択されたメモリセルはターンオンする。
ャージ回路２８０によってサーチの所望の開始点へ充電
される。サーチの開始点は、可及的に最も低いスレッシ
ュホールド電圧か、可能なスレッシュホールド電圧の範
囲の中間か、可及的に最も高いスレッシュホールド電圧
か、接地電圧か、電源電圧Ｖｃｃか、又はその他の任意
の所望の電圧とすることが可能である。粗目−微細サー
チの第一段階において、ワード線ドライバ２６０は選択
されたワード線上の電圧である電圧ＶＧを選択したメモ
リセルのスレッシュホールド電圧へ向けてランプさせ
る。メモリセル２１１はＮチャンネル装置であり、ソー
ス線を接地しており、従って電圧ＶＧが選択したメモリ
セルのスレッシュホールド電圧よりも一層高い場合に
は、選択されたメモリセルはターンオンする。
【００２０】メモリアレイ２１０における各ビット線２
１３は一列のメモリセル２１１のドレインへ接続すると
共に列デコーダ２３０へ接続している。選択したメモリ
セルの読取期間中、列デコーダ２３０は検知回路２４０
を選択されたメモリセルのドレインへ接続しているビッ
ト線２１３の選択した１つへ接続させる。検知回路２４
０は選択されたビット線へ接続しているいずれかのメモ
リセル２１１が導通状態であるか否かを検知する。選択
されたビット線へ接続しているいずれのメモリセルも導
通状態にない場合には検知回路２４０からのデジタル信
号ＳＡＯＵＴは高状態であり、且つ、検知回路２４０が
選択したメモリセルが導通状態であることを検知する
と、デジタル信号ＳＡＯＵＴは低状態である。
１３は一列のメモリセル２１１のドレインへ接続すると
共に列デコーダ２３０へ接続している。選択したメモリ
セルの読取期間中、列デコーダ２３０は検知回路２４０
を選択されたメモリセルのドレインへ接続しているビッ
ト線２１３の選択した１つへ接続させる。検知回路２４
０は選択されたビット線へ接続しているいずれかのメモ
リセル２１１が導通状態であるか否かを検知する。選択
されたビット線へ接続しているいずれのメモリセルも導
通状態にない場合には検知回路２４０からのデジタル信
号ＳＡＯＵＴは高状態であり、且つ、検知回路２４０が
選択したメモリセルが導通状態であることを検知する
と、デジタル信号ＳＡＯＵＴは低状態である。
【００２１】ランプ制御回路２５０は信号ＳＡＯＵＴを
モニタする。信号ＳＡＯＵＴが高状態であると、ランプ
制御回路２５０は信号ＵＰをアサート即ち活性化させ、
且つワード線ドライバ２６０は電圧ＶＧをランプアップ
させる。信号ＳＡＯＵＴが低状態であると、ランプ制御
回路２５０は信号ＵＰを脱活性化させ、且つワード線ド
ライバ２６０は電圧ＶＧをランプダウンさせる。従っ
て、選択したメモリセルがトリップする度に、検知回路
２４０は信号ＳＡＯＵＴを変化させ且つワード線ドライ
バ２６０はランプ方向を逆転させる。
モニタする。信号ＳＡＯＵＴが高状態であると、ランプ
制御回路２５０は信号ＵＰをアサート即ち活性化させ、
且つワード線ドライバ２６０は電圧ＶＧをランプアップ
させる。信号ＳＡＯＵＴが低状態であると、ランプ制御
回路２５０は信号ＵＰを脱活性化させ、且つワード線ド
ライバ２６０は電圧ＶＧをランプダウンさせる。従っ
て、選択したメモリセルがトリップする度に、検知回路
２４０は信号ＳＡＯＵＴを変化させ且つワード線ドライ
バ２６０はランプ方向を逆転させる。
【００２２】メモリ２００において、ワード線ドライバ
２６０はプルアップ回路２６１−２６４を有しており、
Ｐチャンネルトランジスタ２７１は、信号ＵＰが活性化
されると、コンデンサ２７０へ接続する。コンデンサン
２７０はランプレートを遅くさせるために付加され典型
的に数ｐＦの典型的なワード線容量を支配する約１０乃
至１００ｐＦの容量を有している。Ｎチャンネルトラン
ジスタ２７２は、信号ＵＰが脱活性化されると、プルア
ップ装置２６５−２６８をコンデンサ２７０へ接続させ
る。
２６０はプルアップ回路２６１−２６４を有しており、
Ｐチャンネルトランジスタ２７１は、信号ＵＰが活性化
されると、コンデンサ２７０へ接続する。コンデンサン
２７０はランプレートを遅くさせるために付加され典型
的に数ｐＦの典型的なワード線容量を支配する約１０乃
至１００ｐＦの容量を有している。Ｎチャンネルトラン
ジスタ２７２は、信号ＵＰが脱活性化されると、プルア
ップ装置２６５−２６８をコンデンサ２７０へ接続させ
る。
【００２３】読取プロセスにおける各段階の終了時にお
いて、信号ＵＰは高状態から低状態又は低状態から高状
態へスイッチする。このスイッチ動作は、電圧ＶＧにお
いて迅速な変化を発生させる場合がある。何故ならば信
号ＵＰにおける変化はトランジスタ２７１及び２７２の
ゲート容量を通過するからである。例えば、図１Ａにお
いて、段階１２０の開始時は信号ＵＰが供給電圧Ｖｃｃ
から接地へ降下することによって発生されるゲート電圧
における迅速な降下１２５を有している。ワード線ドラ
イバ２６０において、トランジスタ２７３及び２７４は
トランジスタ２７１及び２７２のゲート電圧と相補的な
ゲート電圧を有しており、従ってトランジスタ２７３及
び２７４のゲート電圧のスイッチングはトランジスタ２
７１及び２７２のゲート電圧のスイッチングによって発
生される変化と対抗する。トランジスタ２７３及び２７
４のゲート容量は変化する信号ＵＰによって発生される
電圧ＶＧにおける変化をほぼ取り除くために、夫々のト
ランジスタ２７１及び２７２と一致すべく選択すること
が可能である。
いて、信号ＵＰは高状態から低状態又は低状態から高状
態へスイッチする。このスイッチ動作は、電圧ＶＧにお
いて迅速な変化を発生させる場合がある。何故ならば信
号ＵＰにおける変化はトランジスタ２７１及び２７２の
ゲート容量を通過するからである。例えば、図１Ａにお
いて、段階１２０の開始時は信号ＵＰが供給電圧Ｖｃｃ
から接地へ降下することによって発生されるゲート電圧
における迅速な降下１２５を有している。ワード線ドラ
イバ２６０において、トランジスタ２７３及び２７４は
トランジスタ２７１及び２７２のゲート電圧と相補的な
ゲート電圧を有しており、従ってトランジスタ２７３及
び２７４のゲート電圧のスイッチングはトランジスタ２
７１及び２７２のゲート電圧のスイッチングによって発
生される変化と対抗する。トランジスタ２７３及び２７
４のゲート容量は変化する信号ＵＰによって発生される
電圧ＶＧにおける変化をほぼ取り除くために、夫々のト
ランジスタ２７１及び２７２と一致すべく選択すること
が可能である。
【００２４】コンデンサ２７０を充電又は放電させる電
流の大きさは、プルアップ回路２６１乃至２６４又はプ
ルダウン回路２６５乃至２６８のいずれがディスエーブ
ル即ち動作不能状態にされるかに依存する。ランプ制御
回路２５０はプルアップ回路２６２乃至２６４又はプル
ダウン回路２６６乃至２６８のいずれをもディスエーブ
ルさせることがないか、幾つかをディスエーブルさせる
か又は全てをディスエーブルさせることを選択的に行な
うために信号ＩＮ０，ＩＮ１，ＩＮ２を発生する。信号
ＵＰ，ＩＮ０，ＩＮ１，ＩＮ２がプルアップ回路２６１
乃至２６４の全てをイネーブルさせる場合には、電圧Ｖ
Ｇは最大のレートでランプアップし、それはプルアップ
回路２６１乃至２６４を介しての電流の和で制御され
る。信号ＵＰが脱活性化され且つプルダウン回路２６５
乃至２６８の全てがイネーブルされると、電圧ＶＧは最
大のレートでランプダウンする。読取プロセスの後の段
階においては、ランプ制御回路２５０が信号ＩＮ０，Ｉ
Ｎ１，ＩＮ２を変化させてプルアップ回路２６２乃至２
６４又はプルダウン回路２６６乃至２６８の幾つか又は
全てをディスエーブルさせ且つランプレートを減少させ
る。
流の大きさは、プルアップ回路２６１乃至２６４又はプ
ルダウン回路２６５乃至２６８のいずれがディスエーブ
ル即ち動作不能状態にされるかに依存する。ランプ制御
回路２５０はプルアップ回路２６２乃至２６４又はプル
ダウン回路２６６乃至２６８のいずれをもディスエーブ
ルさせることがないか、幾つかをディスエーブルさせる
か又は全てをディスエーブルさせることを選択的に行な
うために信号ＩＮ０，ＩＮ１，ＩＮ２を発生する。信号
ＵＰ，ＩＮ０，ＩＮ１，ＩＮ２がプルアップ回路２６１
乃至２６４の全てをイネーブルさせる場合には、電圧Ｖ
Ｇは最大のレートでランプアップし、それはプルアップ
回路２６１乃至２６４を介しての電流の和で制御され
る。信号ＵＰが脱活性化され且つプルダウン回路２６５
乃至２６８の全てがイネーブルされると、電圧ＶＧは最
大のレートでランプダウンする。読取プロセスの後の段
階においては、ランプ制御回路２５０が信号ＩＮ０，Ｉ
Ｎ１，ＩＮ２を変化させてプルアップ回路２６２乃至２
６４又はプルダウン回路２６６乃至２６８の幾つか又は
全てをディスエーブルさせ且つランプレートを減少させ
る。
【００２５】回路２６１乃至２６８の各々を介しての電
流の量はＰチャンネルトランジスタ２６１Ａ乃至２６１
Ａ及びＮチャンネルトランジスタ２６５Ａ乃至２６８Ａ
の寸法に依存する。Ｐチャンネルトランジスタ２６１Ａ
乃至２６４Ａはメモリセル２１１の最大スレッシュホー
ルド電圧よりも一層大きい電圧ＶＣＰへ接続され且つそ
れらのゲートへ印加されるバイアス電圧ＰＢＩＡＳを有
している。Ｎチャンネルトランジスタ２６５Ａ乃至２６
８Ａは接地へ接続され且つそれらのゲートへ印加される
バイアス電圧ＮＢＩＡＳを有している。回路２６２乃至
２６４及び２６６乃至２６８の各々は、トランジスタ２
６２Ｂ乃至２６４Ｂ及び２６６Ｂ乃至２６８Ｂの対応す
る１つをターンオン又はターンオフさせることによって
個別的にイネーブル又はディスエーブルされる。回路２
６１及び２６５はトランジスタ２７１及び２７２によっ
てのみイネーブル又はディスエーブルされる。
流の量はＰチャンネルトランジスタ２６１Ａ乃至２６１
Ａ及びＮチャンネルトランジスタ２６５Ａ乃至２６８Ａ
の寸法に依存する。Ｐチャンネルトランジスタ２６１Ａ
乃至２６４Ａはメモリセル２１１の最大スレッシュホー
ルド電圧よりも一層大きい電圧ＶＣＰへ接続され且つそ
れらのゲートへ印加されるバイアス電圧ＰＢＩＡＳを有
している。Ｎチャンネルトランジスタ２６５Ａ乃至２６
８Ａは接地へ接続され且つそれらのゲートへ印加される
バイアス電圧ＮＢＩＡＳを有している。回路２６２乃至
２６４及び２６６乃至２６８の各々は、トランジスタ２
６２Ｂ乃至２６４Ｂ及び２６６Ｂ乃至２６８Ｂの対応す
る１つをターンオン又はターンオフさせることによって
個別的にイネーブル又はディスエーブルされる。回路２
６１及び２６５はトランジスタ２７１及び２７２によっ
てのみイネーブル又はディスエーブルされる。
【００２６】本発明の一実施例においては、プルアップ
回路２６１は存在しておらず、且つ各プルアップ回路２
６２乃至２６４はトランジスタ２６２Ａ乃至２６４Ａの
寸法に依存して異なる量の電流を供給する。例えば、プ
ルアップ回路２６２は最も小さな電流を供給し、プルア
ップ回路２６３はプルアップ回路２６４によって供給さ
れる電流の３倍の電流を供給し、且つプルアップ回路２
６４はプルアップ回路２６２の電流の１２倍の電流を供
給する。信号ＩＮ０，ＩＮ１，ＩＮ２の全てが高状態に
活性化されると、プルアップ回路２６２を介して電流の
１６倍である全電流がゲート電圧ＶＧをランプアップさ
せる。信号ＩＮ２を脱活性化させると、ランプレートを
４倍だけ低下させ、且つ信号ＩＮ２及びＩＮ１を脱活性
化させると、ランプレートは１６倍減少される。
回路２６１は存在しておらず、且つ各プルアップ回路２
６２乃至２６４はトランジスタ２６２Ａ乃至２６４Ａの
寸法に依存して異なる量の電流を供給する。例えば、プ
ルアップ回路２６２は最も小さな電流を供給し、プルア
ップ回路２６３はプルアップ回路２６４によって供給さ
れる電流の３倍の電流を供給し、且つプルアップ回路２
６４はプルアップ回路２６２の電流の１２倍の電流を供
給する。信号ＩＮ０，ＩＮ１，ＩＮ２の全てが高状態に
活性化されると、プルアップ回路２６２を介して電流の
１６倍である全電流がゲート電圧ＶＧをランプアップさ
せる。信号ＩＮ２を脱活性化させると、ランプレートを
４倍だけ低下させ、且つ信号ＩＮ２及びＩＮ１を脱活性
化させると、ランプレートは１６倍減少される。
【００２７】図３はランプ制御回路２５０の一実施例を
示している。ランプ制御回路２５０はフリップフロップ
３１０，３２０，３３０，３４０，３５０を有してい
る。検知回路からの信号ＳＡＯＵＴがフリップフロップ
３１０のデータ入力端子へ印加され、且つフリップフロ
ップ３１０の非反転出力端子はフリップフロップ３２０
のデータ入力端子へ結合している。信号ＣＬＫはフリッ
プフロップ３１０及び３２０をクロック動作させる。フ
リップフロップ３２０の反転出力端子からの信号ＣＮＴ
はフリップフロップ３３０，３４０，３５０をクロック
動作させ、尚フリップフロップ３３０，３４０，３５０
は、フリップフロップ３３０の非反転出力端子がフリッ
プフロップ３４０のデータ入力端子へ結合されており且
つフリップフロップ３４０の非反転出力端子がフリップ
フロップ３５０のデータ入力端子へ結合されて一体的に
接続されている。出力信号ＵＰ，ＩＮ２，ＩＮ１，ＩＮ
０は、夫々、フリップフロップ３１０の非反転出力端子
及びフリップフロップ３３０，３４０，３５０の反転出
力端子から供給される。
示している。ランプ制御回路２５０はフリップフロップ
３１０，３２０，３３０，３４０，３５０を有してい
る。検知回路からの信号ＳＡＯＵＴがフリップフロップ
３１０のデータ入力端子へ印加され、且つフリップフロ
ップ３１０の非反転出力端子はフリップフロップ３２０
のデータ入力端子へ結合している。信号ＣＬＫはフリッ
プフロップ３１０及び３２０をクロック動作させる。フ
リップフロップ３２０の反転出力端子からの信号ＣＮＴ
はフリップフロップ３３０，３４０，３５０をクロック
動作させ、尚フリップフロップ３３０，３４０，３５０
は、フリップフロップ３３０の非反転出力端子がフリッ
プフロップ３４０のデータ入力端子へ結合されており且
つフリップフロップ３４０の非反転出力端子がフリップ
フロップ３５０のデータ入力端子へ結合されて一体的に
接続されている。出力信号ＵＰ，ＩＮ２，ＩＮ１，ＩＮ
０は、夫々、フリップフロップ３１０の非反転出力端子
及びフリップフロップ３３０，３４０，３５０の反転出
力端子から供給される。
【００２８】図４は、信号ＲＥＳＥＴＢが低状態へ活性
化されてフリップフロップ３１０，３２０，３３０，３
４０，３５０をリセット即ちクリアする時間４０５にお
いて開始される読取プロセス期間中の図３のランプ制御
回路２５０における信号のタイミング線図を示してい
る。これらのフリップフロップをリセットさせると、信
号ＵＰ，ＩＮ２，ＩＮ１，ＩＮ０を、夫々、低状態、高
状態、高状態、高状態とさせ、従ってワード線ドライバ
２６０は選択されたワード線を接地へ向かって駆動す
る。次いで、検知回路２４０が活性化され且つ時間４１
５において信号ＳＡＯＵＴを高状態へ活性化させ、選択
されたメモリセルが導通状態でないことを表わす。時間
４２０において、信号ＣＬＫのエッジがフリップフロッ
プ３１０をトリガし、それは信号ＵＰを活性化させて電
圧ＶＧのランプアップを開始させる。フリップフロップ
３２０も時間４２０においてトリガされるが、信号ＣＮ
Ｔは変化することはない。何故ならば、時間４２０にお
いてフリップフロップ３２０のデータ入力端子における
信号は低状態だからである。
化されてフリップフロップ３１０，３２０，３３０，３
４０，３５０をリセット即ちクリアする時間４０５にお
いて開始される読取プロセス期間中の図３のランプ制御
回路２５０における信号のタイミング線図を示してい
る。これらのフリップフロップをリセットさせると、信
号ＵＰ，ＩＮ２，ＩＮ１，ＩＮ０を、夫々、低状態、高
状態、高状態、高状態とさせ、従ってワード線ドライバ
２６０は選択されたワード線を接地へ向かって駆動す
る。次いで、検知回路２４０が活性化され且つ時間４１
５において信号ＳＡＯＵＴを高状態へ活性化させ、選択
されたメモリセルが導通状態でないことを表わす。時間
４２０において、信号ＣＬＫのエッジがフリップフロッ
プ３１０をトリガし、それは信号ＵＰを活性化させて電
圧ＶＧのランプアップを開始させる。フリップフロップ
３２０も時間４２０においてトリガされるが、信号ＣＮ
Ｔは変化することはない。何故ならば、時間４２０にお
いてフリップフロップ３２０のデータ入力端子における
信号は低状態だからである。
【００２９】検知回路２４０が選択されたメモリセルが
トリップされたことを検知する時間４２５の後まで、ラ
ンプアップは継続する。特に、時間４３０において信号
ＣＬＫの別のエッジがフリップフロップ３１０をトリガ
し、そのことは信号ＵＰを脱活性化させて電圧ＶＧのラ
ンプダウンを開始させる。フリップフロップ３２０は時
間４３０において信号ＣＮＴを脱活性化させる。フリッ
プフロップ３３０，３４０，３５０は正エッジトリガ型
であり、信号ＩＮ２，ＩＮ１又はＩＮ０を変化させるこ
とはなく、従ってランプダウンはいまだに最大のランプ
レートにある。選択したメモリセルが再度トリップした
ことを検知回路２４０が検知する後であって且つフリッ
プフロップ３１０が信号ＵＰを活性化させて電圧ＶＧの
ランプアップを開始させる時間４４０までランプダウン
が継続する。フリップフロップ３２０は時間４４０にお
いて信号ＣＮＴを活性化させ、そのことはフリップフロ
ップ３３０，３４０，３５０をトリガする。フリップフ
ロップ３３０はそのデータ入力を供給電圧Ｖｃｃへ結合
しており且つトリガされると信号ＩＮ２を脱活性化させ
る。信号ＩＮ２を脱活性化させるとワード線ドライバ２
６０をしてランプレートを減少させる。信号ＩＮ１及び
ＩＮ０は時間４４０において活性された状態を維持す
る。何故ならば、フリップフロップのデータ入力端子に
おける信号は低状態だからである。信号ＣＬＫの次ぎの
エッジである時間４５０において、ワード線ドライバ２
６０はいまだに電圧ＶＧをランプアップさせ、且つ選択
されたメモリセルは導通状態にはない。信号ＣＬＫがフ
リップフロップ３２０をトリガし、そのことは信号ＣＮ
Ｔを脱活性化させる。何故ならば、信号ＵＰは時間４４
０において変化しているからである。
トリップされたことを検知する時間４２５の後まで、ラ
ンプアップは継続する。特に、時間４３０において信号
ＣＬＫの別のエッジがフリップフロップ３１０をトリガ
し、そのことは信号ＵＰを脱活性化させて電圧ＶＧのラ
ンプダウンを開始させる。フリップフロップ３２０は時
間４３０において信号ＣＮＴを脱活性化させる。フリッ
プフロップ３３０，３４０，３５０は正エッジトリガ型
であり、信号ＩＮ２，ＩＮ１又はＩＮ０を変化させるこ
とはなく、従ってランプダウンはいまだに最大のランプ
レートにある。選択したメモリセルが再度トリップした
ことを検知回路２４０が検知する後であって且つフリッ
プフロップ３１０が信号ＵＰを活性化させて電圧ＶＧの
ランプアップを開始させる時間４４０までランプダウン
が継続する。フリップフロップ３２０は時間４４０にお
いて信号ＣＮＴを活性化させ、そのことはフリップフロ
ップ３３０，３４０，３５０をトリガする。フリップフ
ロップ３３０はそのデータ入力を供給電圧Ｖｃｃへ結合
しており且つトリガされると信号ＩＮ２を脱活性化させ
る。信号ＩＮ２を脱活性化させるとワード線ドライバ２
６０をしてランプレートを減少させる。信号ＩＮ１及び
ＩＮ０は時間４４０において活性された状態を維持す
る。何故ならば、フリップフロップのデータ入力端子に
おける信号は低状態だからである。信号ＣＬＫの次ぎの
エッジである時間４５０において、ワード線ドライバ２
６０はいまだに電圧ＶＧをランプアップさせ、且つ選択
されたメモリセルは導通状態にはない。信号ＣＬＫがフ
リップフロップ３２０をトリガし、そのことは信号ＣＮ
Ｔを脱活性化させる。何故ならば、信号ＵＰは時間４４
０において変化しているからである。
【００３０】検知回路２４０は、次に、時間４５５にお
いて選択されたメモリセルがトリッップすることを検知
し、且つ時間４６０において、フリップフロップ３１０
は信号ＵＰを変化させる。ランプダウンはその前のラン
プアップ段階と同じレートで開始する。何故ならば、信
号ＩＮ２，ＩＮ１，ＩＮ０は時間４６０において変化し
ないからである。フリップフロップ３２０は、信号ＵＰ
における該変化に続く信号ＣＬＫのエッジである時間４
７０まで信号ＣＮＴを変化させることはない。時間４７
０において、フリップフロップ３４０は信号ＩＮ１を脱
活性化させ且つランプレートは降下する。
いて選択されたメモリセルがトリッップすることを検知
し、且つ時間４６０において、フリップフロップ３１０
は信号ＵＰを変化させる。ランプダウンはその前のラン
プアップ段階と同じレートで開始する。何故ならば、信
号ＩＮ２，ＩＮ１，ＩＮ０は時間４６０において変化し
ないからである。フリップフロップ３２０は、信号ＵＰ
における該変化に続く信号ＣＬＫのエッジである時間４
７０まで信号ＣＮＴを変化させることはない。時間４７
０において、フリップフロップ３４０は信号ＩＮ１を脱
活性化させ且つランプレートは降下する。
【００３１】図４のタイミング線図の場合には、読取プ
ロセスの各段階は、選択したメモリセルがトリップした
ことを検知回路２４０が検知することに続く信号ＣＬＫ
のエッジにおいて終了する。ランプレートは、全ての信
号ＩＮ２，ＩＮ１，ＩＮ０が脱活性化されるまで、各段
階（第一の段階を除く）の開始の後１サイクルの信号Ｃ
ＬＫ減少し、その後に、プルアップ回路２６１又はプル
ダウン回路２６５のみがゲート電圧ＶＧを制御する。プ
ルアップ回路２６１及びプルダウン回路２６５は、信号
ＩＮ０が脱活性化された段階の終了時において存在する
レベル近くにゲート電圧ＶＧを維持する最小電流のみを
供給及び引出すべく設計することが可能である。このよ
うに、各読取に対する全読取時間が一定である場合に
は、サーチプロセスが読取るべき電圧へ迅速に収束する
場合に対して読取電圧が維持される。所望により、フィ
ルタが電圧ＶＧから平均値を抽出し、一方電圧ＶＧはト
リップ点周りを振動する。
ロセスの各段階は、選択したメモリセルがトリップした
ことを検知回路２４０が検知することに続く信号ＣＬＫ
のエッジにおいて終了する。ランプレートは、全ての信
号ＩＮ２，ＩＮ１，ＩＮ０が脱活性化されるまで、各段
階（第一の段階を除く）の開始の後１サイクルの信号Ｃ
ＬＫ減少し、その後に、プルアップ回路２６１又はプル
ダウン回路２６５のみがゲート電圧ＶＧを制御する。プ
ルアップ回路２６１及びプルダウン回路２６５は、信号
ＩＮ０が脱活性化された段階の終了時において存在する
レベル近くにゲート電圧ＶＧを維持する最小電流のみを
供給及び引出すべく設計することが可能である。このよ
うに、各読取に対する全読取時間が一定である場合に
は、サーチプロセスが読取るべき電圧へ迅速に収束する
場合に対して読取電圧が維持される。所望により、フィ
ルタが電圧ＶＧから平均値を抽出し、一方電圧ＶＧはト
リップ点周りを振動する。
【００３２】サンプル・ホールド回路２９０は読取プロ
セスの終了時に存在する電圧ＶＧを保持する。この電圧
は検知回路２４０によって検知されたトリガ点に依存し
且つ選択されたセルのスレッシュホールド電圧と多少異
なる場合がある。図５は、メモリセルのスレッシュホー
ルド電圧とトリップ点との間の差を示した例示的なメモ
リ５００を示している。メモリ５００は複数個のメモリ
セル２１１からなるアレイ２１０と、行デコーダ２２０
とワード線ドライバ２６０と、図２に関して上述した如
くに動作するランプ制御回路２５０とを有している。メ
モリ５００における検知回路は、増幅器５４５と、基準
セル５１１と、トリップ点において選択されたメモリセ
ルを介しての電流が基準セル５１１を介しての電流と等
しいような回路を形成するトランジスタ５４２，５４
３，５４４，５４６，５４７とを有している。
セスの終了時に存在する電圧ＶＧを保持する。この電圧
は検知回路２４０によって検知されたトリガ点に依存し
且つ選択されたセルのスレッシュホールド電圧と多少異
なる場合がある。図５は、メモリセルのスレッシュホー
ルド電圧とトリップ点との間の差を示した例示的なメモ
リ５００を示している。メモリ５００は複数個のメモリ
セル２１１からなるアレイ２１０と、行デコーダ２２０
とワード線ドライバ２６０と、図２に関して上述した如
くに動作するランプ制御回路２５０とを有している。メ
モリ５００における検知回路は、増幅器５４５と、基準
セル５１１と、トリップ点において選択されたメモリセ
ルを介しての電流が基準セル５１１を介しての電流と等
しいような回路を形成するトランジスタ５４２，５４
３，５４４，５４６，５４７とを有している。
【００３３】基準セル５１１は構造的にメモリセル２１
１と同一であり且つ複数個の基準セルからなる１つの行
の一部である。基準セルはアレイ２１０と同一の区域内
に且つメモリセル２１１と同一の間隔で形成することが
可能であり、従って基準セルはメモリセル２１１と実質
的に同一の処理変動に露呈される。基準セルがメモリセ
ル２１１と異なる点としては、基準セルの制御ゲートは
ワード線２１２へ結合されておらず、且つ基準セルのド
レインへ接続するビット線５１３は列デコーダ５３０に
よって選択可能なものではないということである。
１と同一であり且つ複数個の基準セルからなる１つの行
の一部である。基準セルはアレイ２１０と同一の区域内
に且つメモリセル２１１と同一の間隔で形成することが
可能であり、従って基準セルはメモリセル２１１と実質
的に同一の処理変動に露呈される。基準セルがメモリセ
ル２１１と異なる点としては、基準セルの制御ゲートは
ワード線２１２へ結合されておらず、且つ基準セルのド
レインへ接続するビット線５１３は列デコーダ５３０に
よって選択可能なものではないということである。
【００３４】選択したメモリセルの読取期間中に、基準
セル５１１のスレッシュホールド電圧よりも僅かに大き
な基準電圧ＶＲＥＦが基準セル５１１の制御ゲートへ印
加され、且つドレイン電圧が基準セルのドレインへ接続
しているビット線へ印加され、従って基準セル５１１を
介して電流が流れる。好適には、その電流は小さく典型
的なアナログメモリセル構造に対して１μＡの程度であ
る。第二基準電圧ＶＢＩＡＳによって固定されたゲート
電圧を有するカスコード装置５４７はこのドレイン電圧
を制御するために使用することが可能である。ＶＢＩＡ
Ｓは典型的に、約２Ｖであり、ドレイン電圧を制限し且
つ基準セル５１１の読取擾乱を防止する。トランジスタ
５４２がターンオンされて、ドレイン電圧を基準セル５
１１へ印加する。
セル５１１のスレッシュホールド電圧よりも僅かに大き
な基準電圧ＶＲＥＦが基準セル５１１の制御ゲートへ印
加され、且つドレイン電圧が基準セルのドレインへ接続
しているビット線へ印加され、従って基準セル５１１を
介して電流が流れる。好適には、その電流は小さく典型
的なアナログメモリセル構造に対して１μＡの程度であ
る。第二基準電圧ＶＢＩＡＳによって固定されたゲート
電圧を有するカスコード装置５４７はこのドレイン電圧
を制御するために使用することが可能である。ＶＢＩＡ
Ｓは典型的に、約２Ｖであり、ドレイン電圧を制限し且
つ基準セル５１１の読取擾乱を防止する。トランジスタ
５４２がターンオンされて、ドレイン電圧を基準セル５
１１へ印加する。
【００３５】トリップ点において、基準セル５１１を介
しての電流は選択されたメモリセルを介しての電流と等
しい。このことを達成するために、トランジスタ５４２
及び５４７及び基準セル５１１と直列接続したトランジ
スタ５４３を使用してカレントミラーが形成されてい
る。トランジスタ５４３のゲート及びドレインはトラン
ジスタ５４４のゲートへ結合しており、トランジスタ５
４４は、カスコード装置５４６、列デコーダ５３０内に
おいてターンオンされるトランジスタ５３１、選択され
たメモリセルと直列接続している。トランジスタ５４４
はトランジスタ５４３と同一である。カスコード装置５
４６及び５４７は同一であり且つ同一のゲート電圧（Ｖ
ＢＩＡＳ）を有しており、且つトランジスタ５４２は検
知回路を選択したセルへ接続させるために列デコーダ内
においてターンオンされるトランジスタ５３１と同一で
ある。
しての電流は選択されたメモリセルを介しての電流と等
しい。このことを達成するために、トランジスタ５４２
及び５４７及び基準セル５１１と直列接続したトランジ
スタ５４３を使用してカレントミラーが形成されてい
る。トランジスタ５４３のゲート及びドレインはトラン
ジスタ５４４のゲートへ結合しており、トランジスタ５
４４は、カスコード装置５４６、列デコーダ５３０内に
おいてターンオンされるトランジスタ５３１、選択され
たメモリセルと直列接続している。トランジスタ５４４
はトランジスタ５４３と同一である。カスコード装置５
４６及び５４７は同一であり且つ同一のゲート電圧（Ｖ
ＢＩＡＳ）を有しており、且つトランジスタ５４２は検
知回路を選択したセルへ接続させるために列デコーダ内
においてターンオンされるトランジスタ５３１と同一で
ある。
【００３６】増幅器５４５がカレントミラーの両側のノ
ードへ接続している。選択されたメモリセルを介しての
電流が基準セル５１１を介しての電流と等しくない場合
には、カレントミラーは不均衡である。例えば、選択さ
れたメモリセルが基準セル５１１よりも少ない電流を導
通させる場合には、増幅器５４５の正入力端子５４４に
おける電圧は増幅器５４５の負入力端子５４９における
電圧よりも一層高く、増幅器５４５は信号ＳＡＯＵＴを
高状態へ駆動する。選択されたメモリセルが基準セル５
１１よりも一層多くの電流を導通させる場合には、正入
力端子５４８における電圧は負入力端子５４９における
電圧よりも一層低く、且つ増幅器５４５は信号ＳＡＯＵ
Ｔを脱活性化させる。
ードへ接続している。選択されたメモリセルを介しての
電流が基準セル５１１を介しての電流と等しくない場合
には、カレントミラーは不均衡である。例えば、選択さ
れたメモリセルが基準セル５１１よりも少ない電流を導
通させる場合には、増幅器５４５の正入力端子５４４に
おける電圧は増幅器５４５の負入力端子５４９における
電圧よりも一層高く、増幅器５４５は信号ＳＡＯＵＴを
高状態へ駆動する。選択されたメモリセルが基準セル５
１１よりも一層多くの電流を導通させる場合には、正入
力端子５４８における電圧は負入力端子５４９における
電圧よりも一層低く、且つ増幅器５４５は信号ＳＡＯＵ
Ｔを脱活性化させる。
【００３７】図５の検知回路のトリップ点は電流が等し
い点である。このトリップ点において、選択されたメモ
リセルに対するワード線電圧ＶＧは、基準電圧ＶＲＥＦ
が基準セル５１１のスレッシュホールド電圧よりも一層
大きいのと同一の量だけ選択されたメモリセルのスレッ
シュホールド電圧よりも一層大きい。典型的に、電圧Ｖ
Ｇがスレッシュホールド電圧と異なるということは重要
なことではない。何故ならば、読取期間中に、絶対的な
スレッシュホールド電圧ではなく、メモリセルの相対的
なスレッシュホールド電圧がメモリセル内に記憶されて
いる値を表わし、電圧ＶＧは相対的スレッシュホールド
電圧を表わすものだからである。
い点である。このトリップ点において、選択されたメモ
リセルに対するワード線電圧ＶＧは、基準電圧ＶＲＥＦ
が基準セル５１１のスレッシュホールド電圧よりも一層
大きいのと同一の量だけ選択されたメモリセルのスレッ
シュホールド電圧よりも一層大きい。典型的に、電圧Ｖ
Ｇがスレッシュホールド電圧と異なるということは重要
なことではない。何故ならば、読取期間中に、絶対的な
スレッシュホールド電圧ではなく、メモリセルの相対的
なスレッシュホールド電圧がメモリセル内に記憶されて
いる値を表わし、電圧ＶＧは相対的スレッシュホールド
電圧を表わすものだからである。
【００３８】図６はワード線２１１へ接続した制御ゲー
トを有する基準セル６１１を有するメモリ６００を示し
ている。本発明の一実施例によれば、基準セル６１１は
プログラムされておらず、即ち可及的に最も低いスレッ
シュホールド電圧を有している。読取期間中、ワード線
ドライバ２６０はゲート電圧ＶＧを選択されたメモリセ
ルと選択されたメモリセルと同一の行内の基準セル６１
１の両方へ印加する。電圧ＶＧをランプアップさせる場
合に、基準セルは、選択されたメモリセルの最も低いス
レッシュホールド電圧を有するものでない限り、選択さ
れたメモリセルが導通を開始する前に導通を開始する。
正入力端子５４８上の電圧は、選択されたメモリセルが
導通しない場合に供給電圧Ｖｃｃ近くであり、且つ負入
力端子５４９における電圧は、トランジスタ６４０を介
して電流が通過するので、一層低い。増幅器５４５は、
トランジスタ２１１が導通しない場合に、高出力を供給
する。
トを有する基準セル６１１を有するメモリ６００を示し
ている。本発明の一実施例によれば、基準セル６１１は
プログラムされておらず、即ち可及的に最も低いスレッ
シュホールド電圧を有している。読取期間中、ワード線
ドライバ２６０はゲート電圧ＶＧを選択されたメモリセ
ルと選択されたメモリセルと同一の行内の基準セル６１
１の両方へ印加する。電圧ＶＧをランプアップさせる場
合に、基準セルは、選択されたメモリセルの最も低いス
レッシュホールド電圧を有するものでない限り、選択さ
れたメモリセルが導通を開始する前に導通を開始する。
正入力端子５４８上の電圧は、選択されたメモリセルが
導通しない場合に供給電圧Ｖｃｃ近くであり、且つ負入
力端子５４９における電圧は、トランジスタ６４０を介
して電流が通過するので、一層低い。増幅器５４５は、
トランジスタ２１１が導通しない場合に、高出力を供給
する。
【００３９】電圧ＶＧが選択されたメモリセルのスレッ
シュホールド電圧に近い場合には、選択されたメモリセ
ルは導通を開始し且つ正入力端子５４８における電圧は
降下する。負入力端子５４９における電圧も降下する。
何故ならば、導通状態にある基準セルは電圧ＶＧが増加
するとより多くの電流を導通させるからである。然しな
がら、トランジスタ６４３はトランジスタ５４４よりも
一層大きく（例えば、より大きなチャンネル幅を有して
おり）、従って選択されたメモリセルを介しての電流の
増加は、選択されたメモリセルが導通を開始する場合
に、負入力端子５４９上の電圧よりも正入力端子５４８
上の電圧を一層速く降下させる。電圧ＶＧをランプダウ
ンさせる場合に、選択されたメモリセルはターンオフを
開始し、且つ正入力端子５４８における電圧は負入力端
子５４９における電圧よりも一層速く上昇する。
シュホールド電圧に近い場合には、選択されたメモリセ
ルは導通を開始し且つ正入力端子５４８における電圧は
降下する。負入力端子５４９における電圧も降下する。
何故ならば、導通状態にある基準セルは電圧ＶＧが増加
するとより多くの電流を導通させるからである。然しな
がら、トランジスタ６４３はトランジスタ５４４よりも
一層大きく（例えば、より大きなチャンネル幅を有して
おり）、従って選択されたメモリセルを介しての電流の
増加は、選択されたメモリセルが導通を開始する場合
に、負入力端子５４９上の電圧よりも正入力端子５４８
上の電圧を一層速く降下させる。電圧ＶＧをランプダウ
ンさせる場合に、選択されたメモリセルはターンオフを
開始し、且つ正入力端子５４８における電圧は負入力端
子５４９における電圧よりも一層速く上昇する。
【００４０】メモリ６００において、メモリセルに対す
るトリップ点におけるメモリセルを介しての電流は該メ
モリセルのスレッシュホールド電圧に依存する。一層高
いスレッシュホールド電圧のメモリセルが読取られる場
合には、電圧ＶＧは基準セルに対してより大きな駆動を
与えるので、基準セル及び選択されたメモリセルの両方
を介してより大きな電流が流れる。従って、１個のセル
に対するスレッシュホールド電圧とトリップ点との間の
差はスレッシュホールド電圧が高くなると増加する。こ
のことは絶対的なスレッシュホールド電圧の決定をより
困難なものとするが、電圧ＶＧはいまだにメモリセルの
相対的なスレッシュホールド電圧の正確な値を与える。
メモリ６００の利点は、基準セルの制御ゲートを分離す
るため又は基準セルの制御ゲートに対する基準電圧を供
給することの必要性なしに、アレイ２１０の一部として
容易に基準セルを構成することが可能であるという点で
ある。更に、読取中のセルと同一の行内の基準セルを選
択するためにエキストラなデコード回路は必要とされる
ことはない。
るトリップ点におけるメモリセルを介しての電流は該メ
モリセルのスレッシュホールド電圧に依存する。一層高
いスレッシュホールド電圧のメモリセルが読取られる場
合には、電圧ＶＧは基準セルに対してより大きな駆動を
与えるので、基準セル及び選択されたメモリセルの両方
を介してより大きな電流が流れる。従って、１個のセル
に対するスレッシュホールド電圧とトリップ点との間の
差はスレッシュホールド電圧が高くなると増加する。こ
のことは絶対的なスレッシュホールド電圧の決定をより
困難なものとするが、電圧ＶＧはいまだにメモリセルの
相対的なスレッシュホールド電圧の正確な値を与える。
メモリ６００の利点は、基準セルの制御ゲートを分離す
るため又は基準セルの制御ゲートに対する基準電圧を供
給することの必要性なしに、アレイ２１０の一部として
容易に基準セルを構成することが可能であるという点で
ある。更に、読取中のセルと同一の行内の基準セルを選
択するためにエキストラなデコード回路は必要とされる
ことはない。
【００４１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１Ａ】 トランジスタのスレッシュホールド電圧を
読取るために本発明の一実施例に基づく読取プロセスを
使用した場合のトランジスタへ印加されるゲート電圧の
プロットを示したグラフ図。
読取るために本発明の一実施例に基づく読取プロセスを
使用した場合のトランジスタへ印加されるゲート電圧の
プロットを示したグラフ図。
【図１Ｂ】 図１Ｂと同様な本発明の別の実施例を示し
たグラフ図。
たグラフ図。
【図２】 本発明の一実施例に基づくメモリの一部を示
した概略図。
した概略図。
【図３】 図２に示したメモリにおける読取回路に対す
るランプ制御回路を示した概略図。
るランプ制御回路を示した概略図。
【図４】 図３のランプ制御回路において発生される信
号のタイミング線図。
号のタイミング線図。
【図５】 本発明の別の実施例に基づくメモリの一部を
示した概略図。
示した概略図。
【図６】 本発明の更に別の実施例に基づくメモリの一
部を示した概略図。
部を示した概略図。
１１０，１２０，１３０，１４０，１５０，１６０，１
７０ 段階 ２００ アナログメモリ ２１０ アレイ ２１１ メモリセル ２１２ ワード線 ２１３ ビット線 ２２０ 行デコーダ ２３０ 列デコーダ ２４０ 検知回路 ２５０ ランプ制御回路 ２６０ ワード線ドライバ
７０ 段階 ２００ アナログメモリ ２１０ アレイ ２１１ メモリセル ２１２ ワード線 ２１３ ビット線 ２２０ 行デコーダ ２３０ 列デコーダ ２４０ 検知回路 ２５０ ランプ制御回路 ２６０ ワード線ドライバ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年７月２８日
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１Ａ】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ホック シイ． ソ アメリカ合衆国， カリフォルニア 94061， レッドウッド シティー， フ ァーム ヒル ブルバード 3722 (72)発明者 ソウ シイ． ウォン アメリカ合衆国， カリフォルニア 94010， ヒルスボロー， シュガー ヒ ル ドライブ 30
Claims (25)
- 【請求項１】 読取回路において、 読取プロセス期間中に選択されたメモリセルにおけるゲ
ートへ印加される出力電圧をランプアップさせるために
第一モードで動作可能であり且つ前記読取プロセス期間
中に前記選択されたメモリセルのゲートへ印加される出
力電圧をランプダウンさせる第二モードで動作可能なド
ライバ、 前記選択されたメモリセルが第一電流を導通させるか否
かを表わす第一信号を発生する検知回路、 前記検知回路及びドライバへ結合されており、前記読取
プロセス期間中に、前記検知回路からの前記第一信号に
おける変化に応答して前記ドライバを前記第一モードと
第二モードとの間でスイッチさせる制御回路、を有する
ことを特徴とする読取回路。 - 【請求項２】 請求項１において、更に、前記ドライバ
の出力電圧をサンプルすべく結合されているサンプル・
ホールド回路を有しており、前記サンプル・ホールド回
路によって取られるサンプルが前記読取回路によって読
取られる値を表わしていることを特徴とする読取回路。 - 【請求項３】 請求項１において、前記ドライバが異な
るレートで前記出力電圧をランプさせる回路を有してお
り、且つ前記制御回路が、読取プロセスにおける一段階
期間中に第一レートで前記ドライバが前記出力電圧をラ
ンプさせ且つ前記読取プロセスの終了時において前記第
一レートよりも低い第二レートで前記出力電圧をランプ
させるように選択する回路を有していることを特徴とす
る読取回路。 - 【請求項４】 請求項３において、更に、前記読取プロ
セスの終了時において前記ドライバの出力電圧をサンプ
ルすべく結合されているサンプル・ホールド回路を有し
ており、前記サンプル・ホールド回路によって取られる
サンプルが前記読取回路によって読取られる値を表わし
ていることを特徴とする読取回路。 - 【請求項５】 請求項１において、前記ドライバが、 電圧源へ結合されている第一複数個の負荷、 接地へ結合されている第二複数個の負荷、 前記出力電圧を供給する出力端子へ結合しているコンデ
ンサ、 前記第一及び第二複数個から選択した負荷を前記出力端
子へ接続させる選択回路、を有しており、前記出力電圧
のランプ動作のレート及び方向はどの負荷が前記出力端
子へ接続されているかに依存することを特徴とする読取
回路。 - 【請求項６】 請求項１において、更に、前記ドライバ
と複数個のメモリセルからなるアレイとの間に結合され
ている行デコーダ、及び前記検知器回路と前記アレイと
の間に結合されている列デコーダを有することを特徴と
する読取回路。 - 【請求項７】 請求項１において、前記検知回路が、 前記選択されたメモリセルと構造が同一である基準セ
ル、 基準電流を導通させるために前記基準セルをバイアスさ
せ且つ第一ノードを有する第一バイアス回路、 前記選択されたメモリセルが前記第一電流を導通させる
場合に、前記第二バイアス回路における第二ノード上の
電圧が前記第一バイアス回路内の前記第一ノード上の電
圧と等しいように前記選択されたメモリセルにおけるソ
ースとドレインとをバイアスさせる第二バイアス回路、 前記第一ノードへ結合されている第一入力端子と前記第
二ノードへ結合されている第二入力端子とを具備してお
り前記第一信号を発生する差動増幅器、を有することを
特徴とする読取回路。 - 【請求項８】 請求項７において、前記第一バイアス回
路は供給電圧と前記基準セルの電流担持端子との間に結
合されている第一トランジスタを有しており、前記第二
バイアス回路は前記供給電圧と前記選択されたメモリセ
ルの電流担持端子との間に結合されている第二トランジ
スタを有しており、前記第一トランジスタのゲートおよ
びドレインが互いに結合されると共に前記第二トランジ
スタのゲートへ結合されてカレントミラーを形成してい
る、ことを特徴とする読取回路。 - 【請求項９】 請求項８において、前記第一バイアス回
路が、更に、前記基準セルのゲートへ基準電圧を印加す
る基準電圧発生器を有しており、前記第一トランジスタ
は構造的に前記第二トランジスタと同一であり、且つ前
記第一電流は前記基準電流と等しい、ことを特徴とする
読取回路。 - 【請求項１０】 請求項８において、前記ドライバの出
力電圧は前記基準セルのゲートへ印加され、前記基準セ
ルは前記選択したセルに対する可及的に最も低いスレッ
シュホールド電圧と少なくとも同程度に低いスレッシュ
ホールド電圧を有しており、前記第一トランジスタは前
記第二トランジスタよりも一層大きく、且つ前記第一電
流は前記基準電流よりも小さい、ことを特徴とする読取
回路。 - 【請求項１１】 メモリにおいて、 ワード線とビット線とを含む複数個のメモリセルからな
るアレイが設けられており、各ワード線は前記アレイ内
の複数個のメモリセルからなる１つの行のゲートを制御
すべく結合されており、各ビット線は前記アイレイ内の
複数個のメモリセルからなる１つの列へ結合されてお
り、 読取プロセス期間中に選択されたワード線上の電圧をラ
ンプアップすべく第一モードで動作可能であり且つ前記
読取プロセス期間中に前記選択されたワード線上の電圧
をランプダウンすべく第二モードで動作可能なドライバ
が設けられており、 選択されたビット線が第一電流を導通するか否かを表わ
す検知信号を発生する検知回路が設けられており、 前記検知回路及びドライバへ結合されており、前記読取
プロセス期間中に、前記検知信号における変化に応答し
て前記ドライバを前記第一モードと第二モードとの間で
スイッチさせる制御回路が設けられている、ことを特徴
とするメモリ。 - 【請求項１２】 請求項１１において、前記ドライバが
異なるレートで前記選択されたワード線上の電圧をラン
プさせる回路を有しており、且つ前記制御回路が、前記
読取プロセスの１段階期間中に前記ドライバが第一レー
トで前記出力電圧をランプさせ且つ前記読取プロセスの
終了時において前記第一レートよりも一層低い第二レー
トで前記出力電圧をランプさせるように選択する回路を
有している、ことを特徴とするメモリ。 - 【請求項１３】 請求項１２において、更に、前記ドラ
イバからの電圧をサンプルすべく結合されているサンプ
ル・ホールド回路が設けられており、前記読取プロセス
の終了時において前記サンプル・ホールド回路によって
取られるサンプルが前記読取回路によって読取られる値
を表わしていることを特徴とするメモリ。 - 【請求項１４】 請求項１１において、更に、 行デコーダが前記ドライバと前記ワード線との間に結合
されており、前記読取プロセス期間中に、前記行デコー
ダが前記ドライバを前記選択されたワード線へ接続さ
せ、 列デコーダが前記検知回路と前記ビット線との間に結合
されており、前記読取プロセス期間中に、前記列デコー
ダが前記検知回路を選択されたビット線へ接続させる、
ことを特徴とするメモリ。 - 【請求項１５】 請求項１１において、前記メモリがア
ナログ値を格納し、各アナログ値は前記アレイ内のメモ
リセルのスレッシュホールド電圧によって表わされるこ
とを特徴とするメモリ。 - 【請求項１６】 請求項１１において、前記メモリはデ
ジタル値を格納し、前記アレイ内のメモリセルのスレッ
シュホールド電圧が格納されているデジタル値に対する
複数個のビットを表わすことを特徴とするメモリ。 - 【請求項１７】 請求項１１において、前記検知回路
が、前記アレイ内にあり且つ前記アレイ内のメモリセル
に対する可及的に最も低いスレッシュホールド電圧を持
ったメモリセルを含む基準列、 前記読取プロセス期間中に前記基準列に対するビット線
へ接続される第一バイアス回路、 前記読取プロセス期間中に前記選択されたビット線へ接
続される第二バイアス回路、 前記第一バイアス回路における第一ノード及び前記第二
バイアス回路における第二ノードへ夫々結合されている
第一入力端子及び第二端子を具備しており且つ前記検知
信号を発生する差動増幅器、を有することを特徴とする
メモリ。 - 【請求項１８】 請求項１７において、前記第一バイア
ス回路が基準電圧と前記基準列用のビット線との間に結
合されている第一トランジスタを有しており、前記第二
バイアス回路が前記基準電圧と前記選択されたビット線
との間に結合されている第二トランジスタを有してお
り、前記第一トランジスタのゲート及びドレインが互い
に結合されると共に前記第二トランジスタのゲートへ結
合されており、従って前記基準列用のビット線上の電流
が前記第二トランジスタの導電度を制御することを特徴
とするメモリ。 - 【請求項１９】 請求項１８において、前記第一トラン
ジスタが前記第二トランジスタよりも一層大きいことを
特徴とするメモリ。 - 【請求項２０】 メモリセルの読取方法において、 第一段階と最後の段階とを含む一連の段階を実行し、尚
各段階は、前記メモリセルへ印加されるゲート電圧を変
化させること及び前記ゲート電圧を変化させることが前
記メモリセルをトリップさせた後に前記段階を終了させ
ることを含んでおり、前記第一段階を除いて各段階に対
して、前記段階期間中に前記ゲート電圧を変化させるた
めに選択した方向は先行する段階期間中の前記ゲート電
圧を変化させるために選択した方向と反対であり、 前記最後の段階の後に前記ゲート電圧をサンプルし、 サンプルしたゲート電圧から前記メモリセルから読取っ
た値を決定する、上記各ステップを有することを特徴と
する方法。 - 【請求項２１】 請求項２０において、前記最後の段階
期間中の前記ゲート電圧における変化のレートが前記第
一段階期間中の前記ゲート電圧における変化のレートよ
りも小さいことを特徴とする方法。 - 【請求項２２】 請求項２０において、前記読取った値
を決定する場合にアナログ値を決定することを特徴とす
る方法。 - 【請求項２３】 請求項２０において、前記読取った値
を決定する場合に、前記サンプルしたゲート電圧によっ
て表わされるマルチビットのデジタル値を決定すること
を特徴とする方法。 - 【請求項２４】 請求項２０において、更に、 前記選択したメモリセルのゲート電圧を初期レベルへプ
レチャージし、 前記ゲート電圧の初期レベルが前記選択したメモリセル
を導通状態とさせるか否かを検知し、 前記第一段階期間中の前記ゲート電圧の変化する方向を
選択し、前記第一段階に対して選択した方向が前記ゲー
ト電圧の初期レベルが前記選択したメモリセルを導通さ
せるか否かによって決定される、ことを特徴とする方
法。 - 【請求項２５】 請求項２４において、前記初期レベル
が前記選択したメモリセルに対する可能なスレッシュホ
ールド電圧の範囲の中間である電圧であることを特徴と
する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| JP2012109022A (ja) * | 2012-03-07 | 2012-06-07 | Nippon Telegr & Teleph Corp <Ntt> | 読み出し装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4037482B2 (ja) | 2008-01-23 |
| US5748533A (en) | 1998-05-05 |
| EP0798739A3 (en) | 1998-07-29 |
| DE69717525D1 (de) | 2003-01-16 |
| EP0798739A2 (en) | 1997-10-01 |
| EP0798739B1 (en) | 2002-12-04 |
| DE69717525T2 (de) | 2003-07-10 |
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