JPH06131887A - Ｅｐｒｏｍセル読み取り回路 - Google Patents
Ｅｐｒｏｍセル読み取り回路Info
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- JPH06131887A JPH06131887A JP34604491A JP34604491A JPH06131887A JP H06131887 A JPH06131887 A JP H06131887A JP 34604491 A JP34604491 A JP 34604491A JP 34604491 A JP34604491 A JP 34604491A JP H06131887 A JPH06131887 A JP H06131887A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
Abstract
(57)【要約】 （修正有）
【目的】特に高密度装置の場合に、読み取りステップを
高速にさせる不平衡負荷タイプのＥＰＲＯＭセル読み取
り回路を提供する。 【構成】基準セルビットラインとマトリックスセルビッ
トラインは各々の負荷を通じて供給電圧に接続され、そ
して更に第一クロック信号により使用可能状態にされる
通常オフの等価トランジスターで接続されている。ビッ
トラインは更にその抵抗が導通状態で重要である通常オ
フの抵抗等価トランジスターで接続される；その等価ト
ランジスターは第一クロック信号よりも長く持続する第
一クロック信号により使用可能状態にされる。
高速にさせる不平衡負荷タイプのＥＰＲＯＭセル読み取
り回路を提供する。 【構成】基準セルビットラインとマトリックスセルビッ
トラインは各々の負荷を通じて供給電圧に接続され、そ
して更に第一クロック信号により使用可能状態にされる
通常オフの等価トランジスターで接続されている。ビッ
トラインは更にその抵抗が導通状態で重要である通常オ
フの抵抗等価トランジスターで接続される；その等価ト
ランジスターは第一クロック信号よりも長く持続する第
一クロック信号により使用可能状態にされる。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ技術で集積回路
として実施されるのに適した、ＥＰＲＯＭ装置内のセル
を読み取るための回路に関する。
として実施されるのに適した、ＥＰＲＯＭ装置内のセル
を読み取るための回路に関する。
【０００２】
【従来の技術】ＥＰＲＯＭメモリ装置の最も新しい世代
は製造者による仕様として包含されるパラメータの全て
においての改善を示す；装置の密度やそれらの速度は増
加しているのに反して、アクテイブフェーズと待機フェ
ーズの両方における消費量は減少している。但し、これ
らのパラメーターはほとんど互いに矛盾する。特に、一
般に密度の増加は装置のセルマトリックスの行列間に配
置されるより大量の抵抗器やコンデンサーを課して、Ｒ
Ｃ時定数を増加させるので、速度は密度の増加により否
定的な影響を及ぼす。
は製造者による仕様として包含されるパラメータの全て
においての改善を示す；装置の密度やそれらの速度は増
加しているのに反して、アクテイブフェーズと待機フェ
ーズの両方における消費量は減少している。但し、これ
らのパラメーターはほとんど互いに矛盾する。特に、一
般に密度の増加は装置のセルマトリックスの行列間に配
置されるより大量の抵抗器やコンデンサーを課して、Ｒ
Ｃ時定数を増加させるので、速度は密度の増加により否
定的な影響を及ぼす。
【０００３】
【発明が解決しようとする課題】特に、装置の速度を基
本的に制限する２つの素子が在り；マトリックス（ポリ
シリコン導体の抵抗Ｒ、行に並列に接続されたセルのゲ
ートの静電容量Ｃ）の行におけるＲＣ時定数に関する遅
延と列（即ち接続されたセルのドレン接合部の）の静電
容量に関する遅延。行の時定数のための遅延は導体の抵
抗における減少となる技術的解決策で低減可能である。
但し、列における静電容量のための遅延は今までのとこ
ろ満足に対処されていない。
本的に制限する２つの素子が在り；マトリックス（ポリ
シリコン導体の抵抗Ｒ、行に並列に接続されたセルのゲ
ートの静電容量Ｃ）の行におけるＲＣ時定数に関する遅
延と列（即ち接続されたセルのドレン接合部の）の静電
容量に関する遅延。行の時定数のための遅延は導体の抵
抗における減少となる技術的解決策で低減可能である。
但し、列における静電容量のための遅延は今までのとこ
ろ満足に対処されていない。
【０００４】
【課題を解決するための手段】故に、本発明の目的は、
特に高密度装置の場合に、読み取りステップを高速にさ
せる不平衡負荷タイプのＥＰＲＯＭセル読み取り回路を
提供することである。
特に高密度装置の場合に、読み取りステップを高速にさ
せる不平衡負荷タイプのＥＰＲＯＭセル読み取り回路を
提供することである。
【０００５】本発明の他の目的は読み取り増幅器のノイ
ズ余裕度を改善することが出来るように前記読み取り回
路を提供することである。
ズ余裕度を改善することが出来るように前記読み取り回
路を提供することである。
【０００６】本発明この目的、不平衡負荷タイプのＥＰ
ＲＯＭセル読み取り回路により以下で明白となるこれら
や、他の目的を達成する、ここで基準セルビットライン
とマトリックスセルビットラインは各々の負荷を通じて
供給電圧に接続され、そして更に、第一クロック信号に
より使用可能状態にされる通常オフの等価トランジスタ
ーにより接続されている。前記不平衡タイプのＥＰＲＯ
Ｍセル読み取り回路は、前記ビットラインが更に、その
抵抗が導通状態において重要である通常オフの抵抗等価
トランジスターにより接続され、そして前記等価トラン
ジスターが前記第一クロック信号よりもかなり長く持続
する第二クロック信号により使用可能状態にされている
ことを特徴とする。本発明は、非限定的実例で与えられ
る添付図面で例証された、その好適な形態に関して詳細
に説明される。
ＲＯＭセル読み取り回路により以下で明白となるこれら
や、他の目的を達成する、ここで基準セルビットライン
とマトリックスセルビットラインは各々の負荷を通じて
供給電圧に接続され、そして更に、第一クロック信号に
より使用可能状態にされる通常オフの等価トランジスタ
ーにより接続されている。前記不平衡タイプのＥＰＲＯ
Ｍセル読み取り回路は、前記ビットラインが更に、その
抵抗が導通状態において重要である通常オフの抵抗等価
トランジスターにより接続され、そして前記等価トラン
ジスターが前記第一クロック信号よりもかなり長く持続
する第二クロック信号により使用可能状態にされている
ことを特徴とする。本発明は、非限定的実例で与えられ
る添付図面で例証された、その好適な形態に関して詳細
に説明される。
【０００７】
【実施例】種々の読み取りステップの速度を増加させる
ための既知回路構成、又はＥＰＲＯＭ装置は図１に示さ
れている。ＲＴ１とＲＴ２などの未使用基準セルはＷＬ
０とＷＬ１などのワードライン（又は行）により選択さ
れ、そしてそれらのドレンは基準ビットラインＲＢＬに
並列接続されている。この最後のラインは、セルドレン
制限トランジスターＭ３と、並列に接続され、且つダイ
オード接続されている２つのＰチャネルトランジスター
Ｗ１とＷ２から構成される負荷を通じて電力供給Ｖｃｃ
に接続されている。トランジスターＭ３は固定電圧ＶＢ
ＩＡＳによりバイアスされ、この電圧は又、そのゲート
がクロックのフエーズＣＫ２により制御されるトランジ
スターＭ５を通じて電力供給Ｖｃｃに接続される第二ト
ランジスターＭ３Ａをもバイアスする。
ための既知回路構成、又はＥＰＲＯＭ装置は図１に示さ
れている。ＲＴ１とＲＴ２などの未使用基準セルはＷＬ
０とＷＬ１などのワードライン（又は行）により選択さ
れ、そしてそれらのドレンは基準ビットラインＲＢＬに
並列接続されている。この最後のラインは、セルドレン
制限トランジスターＭ３と、並列に接続され、且つダイ
オード接続されている２つのＰチャネルトランジスター
Ｗ１とＷ２から構成される負荷を通じて電力供給Ｖｃｃ
に接続されている。トランジスターＭ３は固定電圧ＶＢ
ＩＡＳによりバイアスされ、この電圧は又、そのゲート
がクロックのフエーズＣＫ２により制御されるトランジ
スターＭ５を通じて電力供給Ｖｃｃに接続される第二ト
ランジスターＭ３Ａをもバイアスする。
【０００８】ラインと負荷との間のノードＤは読み取り
ノード（図示されていない差動読み取り増幅器の２つの
入力の一つを構成する）である。ＭＴ１，ＭＴ２，ＭＴ
３、そしてＭＴ４などのマトリックスセルは又、ＷＬ
０，ＷＬ１などのワードライン（又は行）とＢＬ０とＢ
Ｌ１などのビットライン（又は行）により選択され、そ
してＢＬ０とＢＬ１は単一マトリックスラインＭＢＬが
そこから出る列デコーダＣＤ内で復号される；前記マト
リックスラインは、セルドレン制限トランジスターＭ４
と、基準ビットラインＲＢＬとマトリックスビットライ
ンＭＢＬ間に２対１の電流比を発生できるようにトラン
ジスターＷ１とＷ２に電流ミラー接続されているＰチャ
ネルトランジスターＷ３により構成される負荷とを通じ
て電力供給Ｖｃｃに接続されている。基準ビットライン
に対して説明されたものと同様に、トランジスターＭ４
は又、そのゲートがクロックのフェーズＣＫ２により制
御されるトランジスターＭ６を通じて電力供給Ｖｃｃに
接続される第二トランジスターＭ４Ａをも又バイアスす
る固定バイアス電圧ＶＢＩＡＳによりバイアスされる。
ラインと負荷との間のノードＤＮは読み取りノードであ
る。基準ビットラインＲＢＬとマトリックスビットライ
ンＭＢＬは更にクロックのフェーズＣＫ１により使用可
能状態にされる２つの等価トランジスターＭ７とＭ８に
より接続されている。
ノード（図示されていない差動読み取り増幅器の２つの
入力の一つを構成する）である。ＭＴ１，ＭＴ２，ＭＴ
３、そしてＭＴ４などのマトリックスセルは又、ＷＬ
０，ＷＬ１などのワードライン（又は行）とＢＬ０とＢ
Ｌ１などのビットライン（又は行）により選択され、そ
してＢＬ０とＢＬ１は単一マトリックスラインＭＢＬが
そこから出る列デコーダＣＤ内で復号される；前記マト
リックスラインは、セルドレン制限トランジスターＭ４
と、基準ビットラインＲＢＬとマトリックスビットライ
ンＭＢＬ間に２対１の電流比を発生できるようにトラン
ジスターＷ１とＷ２に電流ミラー接続されているＰチャ
ネルトランジスターＷ３により構成される負荷とを通じ
て電力供給Ｖｃｃに接続されている。基準ビットライン
に対して説明されたものと同様に、トランジスターＭ４
は又、そのゲートがクロックのフェーズＣＫ２により制
御されるトランジスターＭ６を通じて電力供給Ｖｃｃに
接続される第二トランジスターＭ４Ａをも又バイアスす
る固定バイアス電圧ＶＢＩＡＳによりバイアスされる。
ラインと負荷との間のノードＤＮは読み取りノードであ
る。基準ビットラインＲＢＬとマトリックスビットライ
ンＭＢＬは更にクロックのフェーズＣＫ１により使用可
能状態にされる２つの等価トランジスターＭ７とＭ８に
より接続されている。
【０００９】上記の回路において、トランジスターＭ３
とＭ４はセルドレン電圧を制限して、容量減結合を導入
する；それ等は更にビットラインのコンデンサーと読み
取りノードのコンデンサー間に縦続増幅器機能を形成す
る。負荷トランジスターＷ１，Ｗ２、そしてＷ３は更
に、それ等が接続される差動増幅器（図示されない）の
良好なバイアスを与えるのに十分である読み取り（又は
感知）ノードＤ、ＤＮのレベルを発生することが出来る
ようにセル内の電流に従った大きさに造られる；故にそ
れ等はその読み取り値においてビットラインを急速に充
電するには不十分である。それで信号ＣＫ１は、その間
にプレロードトランジスターと呼ばれる追加トランジス
ターＭ５とＭ６が挿入されるプレロードステップを決定
する；前記プレロードトランジスターは選択後直ちに追
加電流を送る。最後に、基準ラインとマトリックスライ
ンは、フェーズＣＫ１中に、読み取りノードの横断のた
めの遅延を回避するか、そうでなければ読み取りステッ
プ中にセルの電流により駆動されるトランジスターＭ７
とＭ８により等しくされる。
とＭ４はセルドレン電圧を制限して、容量減結合を導入
する；それ等は更にビットラインのコンデンサーと読み
取りノードのコンデンサー間に縦続増幅器機能を形成す
る。負荷トランジスターＷ１，Ｗ２、そしてＷ３は更
に、それ等が接続される差動増幅器（図示されない）の
良好なバイアスを与えるのに十分である読み取り（又は
感知）ノードＤ、ＤＮのレベルを発生することが出来る
ようにセル内の電流に従った大きさに造られる；故にそ
れ等はその読み取り値においてビットラインを急速に充
電するには不十分である。それで信号ＣＫ１は、その間
にプレロードトランジスターと呼ばれる追加トランジス
ターＭ５とＭ６が挿入されるプレロードステップを決定
する；前記プレロードトランジスターは選択後直ちに追
加電流を送る。最後に、基準ラインとマトリックスライ
ンは、フェーズＣＫ１中に、読み取りノードの横断のた
めの遅延を回避するか、そうでなければ読み取りステッ
プ中にセルの電流により駆動されるトランジスターＭ７
とＭ８により等しくされる。
【００１０】図２のプロットは図１の回路の典型的タイ
ミングを示す。ビットラインの電圧ＶＢＬはその最終値
に向って漸近的に上昇するのに対して、２つの読み取り
ノード上の電圧ＶＤとＶＤＮはクロックフェーズ中に等
価され、そしてそれでそれらの最終値を仮定する。２つ
のフェーズＣＫ１とＣＫ２の下降している前部間の遅延
は読み取りの、或は感知時間、そしてデータを出力に移
動させる時間を考慮する。
ミングを示す。ビットラインの電圧ＶＢＬはその最終値
に向って漸近的に上昇するのに対して、２つの読み取り
ノード上の電圧ＶＤとＶＤＮはクロックフェーズ中に等
価され、そしてそれでそれらの最終値を仮定する。２つ
のフェーズＣＫ１とＣＫ２の下降している前部間の遅延
は読み取りの、或は感知時間、そしてデータを出力に移
動させる時間を考慮する。
【００１１】図１の回路構成は幾つかの限界を有する； １）プレロード時間に関して、ＶＢＬは、負荷内の電流
Ｉｌｏａｄとセル内の電流Ｉｃｅｌｌ間の電流差により
駆動される整定過渡現象の罰則を条件として、クロック
フェーズが終了する時にはその漸近値に到達していなけ
ればならない。クロックフェーズの巾を不完全にプレロ
ードすることを回避するために、一組の抵抗器とコンデ
ンサーをＲＣとして、デコーダーＣＤとそのビットライ
ンＢＬが概括的に示されている。
Ｉｌｏａｄとセル内の電流Ｉｃｅｌｌ間の電流差により
駆動される整定過渡現象の罰則を条件として、クロック
フェーズが終了する時にはその漸近値に到達していなけ
ればならない。クロックフェーズの巾を不完全にプレロ
ードすることを回避するために、一組の抵抗器とコンデ
ンサーをＲＣとして、デコーダーＣＤとそのビットライ
ンＢＬが概括的に示されている。
【００１２】２）ノイズに関して、感知ノードはそれ等
を駆動する低電流レベルのため最小可能容量重量で設計
される。良好な等価は等価トランジスターＭ７とＭ８が
大きいことが必要とされるが、これは高容量結合を生成
し、その結果読み取りステップの期間が増加する、即
ち、ＣＫ１とＣＫ２間の遅延が増加するので、これはそ
れらトランジスターでの不可避の妥協の結果となる。
を駆動する低電流レベルのため最小可能容量重量で設計
される。良好な等価は等価トランジスターＭ７とＭ８が
大きいことが必要とされるが、これは高容量結合を生成
し、その結果読み取りステップの期間が増加する、即
ち、ＣＫ１とＣＫ２間の遅延が増加するので、これはそ
れらトランジスターでの不可避の妥協の結果となる。
【００１３】上記限界は、図１の全素子から構成される
が、更に２つの抵抗等価トランジスターＭ９とＭ１０を
有する図３の回路構成により解決される、トランジスタ
ーＭ７とＭ８に並列に配置された前記トランジスターＭ
９とＭ１０はクロック信号ＣＫ１により制御され、そし
てそれ等が導通状態にある時には数キロオーム程度、例
えば約２キロオームの抵抗を有するように、チャネル巾
とその長さとの非常に小さな割合で製造される。トラン
ジスターＭ９とＭ１０はトランジスターＭ７とＭ８と同
時に使用可能状態にされ、そして図４のプロットに示さ
れるように、それ等に関してより長時間オン状態に留ま
る。
が、更に２つの抵抗等価トランジスターＭ９とＭ１０を
有する図３の回路構成により解決される、トランジスタ
ーＭ７とＭ８に並列に配置された前記トランジスターＭ
９とＭ１０はクロック信号ＣＫ１により制御され、そし
てそれ等が導通状態にある時には数キロオーム程度、例
えば約２キロオームの抵抗を有するように、チャネル巾
とその長さとの非常に小さな割合で製造される。トラン
ジスターＭ９とＭ１０はトランジスターＭ７とＭ８と同
時に使用可能状態にされ、そして図４のプロットに示さ
れるように、それ等に関してより長時間オン状態に留ま
る。
【００１４】それで、更に時間ＣＫ１は、ＶＢＬがその
最終値に漸近的に到達する前に読み取りが開始可能とな
るので、従来技術の回路で可能であるものに関して非常
に低減されることが可能となる。セル読み取りプロセス
の全てがそれでより速くなる。
最終値に漸近的に到達する前に読み取りが開始可能とな
るので、従来技術の回路で可能であるものに関して非常
に低減されることが可能となる。セル読み取りプロセス
の全てがそれでより速くなる。
【００１５】図５は未使用セルの読み取りのための部分
的同等電気図であり、ここでＡは二次的等価トランジス
ターＭ９とＭ１０の抵抗である。この場合、マトリック
ス電流（Ｉｍａｔ）と基準電流（Ｉｒｅｆ）は未使用セ
ル内の電流Ｉｃｅｌｌに等しく、そしてその合計電流は
２Ｉｃｅｌｌである。負荷間の割合は２であるので、基
準ビットラインの負荷により供給される電流は（４／
３）Ｉｃｅｌｌであるのに対して、マトリックスビット
ラインの負荷により供給される電流は（２／３）Ｉｃｅ
ｌｌであり、そして（１／３）Ｉｃｅｌｌに等しい電流
ＩＲは読み取りノードＤとＤＮ間の抵抗通路内を流れな
ければならない。２つの読み取りノード上の電圧ＶＤと
ＶＤ間の差はそれで； ＶＤ−ＶＤＮ＝（１／３）＊Ｒ＊Ｉｃｅｌｌ （１） 図６は図５と同じであるが、それは書込み済セルの読み
取りに関する。この場合、マトリックス電流（Ｉｍａ
ｔ）はＫ＊Ｉｃｅｌｌに等しく、ここでＫ（１／２以
下）はマトリックス電流と基準電流との割合である。当
業者には既知であるように、未使用セルの電流Ｉｖと書
込み済セルの電流Ｉｓは以下のように表される： Ｉｖ＝Ｂ（Ｖｃｃ−Ｖｍｉｎ） Ｉｓ＝Ｂ（Ｖｃｃ−δＶｔｈ−Ｖｍｉｎ） ここでＢはセルの電流ゲインであり、δＶｔｈは書込み
済セルにより実行されたスレッショルド変化であり、そ
してＹｍｉｎ＝Ｖｔｈ＋０．５Ｖである。比率Ｋは、故
に Ｋ＝Ｉｓ／Ｉｖ＝１−（δＶｔｈ／（Ｖｃｃ−Ｖｍｉｎ）） （２） 関係式（２）はＫがＶｃｃと供に増加することを示す。
当然、スレッショルド変化δＶｔｈを前提とすると、Ｋ
＞０．５のＶｃｃの値は、書込み状態がもはや確認され
ないので、考慮されない。Ｒ内を流れる電流は故に： ＩＲ＝（１−２Ｋ）（１／３）Ｉｃｅｌｌ となる。
的同等電気図であり、ここでＡは二次的等価トランジス
ターＭ９とＭ１０の抵抗である。この場合、マトリック
ス電流（Ｉｍａｔ）と基準電流（Ｉｒｅｆ）は未使用セ
ル内の電流Ｉｃｅｌｌに等しく、そしてその合計電流は
２Ｉｃｅｌｌである。負荷間の割合は２であるので、基
準ビットラインの負荷により供給される電流は（４／
３）Ｉｃｅｌｌであるのに対して、マトリックスビット
ラインの負荷により供給される電流は（２／３）Ｉｃｅ
ｌｌであり、そして（１／３）Ｉｃｅｌｌに等しい電流
ＩＲは読み取りノードＤとＤＮ間の抵抗通路内を流れな
ければならない。２つの読み取りノード上の電圧ＶＤと
ＶＤ間の差はそれで； ＶＤ−ＶＤＮ＝（１／３）＊Ｒ＊Ｉｃｅｌｌ （１） 図６は図５と同じであるが、それは書込み済セルの読み
取りに関する。この場合、マトリックス電流（Ｉｍａ
ｔ）はＫ＊Ｉｃｅｌｌに等しく、ここでＫ（１／２以
下）はマトリックス電流と基準電流との割合である。当
業者には既知であるように、未使用セルの電流Ｉｖと書
込み済セルの電流Ｉｓは以下のように表される： Ｉｖ＝Ｂ（Ｖｃｃ−Ｖｍｉｎ） Ｉｓ＝Ｂ（Ｖｃｃ−δＶｔｈ−Ｖｍｉｎ） ここでＢはセルの電流ゲインであり、δＶｔｈは書込み
済セルにより実行されたスレッショルド変化であり、そ
してＹｍｉｎ＝Ｖｔｈ＋０．５Ｖである。比率Ｋは、故
に Ｋ＝Ｉｓ／Ｉｖ＝１−（δＶｔｈ／（Ｖｃｃ−Ｖｍｉｎ）） （２） 関係式（２）はＫがＶｃｃと供に増加することを示す。
当然、スレッショルド変化δＶｔｈを前提とすると、Ｋ
＞０．５のＶｃｃの値は、書込み状態がもはや確認され
ないので、考慮されない。Ｒ内を流れる電流は故に： ＩＲ＝（１−２Ｋ）（１／３）Ｉｃｅｌｌ となる。
【００１６】（２）から置換することにより： ＩＲ＝Ｂ／２（２δＶｔｈ−（Ｖｃｃ−Ｖｍｉｎ）） を得る。
【００１７】Ｋ（０と１／２）に対して限度値を再び置
換することにより、各々： Ｋ＝０に対して：δＶｔｈ＝Ｖｃｃ−Ｖｍｉｎ；ＩＲ＝
（１／３）Ｉｃｅｌｌ Ｋ＝１／２に対して：δＶｔｈ＝１／２（Ｖｃｃ−Ｖｍ
ｉｎ）；ＩＲ＝０を得る。
換することにより、各々： Ｋ＝０に対して：δＶｔｈ＝Ｖｃｃ−Ｖｍｉｎ；ＩＲ＝
（１／３）Ｉｃｅｌｌ Ｋ＝１／２に対して：δＶｔｈ＝１／２（Ｖｃｃ−Ｖｍ
ｉｎ）；ＩＲ＝０を得る。
【００１８】結論付けると、Ｘが０と０．５との間で変
化すると、ＩＲは（１／３）Ｉｃｅｌｌと０との間で変
化し、その結果、ノード間の電圧差も又０と（１／３）
＊Ｒ＊Ｉｃｅｌｌ間で変化する。
化すると、ＩＲは（１／３）Ｉｃｅｌｌと０との間で変
化し、その結果、ノード間の電圧差も又０と（１／３）
＊Ｒ＊Ｉｃｅｌｌ間で変化する。
【００１９】本発明の好適形態が説明されてきたが、当
業者は他の同等な変形や修正を工夫することも可能であ
ることは理解されよう。例えば、トランジスターＭ９と
Ｍ１０は高導電抵抗を得るために低アスペクト比で造ら
れているように説明されているが、直列に配置された抵
抗器で、或は飽和エーリアから離れて、故に重要な抵抗
のエーリア内でそれらを動作させることが出来るように
前記トランジスターの適切な駆動で同結果が得られるか
も知れないことは明白である。
業者は他の同等な変形や修正を工夫することも可能であ
ることは理解されよう。例えば、トランジスターＭ９と
Ｍ１０は高導電抵抗を得るために低アスペクト比で造ら
れているように説明されているが、直列に配置された抵
抗器で、或は飽和エーリアから離れて、故に重要な抵抗
のエーリア内でそれらを動作させることが出来るように
前記トランジスターの適切な駆動で同結果が得られるか
も知れないことは明白である。
【図１】従来技術によるＥＰＲＯＭセル読み取り回路の
単純化回路図。
単純化回路図。
【図２】図２の回路の幾つかの重要な信号のプロットで
ある。
ある。
【図３】本発明の教示によるＥＰＲＯＭセル読み取り回
路の単純化回路図。
路の単純化回路図。
【図４】図３の回路における幾つかの重要な信号のプロ
ットである。
ットである。
【図５】未使用セル読み取りの場合の、図３の回路に匹
摘する部分電気図。
摘する部分電気図。
【図６】書込み済セル読み取りの場合の、図３の回路に
匹摘する部分電気図。
匹摘する部分電気図。
ＲＴ１，ＲＴ２・・・未使用基準セル ＷＬ０，ＷＬ１・・・ワードライン ＲＢＬ・・・基準ビットライン ＶＢＩＳ・・・バイアス電圧 ＶCC・・・電源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 コッラド ヴィッラ イタリア国 ミラノ 20050 ソヴィコ ヴィア エッセ．フランチェスコ 31
Claims (20)
- 【請求項１】 基準セルビットラインとマトリックスセ
ルビットラインが各々の負荷を通じて供給電圧に接続さ
れて、更に第一クロック信号により使用可能状態にされ
る通常オフの等価トランジスターで接続されている不平
衡負荷タイプのＥＰＲＯＭセル読み取り回路において、
前記ビットラインは更にその抵抗が導通状態で有意義で
ある通常オフの抵抗等価トランジスターで接続されてお
り、前記等価トランジスターは前記第一クロック信号よ
りも長く持続する第二クロック信号により使用可能状態
にされることを特徴とするＥＰＲＯＭセル読み取り回
路。 - 【請求項２】 前記第二クロック信号は前記第一クロッ
ク信号と同時に開始することを特徴とする請求項１に記
載のＥＰＲＯＭセル読み取り回路。 - 【請求項３】 前記抵抗等価トランジスターは導通状態
で比較的高抵抗に上昇させることが出来るようにチャル
ネル巾と長さとの割合を低減して造られることを特徴と
する請求項１に記載のＥＰＲＯＭセル読み取り回路。 - 【請求項４】 抵抗器は前記抵抗等価トランジスターの
各々に直列に配置されていることを特徴とする請求項１
に記載のＥＰＲＯＭセル読み取り回路。 - 【請求項５】 前記抵抗等価トランジスターの有意義な
抵抗はそれに適用されたイネーブル信号を低減すること
により得られることを特徴とする請求項１に記載のＥＰ
ＲＯＭセル読み取り回路。 - 【請求項６】 抵抗等価トランジスターの抵抗は１キロ
オームよりも大きいことを特徴とする請求項１に記載の
ＥＰＲＯＭセル読み取り回路。 - 【請求項７】 抵抗等価トランジスターの抵抗は約２キ
ロオームであることを特徴とする請求項６に記載のＥＰ
ＲＯＭセル読み取り回路。 - 【請求項８】 基準セルビットラインとマトリックスセ
ルビットラインが各々感知増幅器の入力に接続され、そ
して第一クロック信号が前記等価トランジスターの制御
端子に提供される時に前記ビットラインを供に接続する
ための前記基準セルビットラインと前記マトリックスセ
ルビットライン間に接続された等価トランジスターを有
する不平衡負荷タイプのメモリセル読み取り回路におい
て、前記第一クロック信号よりも長く持続する第二クロ
ック信号が前記抵抗素子の制御端子に適用される時に前
記基準セルビットラインと前記マトリックスセルビット
ライン間に抵抗的接続を提供するために選択可能抵抗素
子が前記基準セルビットラインと前記マトリックスセル
ビットライン間に接続されることを特徴とするメモリセ
ル読み取り回路。 - 【請求項９】 前記選択可能抵抗素子は導通状態の時に
比較的高抵抗に上昇させることが出来るようにチャネル
巾と長さとの間の割合が低減されて造られた抵抗トラン
ジスターであり、前記抵抗トランジスターは前記第二ク
ロック信号を受けるために接続されたその制御端子を有
することを特徴とする請求項８に記載のメモリセル読み
取り回路。 - 【請求項１０】 前記選択可能抵抗素子は抵抗器と直列
に接続され、そして前記第二クロック信号を受けるため
に接続されたトランジスターの制御端子を有するトラン
ジスターから構成されることを特徴とする請求項８に記
載のメモリセル読み取り回路。 - 【請求項１１】 前記選択可能抵抗素子は前記トランジ
スターが導通状態にある時に十分な抵抗を提供するため
にその制御端子に適用される低減されたイネーブル信号
を有するトランジスターから構成されることを特徴とす
る請求項８に記載のメモリセル読み取り回路。 - 【請求項１２】 前記選択可能抵抗素子は前記抵抗素子
が導通状態にある時には１キロオームよりも大きな抵抗
を有することを特徴とする請求項８に記載のメモリセル
読み取り回路。 - 【請求項１３】 前記選択可能抵抗素子は前記抵抗素子
が導通状態にある時には約２キロオームの抵抗を有する
ことを特徴とする請求項８に記載のメモリセル読み取り
回路。 - 【請求項１４】 前記マトリックスセルビットラインは
ＥＰＲＯＭセルのマトリックスに接続されていることを
特徴とする請求項８に記載のメモリセル読み取り回路。 - 【請求項１５】 前記ビットラインに順に接続された各
々の負荷素子、前記第一等価トランジスターから前記負
荷素子の反対側の前記基準セルビットラインと前記マト
リックスセルビットライン間に接続された第二等価トラ
ンジスター、前記第一クロック信号を受けるために接続
されたその制御端子を有する前記第二等価トランジスタ
ー、そして第二クロック信号が前記第二抵抗素子の制御
端子に適用される時に前記基準セルビットラインと前記
マトリックスセルビットライン間に抵抗接続を提供する
ために前記第二等価トランジスターと並列に接続された
第二選択可能抵抗素子を包含することを特徴とする請求
項８に記載のメモリセル読み取り回路。 - 【請求項１６】 感知増幅器の入力に各々接続された基
準セルビットラインとマトリックスセルビットラインを
有し、そして前記ビットラインのための不平衡負荷を有
するメモリセルを読み取る方法、そして読み取りのその
方法はマトリックス記憶セルを前記マトリックスセルビ
ットラインに接続、選択信号に応じて基準セルを前記基
準セルビットラインに接続、前記基準セルビットライン
を前記マトリックスセルビットラインに接続するために
第一クロック信号に応じて等価トランジスターを起動す
るステップを包含する、前記メモリセルを読み取るため
の方法において、前記第一クロック信号のものよりも遅
い持続時間を有する第二クロック信号に応じて前記基準
セルビットラインと前記マトリックスセルビットライン
間に抵抗素子を接続するステップと、前記抵抗素子が前
記基準セルビットラインと前記マトリックスセルビット
ライン間に接続された後に前記感知増幅器の動作により
前記基準セルビットラインと前記マトリックスセルビッ
トライン間の信号差を検出することにより前記メモリセ
ルの状態を決定する追加的ステップを有することを特徴
とするメモリセルを読み取るための方法。 - 【請求項１７】 前記第二クロック信号は前記第一クロ
ック信号と同時に開始することを特徴とする請求項１６
に記載のメモリセルを読み取るための方法。 - 【請求項１８】 抵抗素子を接続する前記ステップは前
記基準セルビットラインと前記マトリックスセルビット
ライン間に接続された抵抗トランジスターを起動するス
テップを包含することを特徴とする請求項１６に記載の
メモリセルを読み取るための方法。 - 【請求項１９】 抵抗素子を接続する前記ステップは直
列接続された抵抗器を有するトランジスターを起動する
ステップを包含し、前記トランジスターと前記抵抗器は
前記基準セルビットラインと前記マトリックスセルビッ
トライン間に直列に接続されていることを特徴とする請
求項１６に記載のメモリセルを読み取るための方法。 - 【請求項２０】 前記メモリセルの状態を決定する前記
ステップはＥＰＲＯＭセルの状態を読み取るステップを
包含することを特徴とする請求項１６に記載のメモリセ
ルを読み取るための方法。
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