JP4037482B2 - メモリセルのスレッシュホールド電圧を読取る場合に粗目−微細サーチを使用する読取回路 - Google Patents
メモリセルのスレッシュホールド電圧を読取る場合に粗目−微細サーチを使用する読取回路 Download PDFInfo
- Publication number
- JP4037482B2 JP4037482B2 JP6989497A JP6989497A JP4037482B2 JP 4037482 B2 JP4037482 B2 JP 4037482B2 JP 6989497 A JP6989497 A JP 6989497A JP 6989497 A JP6989497 A JP 6989497A JP 4037482 B2 JP4037482 B2 JP 4037482B2
- Authority
- JP
- Japan
- Prior art keywords
- gate voltage
- voltage
- memory cell
- stage
- threshold voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/005—Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters
Description
【０００１】
【発明の属する技術分野】
本発明は、トランジスタのスレッシュホールド電圧を読取る回路及び方法に関するものであって、更に、アナログ及びマルチレベルメモリに対する読取回路に関するものである。
【０００２】
【従来の技術】
１９９４年１１月２日付で出願したＳａｕ． Ｃ Ｗｏｎｇ及びＨｏｃｋ Ｃ． Ｓｏによる「高分解能アナログ記憶ＥＰＲＯＭ及びフラッシュＥＰＲＯＭ（Ｈｉｇｈ Ｒｅｓｏｌｕｔｉｏｎ Ａｎａｌｏｇ Ｓｔｏｒａｇｅ ＥＰＲＯＭａｎｄ Ｆｌａｓｈ ＥＰＲＯＭ」）という名称の米国特許出願第０８／３３３，３８１号はアナログメモリを記載しており且つその全体を引用によって本明細書に取込む。この特許出願に記載されているメモリの一実施例は、メモリセル内のフローティングゲートトランジスタのゲート電圧をゆっくりとランプ、即ち所定の勾配で変化させ、且つ該メモリセルが電流を導通し始める時を検知する読取回路を含んでいる。メモリセルが導通を開始するゲート電圧は、メモリセルのスレッシュホールド電圧を表わしており、従ってスレッシュホールド電圧としてメモリセル内に記憶即ち格納されているアナログ値を表わしている。
【０００３】
読取られたアナログ値の精度は、ゲート電圧がランプされるレート（速度）及びメモリセルが導通しているか否かを検知する回路の速度及び感度に依存する。精度を改善するために、メモリセルが導通を開始するのとメモリセルが導通していることを検知することとの間でゲート電圧が殆ど変化することがないようにゲート電圧はゆっくりとランプされる。然しながら、ゆっくりとしたランプレートはセルのスレッシュホールド電圧へ到達するのにより多くの時間を必要とし、そのことはメモリの読取時間を増加させる。高精度を維持しながらより高速の読取回路が所望されている。
【０００４】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、高精度で且つ高速の読取回路及び方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明によれば、読取回路が読取プロセス期間中に選択したメモリセルのゲート電圧を段階的にランプアップまたはランプダウンさせるワード線ドライバを有している。各段階においてゲート電圧は一方の方向へランプされ且つ選択されたメモリセルがトリップしたこと、即ち導通状態を停止するかまたは開始させたことを表わす信号を検知回路が発生する場合に終了する。各段階の終了時におけるゲート電圧は、選択されたメモリセルがトリップしたことを検知するのに必要とされた時間及びゲート電圧が変化するレート（即ち、速度または割合）に依存する量だけ該メモリセルに対するトリップ点から異なっている。読取プロセスの初期の段階においては比較的高いランプレートを有しており、従ってゲート電圧は選択されたメモリセルをトリップさせるのに充分に迅速に変化する。高いランプレートは、トリップ点の不正確な値であるゲート電圧において初期の段階を終了させる。後の段階において、特に最後の段階においては、低いランプレートを有しており且つ正確な値のトリップ点において終了し、従って最後の段階の終了時におけるゲート電圧はメモリセルのスレッシュホールド電圧及びその中に記憶されている値を正確に表わす。
【０００６】
読取の開始時においての一層高いランプレートと読取の終了時においての一層低いランプレートとの結合がより小さな平均読取時間を与える。何故ならば、読取プロセスの精度を制御するより低いランプレートは早期の段階によって与えられる近似的な読取から小さな量だけゲート電圧を変化させるに過ぎないからである。平均及び最大読取時間を更に減少させるために、選択されたセルのゲートは選択されたメモリセルに対する可能なトリップ点の範囲に対する中間である電圧へ充電させることが可能である。このことはトリップ点へ到達するのに必要な最大ゲート電圧変化を半分にすることによって読取時間を減少させる。
【０００７】
本発明の一側面によれば、ドライバと、検知回路と、ランプ制御回路とを有する読取回路が、メモリセルのスレッシュホールド電圧がアナログ値又はマルチビットデジタル値を表わすアナログメモリ又はマルチレベルメモリの夫々におけるメモリセルを読取るために読取プロセスを実行する。該読取プロセスは、読取時間が全てのステージ即ち段階を完了するのに必要な時間に依存する場合には固定数の段階に対して実施することが可能であり、又は読取時間が固定されている場合には、固定数の段階の後に得られた値は読取時間の終了まで保持される。一方、固定した読取時間を有する読取プロセスは可変数の完了された段階を有しており、且つ最後の段階期間中に、非常に低いランプレートがゲート電圧を選択されたメモリセルのトリップ点の小さな範囲内に維持する。
【０００８】
最後の段階の終了時におけるゲート電圧がサンプルされ且つ選択されたメモリセル内に記憶されている値を決定するために使用される。このサンプルされたゲート電圧は、最後の段階のランプレートによって決定される精度でのトリップ点を表わすものであり、選択されたセルの絶対スレッシュホールド電圧から幾分異なるものであるが、選択されたメモリセルの相対的なスレッシュホールド電圧及び選択されたメモリセル内に記憶されている値を正確に表わすものである。
【０００９】
【発明の実施の形態】
本発明の一側面によれば、トランジスタのスレッシュホールド電圧を読取る方法が一連のステージ即ち段階で進行する。各段階はトランジスタのゲート電圧をその段階に対して選択された一方向及びレート（速度又は割合）でランプさせ（即ち、変化させ）且つゲート電圧における変化が該トランジスタをして該トランジスタがターンオン又はターンオフするトリップ点を交差させた後に終了する。ランプの方向及び大きさは、各段階が先行する段階から反対方向へゲート電圧をランプさせ且つ後の段階におけるランプレートは通常先の段階におけるランプレートよりも一層小さいように選択される。
【００１０】
図１Ａはトランジスタを読取る粗目−微細サーチプロセス期間中のＮチャンネルトランジスタのゲート電圧ＶＧの一例を示している。Ｐチャンネルに対する読取プロセスも同様であり以下の説明から明らかである。最初に、該トランジスタに対するゲート電圧ＶＧ及びソース電圧ＶＳは０であり、且つトランジスタはオフである。読取プロセスの第一段階１１０期間中、ゲート電圧ＶＧは約１．４×１０5 Ｖ／秒のレートでランプアップされる。例えば、全容量が１４ｐＦへ印加される約２．０μＡの定電流はゲート電圧を１．４×１０5 Ｖ／秒でランプアップさせる。該トランジスタのゲート電圧がそのトランジスタのスレッシュホールド電圧ＶＴを通過すると、該トランジスタはターンオンする。段階１１０は該トランジスタのターンオンが検知される後まで継続する。従って、ゲート電圧ＶＧは、トランジスタのターンオンを検知するのに必要な有限の応答時間期間中継続して上昇し且つランプレート及び検知時間に依存する量だけトリップ点及びスレッシュホールド電圧ＶＴをオーバーシュートする。ゲート電圧ＶＧはスレッシュホールド電圧ＶＴよりも一層大きな電圧ＶＧ１において段階１１０を終了する。読取プロセス１２０の第二段階は、段階１１０が終了する時に開始する。段階１２０期間中、ゲート電圧ＶＧはランプダウンされる。ゲート電圧ＶＧがスレッシュホールド電圧ＶＴより降下すると、該トランジスタはターンオフする（再度トリップする）。ゲート電圧が該トランジスタのスレッシュホールド電圧を交差した後に発生するトランジスタのトリッピングが検知されると、段階１２０は終了する。図１に示したプロセスにおいては、段階１２０は電圧ＶＧが第一段階１１０期間中にランプアップされたものとほぼ同一のレートで、即ち約１．４×１０5 Ｖ／秒のレートでゲート電圧ＶＧをランプダウンさせる。然しながら、段階１２０においては、トリッピングと検知との間の遅延は段階１１０における遅延よりも一層少ない場合がある。何故ならば、段階１２０期間中、検知回路はトリップ点により近いレベルへ充電されるからである。段階１２０に対して検知時間が減少されると、段階１２０は電圧ＶＧ１よりもスレッシュホールド電圧ＶＴへ一層近いゲート電圧ＶＧ２において終了する。
【００１１】
第三段階１３０期間中、ランプ動作は先行する段階１２０から方向が逆転され且つ大きさが約７×１０4 Ｖ／秒へ減少される。段階１１０及び１２０と比較して段階１３０期間中のより遅いランプ動作は、段階１１０及び１２０期間中に発生したものよりもより少ないオーバーシュートを与え、且つ段階１３０の終了時におけるゲート電圧ＶＧ３はゲート電圧ＶＧ１又はＶＧ２よりもスレッシュホールド電圧ＶＴへ一層近い。
【００１２】
後の段階１４０，１５０，１６０，１７０の各々は、夫々の先行する段階１３０，１４０，１５０，１６０とはランプ方向を逆転している。より後の段階ではより低いランプレートを使用しており且つそのトランジスタに対するトリップ点へ収束するゲート電圧で終了する。最後の段階である段階１７０は約２×１０4 Ｖ／秒より小さな最も低いランプレートを使用している。図１Ａに示した読取プロセスの利点は、最終的な読みは、段階１７０のランプレートによって決定される精度を有している。然しながら、先行する段階期間中において、より高いランプレートがゲート電圧ＶＧをスレッシュホールドレベルへより迅速に駆動している。従って、図１Ａの読取プロセスは、段階１７０のランプレートに等しい一定のランプレートを使用する読取プロセスよりも必要とする時間は著しく少ない。図１Ａのプロセスにおいて、ランプレートはほぼ１つおきの段階において約半分だけ減少されている。別のプロセスでは各段階毎にランプレートを減少させる。然しながら、ランプレートを減少させるための多くのパターンを使用することが可能である。例えば、ランプレートは各相次ぐ段階に対して比例的に減少させることが可能であり、例えば、半分、３分の１又は４分の１だけ減少させることが可能であり、又は、始めのうちの段階においては大きな（又は小さな）減少分で且つ後の段階においては小さな（又は大きな）減少分で不規則的に減少させることが可能である。更に、ランプレートは１段階期間中に変化させることが可能である。一方、ランプレートを一定に保持し、それによって読取中のトリップ点周りにゲート電圧を振動させ、且つフィルタを使用してこの振動信号からトリップ点を抽出する。更に別の変形例においては、所望の精度でトリップ点を決定する段階の後にランプ動作を完全に停止し、且つシステム内の容量が後のサンプル動作に対する測定電圧を保持する。
【００１３】
理想的には、ランプゲートの減少は、所望の精度を与えるために必要とされる読取時間を最小とすべく選択される。読取時間の最小化は、ゲート電圧の開始点、読取ることの可能な可能なスレッシュホールド電圧の範囲、最大の使用可能なランプレート、最小のランプレート（即ち、所望の精度）及び段階の終了を検知するのに必要な時間に依存する。
【００１４】
図１Ａのプロセスに対する最も悪い場合においては、第一段階１１０はゲート電圧ＶＧを０Ｖから可及的に最も高いスレッシュホールド電圧、例えば最大で６Ｖへランプさせる。この最も悪い場合は最も長い読取時間を与え且つ各読取に対して割当てられねばならない時間の量を増加させる。図１Ｂは最も悪い場合の読取時間を減少させる読取プロセスを示している。図１Ｂのプロセスにおいては、ゲート電圧ＶＧは、可能なスレッシュホールド電圧即ちトリップ点の中間である電圧レベルＶＴＭへ充電される。ゲート電圧ＶＧを電圧レベルＶＴＭへ初期的に充電させることは、電源を使用して迅速に行なうことが可能である。ゲートが初期的に充電されると、トランジスタが電圧ＶＴＭにおいて導通するか否かが検知され、且つ第一段階１１５に対するランプ方向が電圧ＶＧをトリップ点へ向けて駆動すべく選択される。図１Ｂにおいて、スレッシュホールド電圧ＶＴは電圧ＶＴＭよりも一層大きく、従ってトランジスタは、初期的には、導通状態ではなく且つ段階１１５に対してはランプアップ即ち上昇する方向が選択される。トランジスタが初期的に導通状態であると、段階１１５はゲート電圧ＶＧをランプダウン即ち下方向へランプさせる。
【００１５】
該プロセスが電圧ＶＴＭで開始すると、可能な終了ゲート電圧の範囲の中間は平均値及び最悪の読取時間を減少させる。何故ならば、ＶＴＭと可能なスレッシュホールド電圧との間の最大差は可能なスレッシュホールド電圧の範囲の半分であり且つ初期的なランプ段階１１５は時間が短くなるからである。初期段階１１５の後に、図１Ｂの読取プロセスは図１Ａのプロセスに対して上述したのと同様に進行する。
【００１６】
図２は本発明の一実施例に基づく読取回路を有するアナログメモリ２００の一部を示している。メモリ２００は複数個のメモリセル２１１のＮ個の行とＭ個の列からなるアレイ２１０を有しており、行デコーダ２２０及び列デコーダ２３０は読取期間中に読取回路へ接続する。該読取回路は、検知回路２４０と、ランプ制御回路２５０と、ワード線ドライバ２６０とを有している。メモリ２００の構成要素である書込回路及び入力／出力インターフェースは当該技術分野において公知であり、従って図２においては図示していない。メモリセル２１１はフローティングゲートトランジスタ、金属窒化物酸化物シリコン（ＭＮＯＳ）トランジスタ、又は各々が単一のアクセス可能なゲート及び記憶されている値を表わすスレッシュホールド電圧を有するスプリットゲートメモリセルとすることが可能である。本発明の別の実施例では別個の選択ゲート（不図示）及び制御ゲートを有するマルチトランジスタメモリセルを使用している。
【００１７】
更に別の実施例においては、メモリ２００は各メモリセル２１１において複数個のビットの情報を記憶するマルチレベルメモリである。マルチレベルメモリはメモリセルのスレッシュホールド電圧としてデジタル値を書き込む場合にデジタル・アナログ変換を与え且つメモリセルから読取ったスレッシュホールド電圧のアナログ・デジタル変換を与える。
【００１８】
メモリアレイ２１０における各ワード線２１２は１つの行のメモリセル２１１の制御ゲート及び行デコーダ２２０へ接続している。メモリセル２１１の選択した１つを読取る場合に、行デコーダ２２０はワード線ドライバ２６０を選択したメモリセルの制御ゲートへ接続しているワード線２１２の選択した１つへ接続させる。残りの選択されなかったワード線は接地される。アドレス信号によって表わされる１つの行を選択する例えば行デコーダ２２０のような行デコーダは当該技術分野において公知である。
【００１９】
初期的に、選択されたワード線は、プレチャージ回路２８０によってサーチの所望の開始点へ充電される。サーチの開始点は、可及的に最も低いスレッシュホールド電圧か、可能なスレッシュホールド電圧の範囲の中間か、可及的に最も高いスレッシュホールド電圧か、接地電圧か、電源電圧Ｖｃｃか、又はその他の任意の所望の電圧とすることが可能である。粗目−微細サーチの第一段階において、ワード線ドライバ２６０は選択されたワード線上の電圧である電圧ＶＧを選択したメモリセルのスレッシュホールド電圧へ向けてランプさせる。メモリセル２１１はＮチャンネル装置であり、ソース線を接地しており、従って電圧ＶＧが選択したメモリセルのスレッシュホールド電圧よりも一層高い場合には、選択されたメモリセルはターンオンする。
【００２０】
メモリアレイ２１０における各ビット線２１３は一列のメモリセル２１１のドレインへ接続すると共に列デコーダ２３０へ接続している。選択したメモリセルの読取期間中、列デコーダ２３０は検知回路２４０を選択されたメモリセルのドレインへ接続しているビット線２１３の選択した１つへ接続させる。検知回路２４０は選択されたビット線へ接続しているいずれかのメモリセル２１１が導通状態であるか否かを検知する。選択されたビット線へ接続しているいずれのメモリセルも導通状態にない場合には検知回路２４０からのデジタル信号ＳＡＯＵＴは高状態であり、且つ、検知回路２４０が選択したメモリセルが導通状態であることを検知すると、デジタル信号ＳＡＯＵＴは低状態である。
【００２１】
ランプ制御回路２５０は信号ＳＡＯＵＴをモニタする。信号ＳＡＯＵＴが高状態であると、ランプ制御回路２５０は信号ＵＰをアサート即ち活性化させ、且つワード線ドライバ２６０は電圧ＶＧをランプアップさせる。信号ＳＡＯＵＴが低状態であると、ランプ制御回路２５０は信号ＵＰを脱活性化させ、且つワード線ドライバ２６０は電圧ＶＧをランプダウンさせる。従って、選択したメモリセルがトリップする度に、検知回路２４０は信号ＳＡＯＵＴを変化させ且つワード線ドライバ２６０はランプ方向を逆転させる。
【００２２】
メモリ２００において、ワード線ドライバ２６０はプルアップ回路２６１−２６４を有しており、Ｐチャンネルトランジスタ２７１は、信号ＵＰが活性化されると、コンデンサ２７０へ接続する。コンデンサン２７０はランプレートを遅くさせるために付加され典型的に数ｐＦの典型的なワード線容量を支配する約１０乃至１００ｐＦの容量を有している。Ｎチャンネルトランジスタ２７２は、信号ＵＰが脱活性化されると、プルアップ装置２６５−２６８をコンデンサ２７０へ接続させる。
【００２３】
読取プロセスにおける各段階の終了時において、信号ＵＰは高状態から低状態又は低状態から高状態へスイッチする。このスイッチ動作は、電圧ＶＧにおいて迅速な変化を発生させる場合がある。何故ならば信号ＵＰにおける変化はトランジスタ２７１及び２７２のゲート容量を通過するからである。例えば、図１Ａにおいて、段階１２０の開始時は信号ＵＰが供給電圧Ｖｃｃから接地へ降下することによって発生されるゲート電圧における迅速な降下１２５を有している。ワード線ドライバ２６０において、トランジスタ２７３及び２７４はトランジスタ２７１及び２７２のゲート電圧と相補的なゲート電圧を有しており、従ってトランジスタ２７３及び２７４のゲート電圧のスイッチングはトランジスタ２７１及び２７２のゲート電圧のスイッチングによって発生される変化と対抗する。トランジスタ２７３及び２７４のゲート容量は変化する信号ＵＰによって発生される電圧ＶＧにおける変化をほぼ取り除くために、夫々のトランジスタ２７１及び２７２と一致すべく選択することが可能である。
【００２４】
コンデンサ２７０を充電又は放電させる電流の大きさは、プルアップ回路２６１乃至２６４又はプルダウン回路２６５乃至２６８のいずれがディスエーブル即ち動作不能状態にされるかに依存する。ランプ制御回路２５０はプルアップ回路２６２乃至２６４又はプルダウン回路２６６乃至２６８のいずれをもディスエーブルさせることがないか、幾つかをディスエーブルさせるか又は全てをディスエーブルさせることを選択的に行なうために信号ＩＮ０，ＩＮ１，ＩＮ２を発生する。信号ＵＰ，ＩＮ０，ＩＮ１，ＩＮ２がプルアップ回路２６１乃至２６４の全てをイネーブルさせる場合には、電圧ＶＧは最大のレートでランプアップし、それはプルアップ回路２６１乃至２６４を介しての電流の和で制御される。信号ＵＰが脱活性化され且つプルダウン回路２６５乃至２６８の全てがイネーブルされると、電圧ＶＧは最大のレートでランプダウンする。読取プロセスの後の段階においては、ランプ制御回路２５０が信号ＩＮ０，ＩＮ１，ＩＮ２を変化させてプルアップ回路２６２乃至２６４又はプルダウン回路２６６乃至２６８の幾つか又は全てをディスエーブルさせ且つランプレートを減少させる。
【００２５】
回路２６１乃至２６８の各々を介しての電流の量はＰチャンネルトランジスタ２６１Ａ乃至２６４Ａ及びＮチャンネルトランジスタ２６５Ａ乃至２６８Ａの寸法に依存する。Ｐチャンネルトランジスタ２６１Ａ乃至２６４Ａはメモリセル２１１の最大スレッシュホールド電圧よりも一層大きい電圧ＶＣＰへ接続され且つそれらのゲートへ印加されるバイアス電圧ＰＢＩＡＳを有している。Ｎチャンネルトランジスタ２６５Ａ乃至２６８Ａは接地へ接続され且つそれらのゲートへ印加されるバイアス電圧ＮＢＩＡＳを有している。回路２６２乃至２６４及び２６６乃至２６８の各々は、トランジスタ２６２Ｂ乃至２６４Ｂ及び２６６Ｂ乃至２６８Ｂの対応する１つをターンオン又はターンオフさせることによって個別的にイネーブル又はディスエーブルされる。回路２６１及び２６５はトランジスタ２７１及び２７２によってのみイネーブル又はディスエーブルされる。
【００２６】
本発明の一実施例においては、プルアップ回路２６１は存在しておらず、且つ各プルアップ回路２６２乃至２６４はトランジスタ２６２Ａ乃至２６４Ａの寸法に依存して異なる量の電流を供給する。例えば、プルアップ回路２６２は最も小さな電流を供給し、プルアップ回路２６３はプルアップ回路２６４によって供給される電流の３倍の電流を供給し、且つプルアップ回路２６４はプルアップ回路２６２の電流の１２倍の電流を供給する。信号ＩＮ０，ＩＮ１，ＩＮ２の全てが高状態に活性化されると、プルアップ回路２６２を介して電流の１６倍である全電流がゲート電圧ＶＧをランプアップさせる。信号ＩＮ２を脱活性化させると、ランプレートを４倍だけ低下させ、且つ信号ＩＮ２及びＩＮ１を脱活性化させると、ランプレートは１６倍減少される。
【００２７】
図３はランプ制御回路２５０の一実施例を示している。ランプ制御回路２５０はフリップフロップ３１０，３２０，３３０，３４０，３５０を有している。検知回路からの信号ＳＡＯＵＴがフリップフロップ３１０のデータ入力端子へ印加され、且つフリップフロップ３１０の非反転出力端子はフリップフロップ３２０のデータ入力端子へ結合している。信号ＣＬＫはフリップフロップ３１０及び３２０をクロック動作させる。フリップフロップ３２０の反転出力端子からの信号ＣＮＴはフリップフロップ３３０，３４０，３５０をクロック動作させ、尚フリップフロップ３３０，３４０，３５０は、フリップフロップ３３０の非反転出力端子がフリップフロップ３４０のデータ入力端子へ結合されており且つフリップフロップ３４０の非反転出力端子がフリップフロップ３５０のデータ入力端子へ結合されて一体的に接続されている。出力信号ＵＰ，ＩＮ２，ＩＮ１，ＩＮ０は、夫々、フリップフロップ３１０の非反転出力端子及びフリップフロップ３３０，３４０，３５０の反転出力端子から供給される。
【００２８】
図４は、信号ＲＥＳＥＴＢが低状態へ活性化されてフリップフロップ３１０，３２０，３３０，３４０，３５０をリセット即ちクリアする時間４０５において開始される読取プロセス期間中の図３のランプ制御回路２５０における信号のタイミング線図を示している。これらのフリップフロップをリセットさせると、信号ＵＰ，ＩＮ２，ＩＮ１，ＩＮ０を、夫々、低状態、高状態、高状態、高状態とさせ、従ってワード線ドライバ２６０は選択されたワード線を接地へ向かって駆動する。次いで、検知回路２４０が活性化され且つ時間４１５において信号ＳＡＯＵＴを高状態へ活性化させ、選択されたメモリセルが導通状態でないことを表わす。時間４２０において、信号ＣＬＫのエッジがフリップフロップ３１０をトリガし、それは信号ＵＰを活性化させて電圧ＶＧのランプアップを開始させる。フリップフロップ３２０も時間４２０においてトリガされるが、信号ＣＮＴは変化することはない。何故ならば、時間４２０においてフリップフロップ３２０のデータ入力端子における信号は低状態だからである。
【００２９】
検知回路２４０が選択されたメモリセルがトリップされたことを検知する時間４２５の後まで、ランプアップは継続する。特に、時間４３０において信号ＣＬＫの別のエッジがフリップフロップ３１０をトリガし、そのことは信号ＵＰを脱活性化させて電圧ＶＧのランプダウンを開始させる。フリップフロップ３２０は時間４３０において信号ＣＮＴを脱活性化させる。フリップフロップ３３０，３４０，３５０は正エッジトリガ型であり、信号ＩＮ２，ＩＮ１又はＩＮ０を変化させることはなく、従ってランプダウンはいまだに最大のランプレートにある。選択したメモリセルが再度トリップしたことを検知回路２４０が検知する後であって且つフリップフロップ３１０が信号ＵＰを活性化させて電圧ＶＧのランプアップを開始させる時間４４０までランプダウンが継続する。フリップフロップ３２０は時間４４０において信号ＣＮＴを活性化させ、そのことはフリップフロップ３３０，３４０，３５０をトリガする。フリップフロップ３３０はそのデータ入力を供給電圧Ｖｃｃへ結合しており且つトリガされると信号ＩＮ２を脱活性化させる。信号ＩＮ２を脱活性化させるとワード線ドライバ２６０をしてランプレートを減少させる。信号ＩＮ１及びＩＮ０は時間４４０において活性された状態を維持する。何故ならば、フリップフロップのデータ入力端子における信号は低状態だからである。信号ＣＬＫの次ぎのエッジである時間４５０において、ワード線ドライバ２６０はいまだに電圧ＶＧをランプアップさせ、且つ選択されたメモリセルは導通状態にはない。信号ＣＬＫがフリップフロップ３２０をトリガし、そのことは信号ＣＮＴを脱活性化させる。何故ならば、信号ＵＰは時間４４０において変化しているからである。
【００３０】
検知回路２４０は、次に、時間４５５において選択されたメモリセルがトリッップすることを検知し、且つ時間４６０において、フリップフロップ３１０は信号ＵＰを変化させる。ランプダウンはその前のランプアップ段階と同じレートで開始する。何故ならば、信号ＩＮ２，ＩＮ１，ＩＮ０は時間４６０において変化しないからである。フリップフロップ３２０は、信号ＵＰにおける該変化に続く信号ＣＬＫのエッジである時間４７０まで信号ＣＮＴを変化させることはない。時間４７０において、フリップフロップ３４０は信号ＩＮ１を脱活性化させ且つランプレートは降下する。
【００３１】
図４のタイミング線図の場合には、読取プロセスの各段階は、選択したメモリセルがトリップしたことを検知回路２４０が検知することに続く信号ＣＬＫのエッジにおいて終了する。ランプレートは、全ての信号ＩＮ２，ＩＮ１，ＩＮ０が脱活性化されるまで、各段階（第一の段階を除く）の開始の後１サイクルの信号ＣＬＫ減少し、その後に、プルアップ回路２６１又はプルダウン回路２６５のみがゲート電圧ＶＧを制御する。プルアップ回路２６１及びプルダウン回路２６５は、信号ＩＮ０が脱活性化された段階の終了時において存在するレベル近くにゲート電圧ＶＧを維持する最小電流のみを供給及び引出すべく設計することが可能である。このように、各読取に対する全読取時間が一定である場合には、サーチプロセスが読取るべき電圧へ迅速に収束する場合に対して読取電圧が維持される。所望により、フィルタが電圧ＶＧから平均値を抽出し、一方電圧ＶＧはトリップ点周りを振動する。
【００３２】
サンプル・ホールド回路２９０は読取プロセスの終了時に存在する電圧ＶＧを保持する。この電圧は検知回路２４０によって検知されたトリガ点に依存し且つ選択されたセルのスレッシュホールド電圧と多少異なる場合がある。図５は、メモリセルのスレッシュホールド電圧とトリップ点との間の差を示した例示的なメモリ５００を示している。メモリ５００は複数個のメモリセル２１１からなるアレイ２１０と、行デコーダ２２０とワード線ドライバ２６０と、図２に関して上述した如くに動作するランプ制御回路２５０とを有している。メモリ５００における検知回路は、増幅器５４５と、基準セル５１１と、トリップ点において選択されたメモリセルを介しての電流が基準セル５１１を介しての電流と等しいような回路を形成するトランジスタ５４２，５４３，５４４，５４６，５４７とを有している。
【００３３】
基準セル５１１は構造的にメモリセル２１１と同一であり且つ複数個の基準セルからなる１つの行の一部である。基準セルはアレイ２１０と同一の区域内に且つメモリセル２１１と同一の間隔で形成することが可能であり、従って基準セルはメモリセル２１１と実質的に同一の処理変動に露呈される。基準セルがメモリセル２１１と異なる点としては、基準セルの制御ゲートはワード線２１２へ結合されておらず、且つ基準セルのドレインへ接続するビット線５１３は列デコーダ５３０によって選択可能なものではないということである。
【００３４】
選択したメモリセルの読取期間中に、基準セル５１１のスレッシュホールド電圧よりも僅かに大きな基準電圧ＶＲＥＦが基準セル５１１の制御ゲートへ印加され、且つドレイン電圧が基準セルのドレインへ接続しているビット線へ印加され、従って基準セル５１１を介して電流が流れる。好適には、その電流は小さく典型的なアナログメモリセル構造に対して１μＡの程度である。第二基準電圧ＶＢＩＡＳによって固定されたゲート電圧を有するカスコード装置５４７はこのドレイン電圧を制御するために使用することが可能である。ＶＢＩＡＳは典型的に、約２Ｖであり、ドレイン電圧を制限し且つ基準セル５１１の読取擾乱を防止する。トランジスタ５４２がターンオンされて、ドレイン電圧を基準セル５１１へ印加する。
【００３５】
トリップ点において、基準セル５１１を介しての電流は選択されたメモリセルを介しての電流と等しい。このことを達成するために、トランジスタ５４２及び５４７及び基準セル５１１と直列接続したトランジスタ５４３を使用してカレントミラーが形成されている。トランジスタ５４３のゲート及びドレインはトランジスタ５４４のゲートへ結合しており、トランジスタ５４４は、カスコード装置５４６、列デコーダ５３０内においてターンオンされるトランジスタ５３１、選択されたメモリセルと直列接続している。トランジスタ５４４はトランジスタ５４３と同一である。カスコード装置５４６及び５４７は同一であり且つ同一のゲート電圧（ＶＢＩＡＳ）を有しており、且つトランジスタ５４２は検知回路を選択したセルへ接続させるために列デコーダ内においてターンオンされるトランジスタ５３１と同一である。
【００３６】
増幅器５４５がカレントミラーの両側のノードへ接続している。選択されたメモリセルを介しての電流が基準セル５１１を介しての電流と等しくない場合には、カレントミラーは不均衡である。例えば、選択されたメモリセルが基準セル５１１よりも少ない電流を導通させる場合には、増幅器５４５の正入力端子５４４における電圧は増幅器５４５の負入力端子５４９における電圧よりも一層高く、増幅器５４５は信号ＳＡＯＵＴを高状態へ駆動する。選択されたメモリセルが基準セル５１１よりも一層多くの電流を導通させる場合には、正入力端子５４８における電圧は負入力端子５４９における電圧よりも一層低く、且つ増幅器５４５は信号ＳＡＯＵＴを脱活性化させる。
【００３７】
図５の検知回路のトリップ点は電流が等しい点である。このトリップ点において、選択されたメモリセルに対するワード線電圧ＶＧは、基準電圧ＶＲＥＦが基準セル５１１のスレッシュホールド電圧よりも一層大きいのと同一の量だけ選択されたメモリセルのスレッシュホールド電圧よりも一層大きい。典型的に、電圧ＶＧがスレッシュホールド電圧と異なるということは重要なことではない。何故ならば、読取期間中に、絶対的なスレッシュホールド電圧ではなく、メモリセルの相対的なスレッシュホールド電圧がメモリセル内に記憶されている値を表わし、電圧ＶＧは相対的スレッシュホールド電圧を表わすものだからである。
【００３８】
図６はワード線２１２へ接続した制御ゲートを有する基準セル６１１を有するメモリ６００を示している。本発明の一実施例によれば、基準セル６１１はプログラムされておらず、即ち可及的に最も低いスレッシュホールド電圧を有している。読取期間中、ワード線ドライバ２６０はゲート電圧ＶＧを選択されたメモリセルと選択されたメモリセルと同一の行内の基準セル６１１の両方へ印加する。電圧ＶＧをランプアップさせる場合に、基準セルは、選択されたメモリセルの最も低いスレッシュホールド電圧を有するものでない限り、選択されたメモリセルが導通を開始する前に導通を開始する。正入力端子５４８上の電圧は、選択されたメモリセルが導通しない場合に供給電圧Ｖｃｃ近くであり、且つ負入力端子５４９における電圧は、トランジスタ６４０を介して電流が通過するので、一層低い。増幅器５４５は、トランジスタ２１１が導通しない場合に、高出力を供給する。
【００３９】
電圧ＶＧが選択されたメモリセルのスレッシュホールド電圧に近い場合には、選択されたメモリセルは導通を開始し且つ正入力端子５４８における電圧は降下する。負入力端子５４９における電圧も降下する。何故ならば、導通状態にある基準セルは電圧ＶＧが増加するとより多くの電流を導通させるからである。然しながら、トランジスタ６４３はトランジスタ５４４よりも一層大きく（例えば、より大きなチャンネル幅を有しており）、従って選択されたメモリセルを介しての電流の増加は、選択されたメモリセルが導通を開始する場合に、負入力端子５４９上の電圧よりも正入力端子５４８上の電圧を一層速く降下させる。電圧ＶＧをランプダウンさせる場合に、選択されたメモリセルはターンオフを開始し、且つ正入力端子５４８における電圧は負入力端子５４９における電圧よりも一層速く上昇する。
【００４０】
メモリ６００において、メモリセルに対するトリップ点におけるメモリセルを介しての電流は該メモリセルのスレッシュホールド電圧に依存する。一層高いスレッシュホールド電圧のメモリセルが読取られる場合には、電圧ＶＧは基準セルに対してより大きな駆動を与えるので、基準セル及び選択されたメモリセルの両方を介してより大きな電流が流れる。従って、１個のセルに対するスレッシュホールド電圧とトリップ点との間の差はスレッシュホールド電圧が高くなると増加する。このことは絶対的なスレッシュホールド電圧の決定をより困難なものとするが、電圧ＶＧはいまだにメモリセルの相対的なスレッシュホールド電圧の正確な値を与える。メモリ６００の利点は、基準セルの制御ゲートを分離するため又は基準セルの制御ゲートに対する基準電圧を供給することの必要性なしに、アレイ２１０の一部として容易に基準セルを構成することが可能であるという点である。更に、読取中のセルと同一の行内の基準セルを選択するためにエキストラなデコード回路は必要とされることはない。
【００４１】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１Ａ】 トランジスタのスレッシュホールド電圧を読取るために本発明の一実施例に基づく読取プロセスを使用した場合のトランジスタへ印加されるゲート電圧のプロットを示したグラフ図。
【図１Ｂ】 図１Ｂと同様な本発明の別の実施例を示したグラフ図。
【図２】 本発明の一実施例に基づくメモリの一部を示した概略図。
【図３】 図２に示したメモリにおける読取回路に対するランプ制御回路を示した概略図。
【図４】 図３のランプ制御回路において発生される信号のタイミング線図。
【図５】 本発明の別の実施例に基づくメモリの一部を示した概略図。
【図６】 本発明の更に別の実施例に基づくメモリの一部を示した概略図。
【符号の説明】
１１０，１２０，１３０，１４０，１５０，１６０，１７０ 段階
２００ アナログメモリ
２１０ アレイ
２１１ メモリセル
２１２ ワード線
２１３ ビット線
２２０ 行デコーダ
２３０ 列デコーダ
２４０ 検知回路
２５０ ランプ制御回路
２６０ ワード線ドライバ
【発明の属する技術分野】
本発明は、トランジスタのスレッシュホールド電圧を読取る回路及び方法に関するものであって、更に、アナログ及びマルチレベルメモリに対する読取回路に関するものである。
【０００２】
【従来の技術】
１９９４年１１月２日付で出願したＳａｕ． Ｃ Ｗｏｎｇ及びＨｏｃｋ Ｃ． Ｓｏによる「高分解能アナログ記憶ＥＰＲＯＭ及びフラッシュＥＰＲＯＭ（Ｈｉｇｈ Ｒｅｓｏｌｕｔｉｏｎ Ａｎａｌｏｇ Ｓｔｏｒａｇｅ ＥＰＲＯＭａｎｄ Ｆｌａｓｈ ＥＰＲＯＭ」）という名称の米国特許出願第０８／３３３，３８１号はアナログメモリを記載しており且つその全体を引用によって本明細書に取込む。この特許出願に記載されているメモリの一実施例は、メモリセル内のフローティングゲートトランジスタのゲート電圧をゆっくりとランプ、即ち所定の勾配で変化させ、且つ該メモリセルが電流を導通し始める時を検知する読取回路を含んでいる。メモリセルが導通を開始するゲート電圧は、メモリセルのスレッシュホールド電圧を表わしており、従ってスレッシュホールド電圧としてメモリセル内に記憶即ち格納されているアナログ値を表わしている。
【０００３】
読取られたアナログ値の精度は、ゲート電圧がランプされるレート（速度）及びメモリセルが導通しているか否かを検知する回路の速度及び感度に依存する。精度を改善するために、メモリセルが導通を開始するのとメモリセルが導通していることを検知することとの間でゲート電圧が殆ど変化することがないようにゲート電圧はゆっくりとランプされる。然しながら、ゆっくりとしたランプレートはセルのスレッシュホールド電圧へ到達するのにより多くの時間を必要とし、そのことはメモリの読取時間を増加させる。高精度を維持しながらより高速の読取回路が所望されている。
【０００４】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、高精度で且つ高速の読取回路及び方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明によれば、読取回路が読取プロセス期間中に選択したメモリセルのゲート電圧を段階的にランプアップまたはランプダウンさせるワード線ドライバを有している。各段階においてゲート電圧は一方の方向へランプされ且つ選択されたメモリセルがトリップしたこと、即ち導通状態を停止するかまたは開始させたことを表わす信号を検知回路が発生する場合に終了する。各段階の終了時におけるゲート電圧は、選択されたメモリセルがトリップしたことを検知するのに必要とされた時間及びゲート電圧が変化するレート（即ち、速度または割合）に依存する量だけ該メモリセルに対するトリップ点から異なっている。読取プロセスの初期の段階においては比較的高いランプレートを有しており、従ってゲート電圧は選択されたメモリセルをトリップさせるのに充分に迅速に変化する。高いランプレートは、トリップ点の不正確な値であるゲート電圧において初期の段階を終了させる。後の段階において、特に最後の段階においては、低いランプレートを有しており且つ正確な値のトリップ点において終了し、従って最後の段階の終了時におけるゲート電圧はメモリセルのスレッシュホールド電圧及びその中に記憶されている値を正確に表わす。
【０００６】
読取の開始時においての一層高いランプレートと読取の終了時においての一層低いランプレートとの結合がより小さな平均読取時間を与える。何故ならば、読取プロセスの精度を制御するより低いランプレートは早期の段階によって与えられる近似的な読取から小さな量だけゲート電圧を変化させるに過ぎないからである。平均及び最大読取時間を更に減少させるために、選択されたセルのゲートは選択されたメモリセルに対する可能なトリップ点の範囲に対する中間である電圧へ充電させることが可能である。このことはトリップ点へ到達するのに必要な最大ゲート電圧変化を半分にすることによって読取時間を減少させる。
【０００７】
本発明の一側面によれば、ドライバと、検知回路と、ランプ制御回路とを有する読取回路が、メモリセルのスレッシュホールド電圧がアナログ値又はマルチビットデジタル値を表わすアナログメモリ又はマルチレベルメモリの夫々におけるメモリセルを読取るために読取プロセスを実行する。該読取プロセスは、読取時間が全てのステージ即ち段階を完了するのに必要な時間に依存する場合には固定数の段階に対して実施することが可能であり、又は読取時間が固定されている場合には、固定数の段階の後に得られた値は読取時間の終了まで保持される。一方、固定した読取時間を有する読取プロセスは可変数の完了された段階を有しており、且つ最後の段階期間中に、非常に低いランプレートがゲート電圧を選択されたメモリセルのトリップ点の小さな範囲内に維持する。
【０００８】
最後の段階の終了時におけるゲート電圧がサンプルされ且つ選択されたメモリセル内に記憶されている値を決定するために使用される。このサンプルされたゲート電圧は、最後の段階のランプレートによって決定される精度でのトリップ点を表わすものであり、選択されたセルの絶対スレッシュホールド電圧から幾分異なるものであるが、選択されたメモリセルの相対的なスレッシュホールド電圧及び選択されたメモリセル内に記憶されている値を正確に表わすものである。
【０００９】
【発明の実施の形態】
本発明の一側面によれば、トランジスタのスレッシュホールド電圧を読取る方法が一連のステージ即ち段階で進行する。各段階はトランジスタのゲート電圧をその段階に対して選択された一方向及びレート（速度又は割合）でランプさせ（即ち、変化させ）且つゲート電圧における変化が該トランジスタをして該トランジスタがターンオン又はターンオフするトリップ点を交差させた後に終了する。ランプの方向及び大きさは、各段階が先行する段階から反対方向へゲート電圧をランプさせ且つ後の段階におけるランプレートは通常先の段階におけるランプレートよりも一層小さいように選択される。
【００１０】
図１Ａはトランジスタを読取る粗目−微細サーチプロセス期間中のＮチャンネルトランジスタのゲート電圧ＶＧの一例を示している。Ｐチャンネルに対する読取プロセスも同様であり以下の説明から明らかである。最初に、該トランジスタに対するゲート電圧ＶＧ及びソース電圧ＶＳは０であり、且つトランジスタはオフである。読取プロセスの第一段階１１０期間中、ゲート電圧ＶＧは約１．４×１０5 Ｖ／秒のレートでランプアップされる。例えば、全容量が１４ｐＦへ印加される約２．０μＡの定電流はゲート電圧を１．４×１０5 Ｖ／秒でランプアップさせる。該トランジスタのゲート電圧がそのトランジスタのスレッシュホールド電圧ＶＴを通過すると、該トランジスタはターンオンする。段階１１０は該トランジスタのターンオンが検知される後まで継続する。従って、ゲート電圧ＶＧは、トランジスタのターンオンを検知するのに必要な有限の応答時間期間中継続して上昇し且つランプレート及び検知時間に依存する量だけトリップ点及びスレッシュホールド電圧ＶＴをオーバーシュートする。ゲート電圧ＶＧはスレッシュホールド電圧ＶＴよりも一層大きな電圧ＶＧ１において段階１１０を終了する。読取プロセス１２０の第二段階は、段階１１０が終了する時に開始する。段階１２０期間中、ゲート電圧ＶＧはランプダウンされる。ゲート電圧ＶＧがスレッシュホールド電圧ＶＴより降下すると、該トランジスタはターンオフする（再度トリップする）。ゲート電圧が該トランジスタのスレッシュホールド電圧を交差した後に発生するトランジスタのトリッピングが検知されると、段階１２０は終了する。図１に示したプロセスにおいては、段階１２０は電圧ＶＧが第一段階１１０期間中にランプアップされたものとほぼ同一のレートで、即ち約１．４×１０5 Ｖ／秒のレートでゲート電圧ＶＧをランプダウンさせる。然しながら、段階１２０においては、トリッピングと検知との間の遅延は段階１１０における遅延よりも一層少ない場合がある。何故ならば、段階１２０期間中、検知回路はトリップ点により近いレベルへ充電されるからである。段階１２０に対して検知時間が減少されると、段階１２０は電圧ＶＧ１よりもスレッシュホールド電圧ＶＴへ一層近いゲート電圧ＶＧ２において終了する。
【００１１】
第三段階１３０期間中、ランプ動作は先行する段階１２０から方向が逆転され且つ大きさが約７×１０4 Ｖ／秒へ減少される。段階１１０及び１２０と比較して段階１３０期間中のより遅いランプ動作は、段階１１０及び１２０期間中に発生したものよりもより少ないオーバーシュートを与え、且つ段階１３０の終了時におけるゲート電圧ＶＧ３はゲート電圧ＶＧ１又はＶＧ２よりもスレッシュホールド電圧ＶＴへ一層近い。
【００１２】
後の段階１４０，１５０，１６０，１７０の各々は、夫々の先行する段階１３０，１４０，１５０，１６０とはランプ方向を逆転している。より後の段階ではより低いランプレートを使用しており且つそのトランジスタに対するトリップ点へ収束するゲート電圧で終了する。最後の段階である段階１７０は約２×１０4 Ｖ／秒より小さな最も低いランプレートを使用している。図１Ａに示した読取プロセスの利点は、最終的な読みは、段階１７０のランプレートによって決定される精度を有している。然しながら、先行する段階期間中において、より高いランプレートがゲート電圧ＶＧをスレッシュホールドレベルへより迅速に駆動している。従って、図１Ａの読取プロセスは、段階１７０のランプレートに等しい一定のランプレートを使用する読取プロセスよりも必要とする時間は著しく少ない。図１Ａのプロセスにおいて、ランプレートはほぼ１つおきの段階において約半分だけ減少されている。別のプロセスでは各段階毎にランプレートを減少させる。然しながら、ランプレートを減少させるための多くのパターンを使用することが可能である。例えば、ランプレートは各相次ぐ段階に対して比例的に減少させることが可能であり、例えば、半分、３分の１又は４分の１だけ減少させることが可能であり、又は、始めのうちの段階においては大きな（又は小さな）減少分で且つ後の段階においては小さな（又は大きな）減少分で不規則的に減少させることが可能である。更に、ランプレートは１段階期間中に変化させることが可能である。一方、ランプレートを一定に保持し、それによって読取中のトリップ点周りにゲート電圧を振動させ、且つフィルタを使用してこの振動信号からトリップ点を抽出する。更に別の変形例においては、所望の精度でトリップ点を決定する段階の後にランプ動作を完全に停止し、且つシステム内の容量が後のサンプル動作に対する測定電圧を保持する。
【００１３】
理想的には、ランプゲートの減少は、所望の精度を与えるために必要とされる読取時間を最小とすべく選択される。読取時間の最小化は、ゲート電圧の開始点、読取ることの可能な可能なスレッシュホールド電圧の範囲、最大の使用可能なランプレート、最小のランプレート（即ち、所望の精度）及び段階の終了を検知するのに必要な時間に依存する。
【００１４】
図１Ａのプロセスに対する最も悪い場合においては、第一段階１１０はゲート電圧ＶＧを０Ｖから可及的に最も高いスレッシュホールド電圧、例えば最大で６Ｖへランプさせる。この最も悪い場合は最も長い読取時間を与え且つ各読取に対して割当てられねばならない時間の量を増加させる。図１Ｂは最も悪い場合の読取時間を減少させる読取プロセスを示している。図１Ｂのプロセスにおいては、ゲート電圧ＶＧは、可能なスレッシュホールド電圧即ちトリップ点の中間である電圧レベルＶＴＭへ充電される。ゲート電圧ＶＧを電圧レベルＶＴＭへ初期的に充電させることは、電源を使用して迅速に行なうことが可能である。ゲートが初期的に充電されると、トランジスタが電圧ＶＴＭにおいて導通するか否かが検知され、且つ第一段階１１５に対するランプ方向が電圧ＶＧをトリップ点へ向けて駆動すべく選択される。図１Ｂにおいて、スレッシュホールド電圧ＶＴは電圧ＶＴＭよりも一層大きく、従ってトランジスタは、初期的には、導通状態ではなく且つ段階１１５に対してはランプアップ即ち上昇する方向が選択される。トランジスタが初期的に導通状態であると、段階１１５はゲート電圧ＶＧをランプダウン即ち下方向へランプさせる。
【００１５】
該プロセスが電圧ＶＴＭで開始すると、可能な終了ゲート電圧の範囲の中間は平均値及び最悪の読取時間を減少させる。何故ならば、ＶＴＭと可能なスレッシュホールド電圧との間の最大差は可能なスレッシュホールド電圧の範囲の半分であり且つ初期的なランプ段階１１５は時間が短くなるからである。初期段階１１５の後に、図１Ｂの読取プロセスは図１Ａのプロセスに対して上述したのと同様に進行する。
【００１６】
図２は本発明の一実施例に基づく読取回路を有するアナログメモリ２００の一部を示している。メモリ２００は複数個のメモリセル２１１のＮ個の行とＭ個の列からなるアレイ２１０を有しており、行デコーダ２２０及び列デコーダ２３０は読取期間中に読取回路へ接続する。該読取回路は、検知回路２４０と、ランプ制御回路２５０と、ワード線ドライバ２６０とを有している。メモリ２００の構成要素である書込回路及び入力／出力インターフェースは当該技術分野において公知であり、従って図２においては図示していない。メモリセル２１１はフローティングゲートトランジスタ、金属窒化物酸化物シリコン（ＭＮＯＳ）トランジスタ、又は各々が単一のアクセス可能なゲート及び記憶されている値を表わすスレッシュホールド電圧を有するスプリットゲートメモリセルとすることが可能である。本発明の別の実施例では別個の選択ゲート（不図示）及び制御ゲートを有するマルチトランジスタメモリセルを使用している。
【００１７】
更に別の実施例においては、メモリ２００は各メモリセル２１１において複数個のビットの情報を記憶するマルチレベルメモリである。マルチレベルメモリはメモリセルのスレッシュホールド電圧としてデジタル値を書き込む場合にデジタル・アナログ変換を与え且つメモリセルから読取ったスレッシュホールド電圧のアナログ・デジタル変換を与える。
【００１８】
メモリアレイ２１０における各ワード線２１２は１つの行のメモリセル２１１の制御ゲート及び行デコーダ２２０へ接続している。メモリセル２１１の選択した１つを読取る場合に、行デコーダ２２０はワード線ドライバ２６０を選択したメモリセルの制御ゲートへ接続しているワード線２１２の選択した１つへ接続させる。残りの選択されなかったワード線は接地される。アドレス信号によって表わされる１つの行を選択する例えば行デコーダ２２０のような行デコーダは当該技術分野において公知である。
【００１９】
初期的に、選択されたワード線は、プレチャージ回路２８０によってサーチの所望の開始点へ充電される。サーチの開始点は、可及的に最も低いスレッシュホールド電圧か、可能なスレッシュホールド電圧の範囲の中間か、可及的に最も高いスレッシュホールド電圧か、接地電圧か、電源電圧Ｖｃｃか、又はその他の任意の所望の電圧とすることが可能である。粗目−微細サーチの第一段階において、ワード線ドライバ２６０は選択されたワード線上の電圧である電圧ＶＧを選択したメモリセルのスレッシュホールド電圧へ向けてランプさせる。メモリセル２１１はＮチャンネル装置であり、ソース線を接地しており、従って電圧ＶＧが選択したメモリセルのスレッシュホールド電圧よりも一層高い場合には、選択されたメモリセルはターンオンする。
【００２０】
メモリアレイ２１０における各ビット線２１３は一列のメモリセル２１１のドレインへ接続すると共に列デコーダ２３０へ接続している。選択したメモリセルの読取期間中、列デコーダ２３０は検知回路２４０を選択されたメモリセルのドレインへ接続しているビット線２１３の選択した１つへ接続させる。検知回路２４０は選択されたビット線へ接続しているいずれかのメモリセル２１１が導通状態であるか否かを検知する。選択されたビット線へ接続しているいずれのメモリセルも導通状態にない場合には検知回路２４０からのデジタル信号ＳＡＯＵＴは高状態であり、且つ、検知回路２４０が選択したメモリセルが導通状態であることを検知すると、デジタル信号ＳＡＯＵＴは低状態である。
【００２１】
ランプ制御回路２５０は信号ＳＡＯＵＴをモニタする。信号ＳＡＯＵＴが高状態であると、ランプ制御回路２５０は信号ＵＰをアサート即ち活性化させ、且つワード線ドライバ２６０は電圧ＶＧをランプアップさせる。信号ＳＡＯＵＴが低状態であると、ランプ制御回路２５０は信号ＵＰを脱活性化させ、且つワード線ドライバ２６０は電圧ＶＧをランプダウンさせる。従って、選択したメモリセルがトリップする度に、検知回路２４０は信号ＳＡＯＵＴを変化させ且つワード線ドライバ２６０はランプ方向を逆転させる。
【００２２】
メモリ２００において、ワード線ドライバ２６０はプルアップ回路２６１−２６４を有しており、Ｐチャンネルトランジスタ２７１は、信号ＵＰが活性化されると、コンデンサ２７０へ接続する。コンデンサン２７０はランプレートを遅くさせるために付加され典型的に数ｐＦの典型的なワード線容量を支配する約１０乃至１００ｐＦの容量を有している。Ｎチャンネルトランジスタ２７２は、信号ＵＰが脱活性化されると、プルアップ装置２６５−２６８をコンデンサ２７０へ接続させる。
【００２３】
読取プロセスにおける各段階の終了時において、信号ＵＰは高状態から低状態又は低状態から高状態へスイッチする。このスイッチ動作は、電圧ＶＧにおいて迅速な変化を発生させる場合がある。何故ならば信号ＵＰにおける変化はトランジスタ２７１及び２７２のゲート容量を通過するからである。例えば、図１Ａにおいて、段階１２０の開始時は信号ＵＰが供給電圧Ｖｃｃから接地へ降下することによって発生されるゲート電圧における迅速な降下１２５を有している。ワード線ドライバ２６０において、トランジスタ２７３及び２７４はトランジスタ２７１及び２７２のゲート電圧と相補的なゲート電圧を有しており、従ってトランジスタ２７３及び２７４のゲート電圧のスイッチングはトランジスタ２７１及び２７２のゲート電圧のスイッチングによって発生される変化と対抗する。トランジスタ２７３及び２７４のゲート容量は変化する信号ＵＰによって発生される電圧ＶＧにおける変化をほぼ取り除くために、夫々のトランジスタ２７１及び２７２と一致すべく選択することが可能である。
【００２４】
コンデンサ２７０を充電又は放電させる電流の大きさは、プルアップ回路２６１乃至２６４又はプルダウン回路２６５乃至２６８のいずれがディスエーブル即ち動作不能状態にされるかに依存する。ランプ制御回路２５０はプルアップ回路２６２乃至２６４又はプルダウン回路２６６乃至２６８のいずれをもディスエーブルさせることがないか、幾つかをディスエーブルさせるか又は全てをディスエーブルさせることを選択的に行なうために信号ＩＮ０，ＩＮ１，ＩＮ２を発生する。信号ＵＰ，ＩＮ０，ＩＮ１，ＩＮ２がプルアップ回路２６１乃至２６４の全てをイネーブルさせる場合には、電圧ＶＧは最大のレートでランプアップし、それはプルアップ回路２６１乃至２６４を介しての電流の和で制御される。信号ＵＰが脱活性化され且つプルダウン回路２６５乃至２６８の全てがイネーブルされると、電圧ＶＧは最大のレートでランプダウンする。読取プロセスの後の段階においては、ランプ制御回路２５０が信号ＩＮ０，ＩＮ１，ＩＮ２を変化させてプルアップ回路２６２乃至２６４又はプルダウン回路２６６乃至２６８の幾つか又は全てをディスエーブルさせ且つランプレートを減少させる。
【００２５】
回路２６１乃至２６８の各々を介しての電流の量はＰチャンネルトランジスタ２６１Ａ乃至２６４Ａ及びＮチャンネルトランジスタ２６５Ａ乃至２６８Ａの寸法に依存する。Ｐチャンネルトランジスタ２６１Ａ乃至２６４Ａはメモリセル２１１の最大スレッシュホールド電圧よりも一層大きい電圧ＶＣＰへ接続され且つそれらのゲートへ印加されるバイアス電圧ＰＢＩＡＳを有している。Ｎチャンネルトランジスタ２６５Ａ乃至２６８Ａは接地へ接続され且つそれらのゲートへ印加されるバイアス電圧ＮＢＩＡＳを有している。回路２６２乃至２６４及び２６６乃至２６８の各々は、トランジスタ２６２Ｂ乃至２６４Ｂ及び２６６Ｂ乃至２６８Ｂの対応する１つをターンオン又はターンオフさせることによって個別的にイネーブル又はディスエーブルされる。回路２６１及び２６５はトランジスタ２７１及び２７２によってのみイネーブル又はディスエーブルされる。
【００２６】
本発明の一実施例においては、プルアップ回路２６１は存在しておらず、且つ各プルアップ回路２６２乃至２６４はトランジスタ２６２Ａ乃至２６４Ａの寸法に依存して異なる量の電流を供給する。例えば、プルアップ回路２６２は最も小さな電流を供給し、プルアップ回路２６３はプルアップ回路２６４によって供給される電流の３倍の電流を供給し、且つプルアップ回路２６４はプルアップ回路２６２の電流の１２倍の電流を供給する。信号ＩＮ０，ＩＮ１，ＩＮ２の全てが高状態に活性化されると、プルアップ回路２６２を介して電流の１６倍である全電流がゲート電圧ＶＧをランプアップさせる。信号ＩＮ２を脱活性化させると、ランプレートを４倍だけ低下させ、且つ信号ＩＮ２及びＩＮ１を脱活性化させると、ランプレートは１６倍減少される。
【００２７】
図３はランプ制御回路２５０の一実施例を示している。ランプ制御回路２５０はフリップフロップ３１０，３２０，３３０，３４０，３５０を有している。検知回路からの信号ＳＡＯＵＴがフリップフロップ３１０のデータ入力端子へ印加され、且つフリップフロップ３１０の非反転出力端子はフリップフロップ３２０のデータ入力端子へ結合している。信号ＣＬＫはフリップフロップ３１０及び３２０をクロック動作させる。フリップフロップ３２０の反転出力端子からの信号ＣＮＴはフリップフロップ３３０，３４０，３５０をクロック動作させ、尚フリップフロップ３３０，３４０，３５０は、フリップフロップ３３０の非反転出力端子がフリップフロップ３４０のデータ入力端子へ結合されており且つフリップフロップ３４０の非反転出力端子がフリップフロップ３５０のデータ入力端子へ結合されて一体的に接続されている。出力信号ＵＰ，ＩＮ２，ＩＮ１，ＩＮ０は、夫々、フリップフロップ３１０の非反転出力端子及びフリップフロップ３３０，３４０，３５０の反転出力端子から供給される。
【００２８】
図４は、信号ＲＥＳＥＴＢが低状態へ活性化されてフリップフロップ３１０，３２０，３３０，３４０，３５０をリセット即ちクリアする時間４０５において開始される読取プロセス期間中の図３のランプ制御回路２５０における信号のタイミング線図を示している。これらのフリップフロップをリセットさせると、信号ＵＰ，ＩＮ２，ＩＮ１，ＩＮ０を、夫々、低状態、高状態、高状態、高状態とさせ、従ってワード線ドライバ２６０は選択されたワード線を接地へ向かって駆動する。次いで、検知回路２４０が活性化され且つ時間４１５において信号ＳＡＯＵＴを高状態へ活性化させ、選択されたメモリセルが導通状態でないことを表わす。時間４２０において、信号ＣＬＫのエッジがフリップフロップ３１０をトリガし、それは信号ＵＰを活性化させて電圧ＶＧのランプアップを開始させる。フリップフロップ３２０も時間４２０においてトリガされるが、信号ＣＮＴは変化することはない。何故ならば、時間４２０においてフリップフロップ３２０のデータ入力端子における信号は低状態だからである。
【００２９】
検知回路２４０が選択されたメモリセルがトリップされたことを検知する時間４２５の後まで、ランプアップは継続する。特に、時間４３０において信号ＣＬＫの別のエッジがフリップフロップ３１０をトリガし、そのことは信号ＵＰを脱活性化させて電圧ＶＧのランプダウンを開始させる。フリップフロップ３２０は時間４３０において信号ＣＮＴを脱活性化させる。フリップフロップ３３０，３４０，３５０は正エッジトリガ型であり、信号ＩＮ２，ＩＮ１又はＩＮ０を変化させることはなく、従ってランプダウンはいまだに最大のランプレートにある。選択したメモリセルが再度トリップしたことを検知回路２４０が検知する後であって且つフリップフロップ３１０が信号ＵＰを活性化させて電圧ＶＧのランプアップを開始させる時間４４０までランプダウンが継続する。フリップフロップ３２０は時間４４０において信号ＣＮＴを活性化させ、そのことはフリップフロップ３３０，３４０，３５０をトリガする。フリップフロップ３３０はそのデータ入力を供給電圧Ｖｃｃへ結合しており且つトリガされると信号ＩＮ２を脱活性化させる。信号ＩＮ２を脱活性化させるとワード線ドライバ２６０をしてランプレートを減少させる。信号ＩＮ１及びＩＮ０は時間４４０において活性された状態を維持する。何故ならば、フリップフロップのデータ入力端子における信号は低状態だからである。信号ＣＬＫの次ぎのエッジである時間４５０において、ワード線ドライバ２６０はいまだに電圧ＶＧをランプアップさせ、且つ選択されたメモリセルは導通状態にはない。信号ＣＬＫがフリップフロップ３２０をトリガし、そのことは信号ＣＮＴを脱活性化させる。何故ならば、信号ＵＰは時間４４０において変化しているからである。
【００３０】
検知回路２４０は、次に、時間４５５において選択されたメモリセルがトリッップすることを検知し、且つ時間４６０において、フリップフロップ３１０は信号ＵＰを変化させる。ランプダウンはその前のランプアップ段階と同じレートで開始する。何故ならば、信号ＩＮ２，ＩＮ１，ＩＮ０は時間４６０において変化しないからである。フリップフロップ３２０は、信号ＵＰにおける該変化に続く信号ＣＬＫのエッジである時間４７０まで信号ＣＮＴを変化させることはない。時間４７０において、フリップフロップ３４０は信号ＩＮ１を脱活性化させ且つランプレートは降下する。
【００３１】
図４のタイミング線図の場合には、読取プロセスの各段階は、選択したメモリセルがトリップしたことを検知回路２４０が検知することに続く信号ＣＬＫのエッジにおいて終了する。ランプレートは、全ての信号ＩＮ２，ＩＮ１，ＩＮ０が脱活性化されるまで、各段階（第一の段階を除く）の開始の後１サイクルの信号ＣＬＫ減少し、その後に、プルアップ回路２６１又はプルダウン回路２６５のみがゲート電圧ＶＧを制御する。プルアップ回路２６１及びプルダウン回路２６５は、信号ＩＮ０が脱活性化された段階の終了時において存在するレベル近くにゲート電圧ＶＧを維持する最小電流のみを供給及び引出すべく設計することが可能である。このように、各読取に対する全読取時間が一定である場合には、サーチプロセスが読取るべき電圧へ迅速に収束する場合に対して読取電圧が維持される。所望により、フィルタが電圧ＶＧから平均値を抽出し、一方電圧ＶＧはトリップ点周りを振動する。
【００３２】
サンプル・ホールド回路２９０は読取プロセスの終了時に存在する電圧ＶＧを保持する。この電圧は検知回路２４０によって検知されたトリガ点に依存し且つ選択されたセルのスレッシュホールド電圧と多少異なる場合がある。図５は、メモリセルのスレッシュホールド電圧とトリップ点との間の差を示した例示的なメモリ５００を示している。メモリ５００は複数個のメモリセル２１１からなるアレイ２１０と、行デコーダ２２０とワード線ドライバ２６０と、図２に関して上述した如くに動作するランプ制御回路２５０とを有している。メモリ５００における検知回路は、増幅器５４５と、基準セル５１１と、トリップ点において選択されたメモリセルを介しての電流が基準セル５１１を介しての電流と等しいような回路を形成するトランジスタ５４２，５４３，５４４，５４６，５４７とを有している。
【００３３】
基準セル５１１は構造的にメモリセル２１１と同一であり且つ複数個の基準セルからなる１つの行の一部である。基準セルはアレイ２１０と同一の区域内に且つメモリセル２１１と同一の間隔で形成することが可能であり、従って基準セルはメモリセル２１１と実質的に同一の処理変動に露呈される。基準セルがメモリセル２１１と異なる点としては、基準セルの制御ゲートはワード線２１２へ結合されておらず、且つ基準セルのドレインへ接続するビット線５１３は列デコーダ５３０によって選択可能なものではないということである。
【００３４】
選択したメモリセルの読取期間中に、基準セル５１１のスレッシュホールド電圧よりも僅かに大きな基準電圧ＶＲＥＦが基準セル５１１の制御ゲートへ印加され、且つドレイン電圧が基準セルのドレインへ接続しているビット線へ印加され、従って基準セル５１１を介して電流が流れる。好適には、その電流は小さく典型的なアナログメモリセル構造に対して１μＡの程度である。第二基準電圧ＶＢＩＡＳによって固定されたゲート電圧を有するカスコード装置５４７はこのドレイン電圧を制御するために使用することが可能である。ＶＢＩＡＳは典型的に、約２Ｖであり、ドレイン電圧を制限し且つ基準セル５１１の読取擾乱を防止する。トランジスタ５４２がターンオンされて、ドレイン電圧を基準セル５１１へ印加する。
【００３５】
トリップ点において、基準セル５１１を介しての電流は選択されたメモリセルを介しての電流と等しい。このことを達成するために、トランジスタ５４２及び５４７及び基準セル５１１と直列接続したトランジスタ５４３を使用してカレントミラーが形成されている。トランジスタ５４３のゲート及びドレインはトランジスタ５４４のゲートへ結合しており、トランジスタ５４４は、カスコード装置５４６、列デコーダ５３０内においてターンオンされるトランジスタ５３１、選択されたメモリセルと直列接続している。トランジスタ５４４はトランジスタ５４３と同一である。カスコード装置５４６及び５４７は同一であり且つ同一のゲート電圧（ＶＢＩＡＳ）を有しており、且つトランジスタ５４２は検知回路を選択したセルへ接続させるために列デコーダ内においてターンオンされるトランジスタ５３１と同一である。
【００３６】
増幅器５４５がカレントミラーの両側のノードへ接続している。選択されたメモリセルを介しての電流が基準セル５１１を介しての電流と等しくない場合には、カレントミラーは不均衡である。例えば、選択されたメモリセルが基準セル５１１よりも少ない電流を導通させる場合には、増幅器５４５の正入力端子５４４における電圧は増幅器５４５の負入力端子５４９における電圧よりも一層高く、増幅器５４５は信号ＳＡＯＵＴを高状態へ駆動する。選択されたメモリセルが基準セル５１１よりも一層多くの電流を導通させる場合には、正入力端子５４８における電圧は負入力端子５４９における電圧よりも一層低く、且つ増幅器５４５は信号ＳＡＯＵＴを脱活性化させる。
【００３７】
図５の検知回路のトリップ点は電流が等しい点である。このトリップ点において、選択されたメモリセルに対するワード線電圧ＶＧは、基準電圧ＶＲＥＦが基準セル５１１のスレッシュホールド電圧よりも一層大きいのと同一の量だけ選択されたメモリセルのスレッシュホールド電圧よりも一層大きい。典型的に、電圧ＶＧがスレッシュホールド電圧と異なるということは重要なことではない。何故ならば、読取期間中に、絶対的なスレッシュホールド電圧ではなく、メモリセルの相対的なスレッシュホールド電圧がメモリセル内に記憶されている値を表わし、電圧ＶＧは相対的スレッシュホールド電圧を表わすものだからである。
【００３８】
図６はワード線２１２へ接続した制御ゲートを有する基準セル６１１を有するメモリ６００を示している。本発明の一実施例によれば、基準セル６１１はプログラムされておらず、即ち可及的に最も低いスレッシュホールド電圧を有している。読取期間中、ワード線ドライバ２６０はゲート電圧ＶＧを選択されたメモリセルと選択されたメモリセルと同一の行内の基準セル６１１の両方へ印加する。電圧ＶＧをランプアップさせる場合に、基準セルは、選択されたメモリセルの最も低いスレッシュホールド電圧を有するものでない限り、選択されたメモリセルが導通を開始する前に導通を開始する。正入力端子５４８上の電圧は、選択されたメモリセルが導通しない場合に供給電圧Ｖｃｃ近くであり、且つ負入力端子５４９における電圧は、トランジスタ６４０を介して電流が通過するので、一層低い。増幅器５４５は、トランジスタ２１１が導通しない場合に、高出力を供給する。
【００３９】
電圧ＶＧが選択されたメモリセルのスレッシュホールド電圧に近い場合には、選択されたメモリセルは導通を開始し且つ正入力端子５４８における電圧は降下する。負入力端子５４９における電圧も降下する。何故ならば、導通状態にある基準セルは電圧ＶＧが増加するとより多くの電流を導通させるからである。然しながら、トランジスタ６４３はトランジスタ５４４よりも一層大きく（例えば、より大きなチャンネル幅を有しており）、従って選択されたメモリセルを介しての電流の増加は、選択されたメモリセルが導通を開始する場合に、負入力端子５４９上の電圧よりも正入力端子５４８上の電圧を一層速く降下させる。電圧ＶＧをランプダウンさせる場合に、選択されたメモリセルはターンオフを開始し、且つ正入力端子５４８における電圧は負入力端子５４９における電圧よりも一層速く上昇する。
【００４０】
メモリ６００において、メモリセルに対するトリップ点におけるメモリセルを介しての電流は該メモリセルのスレッシュホールド電圧に依存する。一層高いスレッシュホールド電圧のメモリセルが読取られる場合には、電圧ＶＧは基準セルに対してより大きな駆動を与えるので、基準セル及び選択されたメモリセルの両方を介してより大きな電流が流れる。従って、１個のセルに対するスレッシュホールド電圧とトリップ点との間の差はスレッシュホールド電圧が高くなると増加する。このことは絶対的なスレッシュホールド電圧の決定をより困難なものとするが、電圧ＶＧはいまだにメモリセルの相対的なスレッシュホールド電圧の正確な値を与える。メモリ６００の利点は、基準セルの制御ゲートを分離するため又は基準セルの制御ゲートに対する基準電圧を供給することの必要性なしに、アレイ２１０の一部として容易に基準セルを構成することが可能であるという点である。更に、読取中のセルと同一の行内の基準セルを選択するためにエキストラなデコード回路は必要とされることはない。
【００４１】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１Ａ】 トランジスタのスレッシュホールド電圧を読取るために本発明の一実施例に基づく読取プロセスを使用した場合のトランジスタへ印加されるゲート電圧のプロットを示したグラフ図。
【図１Ｂ】 図１Ｂと同様な本発明の別の実施例を示したグラフ図。
【図２】 本発明の一実施例に基づくメモリの一部を示した概略図。
【図３】 図２に示したメモリにおける読取回路に対するランプ制御回路を示した概略図。
【図４】 図３のランプ制御回路において発生される信号のタイミング線図。
【図５】 本発明の別の実施例に基づくメモリの一部を示した概略図。
【図６】 本発明の更に別の実施例に基づくメモリの一部を示した概略図。
【符号の説明】
１１０，１２０，１３０，１４０，１５０，１６０，１７０ 段階
２００ アナログメモリ
２１０ アレイ
２１１ メモリセル
２１２ ワード線
２１３ ビット線
２２０ 行デコーダ
２３０ 列デコーダ
２４０ 検知回路
２５０ ランプ制御回路
２６０ ワード線ドライバ
Claims (6)
- メモリセルの読取方法において、
第一段階と最後の段階とを含む一連の段階を実行し、尚各段階は、前記メモリセルへ印加されるゲート電圧をランプさせること及び前記ゲート電圧が前記メモリセルの導通状態を変化させることに応答して前記ランプ及び前記段階を終了させることを含んでおり、前記第一段階を除いて各段階に対して、前記段階期間中に前記ゲート電圧をランプさせる方向は先行する段階期間中の前記ゲート電圧をランプさせる方向と反対であり、
前記最後の段階の後に前記ゲート電圧をサンプルし、
前記最後の段階の後にサンプルしたゲート電圧から前記メモリセルから読取った値を決定する、
上記各ステップを有することを特徴とする方法。 - 請求項１において、前記最後の段階期間中の前記ゲート電圧におけるランプレートが前記第一段階期間中の前記ゲート電圧におけるランプレートよりも小さいことを特徴とする方法。
- 請求項１において、前記読取った値を決定する場合にアナログ値を決定することを特徴とする方法。
- 請求項１において、前記読取った値を決定する場合に、前記サンプルしたゲート電圧によって表わされるマルチビットのデジタル値を決定することを特徴とする方法。
- 請求項１において、更に、
前記メモリセルのゲート電圧を初期レベルへプレチャージし、
前記ゲート電圧の初期レベルが前記メモリセルを導通状態とさせるか否かを検知し、
前記第一段階期間中の前記ゲート電圧のランプする方向を選択し、前記第一段階に対して選択した方向が前記ゲート電圧の初期レベルが前記メモリセルを導通させるか否かによって決定される、
ことを特徴とする方法。 - 請求項５において、前記初期レベルが前記メモリセルに対する可能なスレッシュホールド電圧の範囲の中間である電圧であることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/622332 | 1996-03-26 | ||
| US08/622,332 US5748533A (en) | 1996-03-26 | 1996-03-26 | Read circuit which uses a coarse-to-fine search when reading the threshold voltage of a memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10116495A JPH10116495A (ja) | 1998-05-06 |
| JP4037482B2 true JP4037482B2 (ja) | 2008-01-23 |
Family
ID=24493794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6989497A Expired - Lifetime JP4037482B2 (ja) | 1996-03-26 | 1997-03-24 | メモリセルのスレッシュホールド電圧を読取る場合に粗目−微細サーチを使用する読取回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5748533A (ja) |
| EP (1) | EP0798739B1 (ja) |
| JP (1) | JP4037482B2 (ja) |
| DE (1) | DE69717525T2 (ja) |
Families Citing this family (96)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222762B1 (en) | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
| US5889698A (en) | 1995-01-31 | 1999-03-30 | Hitachi, Ltd. | Nonvolatile memory device and refreshing method |
| JP3062730B2 (ja) | 1996-07-10 | 2000-07-12 | 株式会社日立製作所 | 不揮発性半導体記憶装置および書込み方法 |
| US6320785B1 (en) | 1996-07-10 | 2001-11-20 | Hitachi, Ltd. | Nonvolatile semiconductor memory device and data writing method therefor |
| US5936892A (en) * | 1996-09-30 | 1999-08-10 | Advanced Micro Devices, Inc. | Memory cell DC characterization apparatus and method |
| US5969986A (en) * | 1998-06-23 | 1999-10-19 | Invox Technology | High-bandwidth read and write architectures for non-volatile memories |
| US6606267B2 (en) | 1998-06-23 | 2003-08-12 | Sandisk Corporation | High data rate write process for non-volatile flash memories |
| US6038166A (en) * | 1998-04-01 | 2000-03-14 | Invox Technology | High resolution multi-bit-per-cell memory |
| EP0971361B1 (en) | 1998-06-23 | 2003-12-10 | SanDisk Corporation | High data rate write process for non-volatile flash memories |
| US6137739A (en) * | 1998-06-29 | 2000-10-24 | Hyundai Electronics Industries Co., Ltd. | Multilevel sensing circuit and method thereof |
| US6208542B1 (en) | 1998-06-30 | 2001-03-27 | Sandisk Corporation | Techniques for storing digital data in an analog or multilevel memory |
| EP1783778A1 (en) * | 1998-06-30 | 2007-05-09 | SanDisk Corporation | Semiconductor memory circuit with internal voltage generation according to externally applied voltage |
| US7268809B2 (en) | 1998-09-23 | 2007-09-11 | San Disk Corporation | Analog buffer memory for high-speed digital image capture |
| US6169503B1 (en) * | 1998-09-23 | 2001-01-02 | Sandisk Corporation | Programmable arrays for data conversions between analog and digital |
| US6760068B2 (en) * | 1998-12-31 | 2004-07-06 | Sandisk Corporation | Correction of corrupted elements in sensors using analog/multi-level non-volatile memory |
| US6275417B1 (en) * | 1999-10-08 | 2001-08-14 | Aplus Flash Technology, Inc. | Multiple level flash memory |
| US6278633B1 (en) | 1999-11-05 | 2001-08-21 | Multi Level Memory Technology | High bandwidth flash memory that selects programming parameters according to measurements of previous programming operations |
| US6259627B1 (en) | 2000-01-27 | 2001-07-10 | Multi Level Memory Technology | Read and write operations using constant row line voltage and variable column line load |
| US6363008B1 (en) | 2000-02-17 | 2002-03-26 | Multi Level Memory Technology | Multi-bit-cell non-volatile memory with maximized data capacity |
| US6396744B1 (en) | 2000-04-25 | 2002-05-28 | Multi Level Memory Technology | Flash memory with dynamic refresh |
| US6856568B1 (en) | 2000-04-25 | 2005-02-15 | Multi Level Memory Technology | Refresh operations that change address mappings in a non-volatile memory |
| US7079422B1 (en) | 2000-04-25 | 2006-07-18 | Samsung Electronics Co., Ltd. | Periodic refresh operations for non-volatile multiple-bit-per-cell memory |
| US6734719B2 (en) * | 2001-09-13 | 2004-05-11 | Kabushiki Kaisha Toshiba | Constant voltage generation circuit and semiconductor memory device |
| US6574158B1 (en) | 2001-09-27 | 2003-06-03 | Cypress Semiconductor Corp. | Method and system for measuring threshold of EPROM cells |
| US6850441B2 (en) * | 2002-01-18 | 2005-02-01 | Sandisk Corporation | Noise reduction technique for transistors and small devices utilizing an episodic agitation |
| US7152786B2 (en) * | 2002-02-12 | 2006-12-26 | Digimarc Corporation | Identification document including embedded data |
| EP1686591B1 (en) * | 2005-01-28 | 2008-01-09 | STMicroelectronics S.r.l. | A memory device with a ramp-like voltage biasing structure based on a current generator |
| EP1699054A1 (en) * | 2005-03-03 | 2006-09-06 | STMicroelectronics S.r.l. | A memory device with a ramp-like voltage biasing structure and reduced number of reference cells |
| US7499319B2 (en) * | 2006-03-03 | 2009-03-03 | Sandisk Corporation | Read operation for non-volatile storage with compensation for coupling |
| KR101202537B1 (ko) | 2006-05-12 | 2012-11-19 | 애플 인크. | 메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩 |
| US8239735B2 (en) | 2006-05-12 | 2012-08-07 | Apple Inc. | Memory Device with adaptive capacity |
| KR101375955B1 (ko) * | 2006-05-12 | 2014-03-18 | 애플 인크. | 메모리 디바이스 내의 왜곡 추정 및 상쇄 |
| WO2008026203A2 (en) * | 2006-08-27 | 2008-03-06 | Anobit Technologies | Estimation of non-linear distortion in memory devices |
| US7975192B2 (en) | 2006-10-30 | 2011-07-05 | Anobit Technologies Ltd. | Reading memory cells using multiple thresholds |
| US8151163B2 (en) | 2006-12-03 | 2012-04-03 | Anobit Technologies Ltd. | Automatic defect management in memory devices |
| US7593262B2 (en) * | 2006-12-12 | 2009-09-22 | Macronix International Co., Ltd. | Memory structure and operating method thereof |
| US8151166B2 (en) | 2007-01-24 | 2012-04-03 | Anobit Technologies Ltd. | Reduction of back pattern dependency effects in memory devices |
| US8369141B2 (en) | 2007-03-12 | 2013-02-05 | Apple Inc. | Adaptive estimation of memory cell read thresholds |
| US8429493B2 (en) * | 2007-05-12 | 2013-04-23 | Apple Inc. | Memory device with internal signap processing unit |
| US8234545B2 (en) | 2007-05-12 | 2012-07-31 | Apple Inc. | Data storage with incremental redundancy |
| US8259497B2 (en) * | 2007-08-06 | 2012-09-04 | Apple Inc. | Programming schemes for multi-level analog memory cells |
| US7800951B2 (en) * | 2007-08-20 | 2010-09-21 | Marvell World Trade Ltd. | Threshold voltage digitizer for array of programmable threshold transistors |
| US8174905B2 (en) | 2007-09-19 | 2012-05-08 | Anobit Technologies Ltd. | Programming orders for reducing distortion in arrays of multi-level analog memory cells |
| US8068360B2 (en) | 2007-10-19 | 2011-11-29 | Anobit Technologies Ltd. | Reading analog memory cells using built-in multi-threshold commands |
| WO2009050703A2 (en) | 2007-10-19 | 2009-04-23 | Anobit Technologies | Data storage in analog memory cell arrays having erase failures |
| WO2009063450A2 (en) | 2007-11-13 | 2009-05-22 | Anobit Technologies | Optimized selection of memory units in multi-unit memory devices |
| US8225181B2 (en) | 2007-11-30 | 2012-07-17 | Apple Inc. | Efficient re-read operations from memory devices |
| US7948802B2 (en) | 2007-12-04 | 2011-05-24 | Micron Technology, Inc. | Sensing memory cells |
| US8209588B2 (en) | 2007-12-12 | 2012-06-26 | Anobit Technologies Ltd. | Efficient interference cancellation in analog memory cell arrays |
| US8456905B2 (en) * | 2007-12-16 | 2013-06-04 | Apple Inc. | Efficient data storage in multi-plane memory devices |
| US8085586B2 (en) | 2007-12-27 | 2011-12-27 | Anobit Technologies Ltd. | Wear level estimation in analog memory cells |
| US8156398B2 (en) | 2008-02-05 | 2012-04-10 | Anobit Technologies Ltd. | Parameter estimation based on error correction code parity check equations |
| US8230300B2 (en) | 2008-03-07 | 2012-07-24 | Apple Inc. | Efficient readout from analog memory cells using data compression |
| US8059457B2 (en) * | 2008-03-18 | 2011-11-15 | Anobit Technologies Ltd. | Memory device with multiple-accuracy read commands |
| US8400858B2 (en) | 2008-03-18 | 2013-03-19 | Apple Inc. | Memory device with reduced sense time readout |
| US7969235B2 (en) * | 2008-06-09 | 2011-06-28 | Sandisk Corporation | Self-adaptive multi-stage charge pump |
| US8498151B1 (en) | 2008-08-05 | 2013-07-30 | Apple Inc. | Data storage in analog memory cells using modified pass voltages |
| US8949684B1 (en) | 2008-09-02 | 2015-02-03 | Apple Inc. | Segmented data storage |
| US8169825B1 (en) | 2008-09-02 | 2012-05-01 | Anobit Technologies Ltd. | Reliable data storage in analog memory cells subjected to long retention periods |
| US8482978B1 (en) | 2008-09-14 | 2013-07-09 | Apple Inc. | Estimation of memory cell read thresholds by sampling inside programming level distribution intervals |
| WO2010042820A1 (en) | 2008-10-10 | 2010-04-15 | Arizona Board Of Regents, For And On Behalf Of Arizona State University | Differential threshold voltage non-volatile memory and related methods |
| WO2010042824A1 (en) | 2008-10-10 | 2010-04-15 | Arizona Board Of Regents, For And On Behalf Of Arizona State University | Differential threshold voltage non-volatile memory and related methods |
| US8239734B1 (en) | 2008-10-15 | 2012-08-07 | Apple Inc. | Efficient data storage in storage device arrays |
| US8713330B1 (en) | 2008-10-30 | 2014-04-29 | Apple Inc. | Data scrambling in memory devices |
| US8208304B2 (en) | 2008-11-16 | 2012-06-26 | Anobit Technologies Ltd. | Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N |
| US8174857B1 (en) | 2008-12-31 | 2012-05-08 | Anobit Technologies Ltd. | Efficient readout schemes for analog memory cell devices using multiple read threshold sets |
| US8248831B2 (en) | 2008-12-31 | 2012-08-21 | Apple Inc. | Rejuvenation of analog memory cells |
| US8924661B1 (en) | 2009-01-18 | 2014-12-30 | Apple Inc. | Memory system including a controller and processors associated with memory devices |
| US8228701B2 (en) * | 2009-03-01 | 2012-07-24 | Apple Inc. | Selective activation of programming schemes in analog memory cell arrays |
| US8259506B1 (en) | 2009-03-25 | 2012-09-04 | Apple Inc. | Database of memory read thresholds |
| US8832354B2 (en) | 2009-03-25 | 2014-09-09 | Apple Inc. | Use of host system resources by memory controller |
| US8238157B1 (en) | 2009-04-12 | 2012-08-07 | Apple Inc. | Selective re-programming of analog memory cells |
| US8479080B1 (en) | 2009-07-12 | 2013-07-02 | Apple Inc. | Adaptive over-provisioning in memory systems |
| JP2011044186A (ja) * | 2009-08-19 | 2011-03-03 | Oki Semiconductor Co Ltd | ワード線駆動装置 |
| US8495465B1 (en) | 2009-10-15 | 2013-07-23 | Apple Inc. | Error correction coding over multiple memory pages |
| US20110133820A1 (en) * | 2009-12-09 | 2011-06-09 | Feng Pan | Multi-Stage Charge Pump with Variable Number of Boosting Stages |
| US8677054B1 (en) | 2009-12-16 | 2014-03-18 | Apple Inc. | Memory management schemes for non-volatile memory devices |
| US20110148509A1 (en) * | 2009-12-17 | 2011-06-23 | Feng Pan | Techniques to Reduce Charge Pump Overshoot |
| US8694814B1 (en) | 2010-01-10 | 2014-04-08 | Apple Inc. | Reuse of host hibernation storage space by memory controller |
| US8677203B1 (en) | 2010-01-11 | 2014-03-18 | Apple Inc. | Redundant data storage schemes for multi-die memory systems |
| US8694853B1 (en) | 2010-05-04 | 2014-04-08 | Apple Inc. | Read commands for reading interfering memory cells |
| US8572423B1 (en) | 2010-06-22 | 2013-10-29 | Apple Inc. | Reducing peak current in memory systems |
| US8595591B1 (en) | 2010-07-11 | 2013-11-26 | Apple Inc. | Interference-aware assignment of programming levels in analog memory cells |
| US9104580B1 (en) | 2010-07-27 | 2015-08-11 | Apple Inc. | Cache memory for hybrid disk drives |
| US8645794B1 (en) | 2010-07-31 | 2014-02-04 | Apple Inc. | Data storage in analog memory cells using a non-integer number of bits per cell |
| US8856475B1 (en) | 2010-08-01 | 2014-10-07 | Apple Inc. | Efficient selection of memory blocks for compaction |
| US8694854B1 (en) | 2010-08-17 | 2014-04-08 | Apple Inc. | Read threshold setting based on soft readout statistics |
| US9021181B1 (en) | 2010-09-27 | 2015-04-28 | Apple Inc. | Memory management for unifying memory cell conditions by using maximum time intervals |
| JP2012109022A (ja) * | 2012-03-07 | 2012-06-07 | Nippon Telegr & Teleph Corp <Ntt> | 読み出し装置 |
| KR102459077B1 (ko) * | 2016-01-12 | 2022-10-27 | 삼성전자주식회사 | 비선형 필터링 방식을 사용하는 메모리 시스템 및 그것의 읽기 방법 |
| CN110610738B (zh) * | 2018-06-15 | 2023-08-18 | 硅存储技术公司 | 用于闪存存储器系统的改进的感测放大器 |
| JP2021047966A (ja) | 2019-09-19 | 2021-03-25 | キオクシア株式会社 | 半導体メモリ装置及び方法 |
| US11205480B1 (en) * | 2020-09-11 | 2021-12-21 | Micron Technology, Inc. | Ramp-based biasing in a memory device |
| US11556416B2 (en) | 2021-05-05 | 2023-01-17 | Apple Inc. | Controlling memory readout reliability and throughput by adjusting distance between read thresholds |
| US11847342B2 (en) | 2021-07-28 | 2023-12-19 | Apple Inc. | Efficient transfer of hard data and confidence levels in reading a nonvolatile memory |
| CN117727349A (zh) * | 2024-02-08 | 2024-03-19 | 浙江力积存储科技有限公司 | 存储阵列 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5128895A (en) * | 1989-11-21 | 1992-07-07 | Intel Corporation | Method for programming a virtual ground EPROM cell including slow ramping of the column line voltage |
| JP3179943B2 (ja) * | 1993-07-12 | 2001-06-25 | 株式会社東芝 | 半導体記憶装置 |
| US5487033A (en) * | 1994-06-28 | 1996-01-23 | Intel Corporation | Structure and method for low current programming of flash EEPROMS |
-
1996
- 1996-03-26 US US08/622,332 patent/US5748533A/en not_active Expired - Lifetime
-
1997
- 1997-03-17 DE DE69717525T patent/DE69717525T2/de not_active Expired - Lifetime
- 1997-03-17 EP EP97301762A patent/EP0798739B1/en not_active Expired - Lifetime
- 1997-03-24 JP JP6989497A patent/JP4037482B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5748533A (en) | 1998-05-05 |
| EP0798739A3 (en) | 1998-07-29 |
| DE69717525D1 (de) | 2003-01-16 |
| EP0798739A2 (en) | 1997-10-01 |
| EP0798739B1 (en) | 2002-12-04 |
| JPH10116495A (ja) | 1998-05-06 |
| DE69717525T2 (de) | 2003-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4037482B2 (ja) | メモリセルのスレッシュホールド電圧を読取る場合に粗目−微細サーチを使用する読取回路 | |
| US6259627B1 (en) | Read and write operations using constant row line voltage and variable column line load | |
| US7366021B2 (en) | Method and apparatus for sensing flash memory using delta sigma modulation | |
| US5748534A (en) | Feedback loop for reading threshold voltage | |
| US7532529B2 (en) | Apparatus and methods for multi-level sensing in a memory array | |
| JP4859835B2 (ja) | 事前充電回路を有するｍｒａｍセンス増幅器及び検知方法 | |
| US6912150B2 (en) | Reference current generator, and method of programming, adjusting and/or operating same | |
| US20170040045A1 (en) | Sense circuits, memory devices, and related methods for resistance variable memory | |
| US7324381B2 (en) | Low power multiple bit sense amplifier | |
| US8625331B1 (en) | Methods of programming and erasing programmable metallization cells (PMCs) | |
| US8254178B2 (en) | Self-timed integrating differential current | |
| EP1023731A1 (en) | Sense amplifier for flash memories | |
| US7440332B2 (en) | Low power multiple bit sense amplifier | |
| US7075844B2 (en) | Parallel sense amplifier with mirroring of the current to be measured into each reference branch | |
| JP2001523034A (ja) | 各セルが複数レベルの記憶状態を有するフローティングゲート記憶装置のためのセンサ回路 | |
| US5901085A (en) | Programmable reference voltage source, particularly for analog memories | |
| JP3113520B2 (ja) | 不揮発性半導体記憶装置 | |
| US8174898B2 (en) | Sense amplifier and data sensing method thereof | |
| EP1473732A1 (en) | Apparatus and method of multi-level sensing in a memory array | |
| US20020186586A1 (en) | Reading circuit for a non-volatile memory | |
| WO2006124159A2 (en) | Sense amplifier circuit for parallel sensing of four current levels | |
| JP2000322896A (ja) | フラッシュメモリ | |
| JPH10149692A (ja) | 電流センス型データ読出回路及びこれを備えたメモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040323 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060221 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060516 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060519 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060821 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061205 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070404 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070619 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071002 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071101 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101109 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111109 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111109 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121109 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121109 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131109 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |