JPH10107097A

JPH10107097A - 半導体試験装置及び半導体試験方法

Info

Publication number: JPH10107097A
Application number: JP8254947A
Authority: JP
Inventors: Makoto Todome; 目誠留; Takayuki Nabeya; 谷孝之鍋; Akira Mochizuki; 月晃望; Tamio Hiraiwa; 岩民夫平
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1996-09-26
Filing date: 1996-09-26
Publication date: 1998-04-24

Abstract

(57)【要約】【課題】必要なバッファメモリの容量を削減し、コス
トパフォーマンスの高いリダンダンシー処理装置を提供
する。【解決手段】行及び列アドレスフェイルカウンタ１０
１及び１０２は、テスタのバッファメモリから転送され
る行アドレスと列アドレス、及びそのアドレスのフェイ
ル情報を基にして、各行及び列アドレスのフェイルアド
レス数をそれぞれカウントし、行又は列ラインフェイル
検出器１０３又は１０４は、そのカウント値によりライ
ンフェイル判定を行い、行又は列ラインフェイルフラグ
１０５又は１０６に、該当する行アドレス又は列アドレ
スにフラグ”１”を設定する。書込制御部１０７は、バ
ッファメモリ１０８に、フェイルアドレスを順次記憶す
る。ただし、ラインフェイルが確定した場合、その時点
から該当する行又は列のフェイルアドレスについては書
き込みは行わない。リミットオーバフラグ１０９には、
書込制御部により救済可能な最大格納数を超えると判断
された場合、フラグを設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体試験装置及
び半導体試験方法に係り、特に、冗長回路付デバイス等
のテスト工程で使用するテスタに関連し、被測定デバイ
スのフェイル情報に基づきデバイスの持つ冗長回路によ
る置き換えが可能か否かを判定するリダンダンシー処理
装置及びリダンダンシー処理方法に関するものである。

【０００２】

【従来の技術】一般に、従来の冗長回路付ＩＣ、ＬＳＩ
等のウェーハテスト工程においては、ウェーハの不良箇
所を冗長回路により救済することが可能か否かを判定す
る処理、即ちリダンダンシー処理を行っている。

【０００３】このようなウェーハテスト工程においては
ＬＳＩテスタが使用される。ＬＳＩテスタは、不良情報
を記憶するバッファメモリを有し、テストした時にデバ
イスの不良情報をこのバッファメモリに格納する。そし
てこの不良情報に基づいてデバイスの持つ冗長回路によ
る置き換えが可能か否かを判定している。

【０００４】近年、デバイスの大容量化、冗長回路の複
雑化等によりこの処理に要する時間は増大してきてお
り、一般に、この対策としてＬＳＩテスタでは、救済可
否判定処理を行うための専用のリダンダンシー処理装置
を有し、デバイスのテストと並列処理化することによ
り、見掛け上の処理時間の短縮を図っている。

【０００５】図５に、テストシステムの概略構成図を示
す。テストシステムは、テスタ１及びリダンダンシー処
置装置２を備える。

【０００６】テスタ１は、コントローラ１ａ、テスト部
１ｂ及びバッファメモリ１ｃを含む。試験の際には、テ
スト部１ｂに被測定デバイスであるＩＣ、ＬＳＩ等をセ
ットし、コントローラ１ａの制御により、フェイル情報
がバッファメモリ１ｃに記憶される。フェイル情報と
は、例えば、メモリ中の各行及び列アドレスにおける正
常又は異常等を示す情報である。

【０００７】リダンダンシー処理装置２は、バッファメ
モリ２ａ及びコントローラ２ｂを含む。コントローラ２
ｂは、リダンダンシー処理装置２の全体的な制御を司
る。バッファメモリ２ａは、テスタ１のバッファメモリ
１ｃからデータ転送されたフェイル情報について、その
フェイルアドレスを記憶するものである。この場合、リ
ダンダンシー処理装置２ではフェイルアドレスのみをバ
ッファメモリ２ａに格納し、この情報を基にして救済可
否判定を行う。このバッファメモリ２ａの必要容量は、
格納するフェイルアドレスの個数により決まるが、この
個数は、一般に、被測定デバイスの容量に比例して増大
する。そのため、バッファメモリ２ａの容量増大による
テスタのコスト上昇や、フェイルアドレスの読み出し時
間の増大に伴う処理能力低下等を招くおそれがある。

【０００８】図６に、テストシステムの動作概要図を示
す。図６に示すように、まず、テスタ１において、テス
ト部１ｂにセットされたＩＣ、ＬＳＩ等の被試験デバイ
スについて、コントローラ１ａによりテスト（１）が実
行され、所定のフェイル情報等がバッファメモリ１ｃに
記憶される。つぎに、テスト（２）が実行されるととも
に、テスト（１）によるフェイル情報等がデータ転送さ
れ、リダンダンシー処理装置２では、バッファメモリ２
ａにより救済可否判定等の判定処理（１）が実行され
る。以下、テスタ１によるテスト（３）〜（ｎ）及びリ
ダンダンシー処理装置による判定処理（２）〜（ｎ）が
順次実行される。

【０００９】図７に、従来のテスタ及びリダンダンシー
処理装置におけるフェイル情報のデータ構成図を示す。

【００１０】図７では、行アドレスが８、列アドレスが
８で、合計６４個のアドレスを持つメモリを想定する。
また、スペア数は行２本、列２本とする。ここで、この
ようなテスタ１側のバッファメモリ１ｃに、図７（ａ）
の「＊」印で示すようなフェイル情報が格納されている
とする。そして、このフェイル情報をリダンダンシー処
理装置２のバッファメモリ２ａへ転送すると、全てのフ
ェイルアドレスがバッファメモリ２ａに格納される。こ
の例では、図７（ｂ）の実際の格納データで示すよう
に、合計で１４個のアドレスが格納される。

【００１１】図８は、従来のリダンダンシー処理装置に
おける救済可否判定処理のためのフローチャートを示
す。

【００１２】まず、テスタ１からリダンダンシー処理装
置２へ、バッファメモリ２ａヘデータ転送が行われる
（Ｓ０１）。その後、フェイルアドレスの個数が救済可
能なアドレスの最大個数を超えていないか確認する（Ｓ
０２）。ここで救済可能な最大個数は、以下の式で求め
られる。救済可能な最大個数＝行アドレスの最大値×列スペア
数＋列アドレスの最大値×行スペア数図７の例では、（８×２）＋（８×２）＝３２個とな
る。この最大個数を超えている場合は、救済不可となる
（Ｓ０８）。

【００１３】つぎに、バッファメモリ２ａに格納された
フェイルアドレスを基にして、ラインフェイルの検出を
行い、検出したラインフェイルに対してスペアを割り当
てることで救済処理を行う（Ｓ０３）。

【００１４】ここで、”ラインフェイル”とは、フェイ
ルアドレスに対して置き換える行スペア又は列スペアを
割り当てる際に、同一アドレス上（ライン上）にフェイ
ル数が多いためにそのライン全体の置き換えが不可欠と
なる場合に、そのアドレスを”ラインフェイル”と称す
る。また、ラインフェイル以外のフェイルアドレス
は、”ビットフェイル”と称して区別される。ラインフ
ェイルが確定する条件としては、行アドレスの場合は同
一アドレス上のフェイル数が列スペア数を起えた場合で
あり、列アドレスの場合はその逆となる。

【００１５】つぎに、行又は列ラインフェイル数のいず
れかが、行又は列スペア数をそれぞれ超えた場合は、救
済不可と判定する（Ｓ０４）。

【００１６】最後に、ビットフェイルに対して残りスペ
アを割り当てて救済処理を行う（Ｓ０５）。この場合、
一般的には残りスペアによる全ての組み合わせについて
割り当てを行うことで救済処理を行い、実際に救済がで
きたら（Ｓ０６）、救済可とされる（Ｓ０７）。

【００１７】

【発明が解決しようとする課題】しかしながら、一般
に、最近の大容量メモリデバイスにより、スペア数は多
くなる傾向にあることから、従来のリダンダンシー処理
装置を使用してウェーハテストを実施した場合、フェイ
ルアドレス格納用バッファメモリの容量が増大する。さ
らに、バッファメモリの容量が増大すると、メモリデバ
イス個数が増大し、基板数の増大又は筐体の拡大等の影
響もあり、コストがかかることになる。

【００１８】また、ビットフェイルの救済可否判定は、
従来においては、フェイルアドレスに対して使用可能な
スペアを割り当てて行うが、この場合スペア行とスペア
列の全ての組み合わせについて総当たりで行っている。
したがって、スペア数が増えるほど、組み合わせ数が増
え、その結果処理時間が長く要することとなる。

【００１９】本発明の目的は、リダンダンシー処理装置
に格納するフェイルアドレスの個数を必要最小限とする
ことにより、必要なバッファメモリの容量を削減し、コ
ストパフォーマンスの高い半導体試験装置及び半導体試
験方法を提供するものである。

【００２０】また、格納可能最大個数を使用して救済可
否判定処理を行うことにより、救済可否判定処理を短時
間で行うことを目的とする。

【００２１】

【課題を解決するための手段】本発明によると、テスタ
から転送されたアドレス及び前記アドレスのフェイル情
報に基づいて、前記アドレスのフェイル数をカウントす
るカウント手段と、前記カウント手段のカウント値によ
り、ラインフェイルの判定を行う検出手段と、前記フェ
イル情報がフェイルである場合のアドレスであるフェイ
ルアドレスを記憶する記憶手段と、前記テスタから転送
されたアドレス及び前記検出手段による判定の結果に基
づいて、順次前記記憶手段に前記フェイルアドレスを書
き込む制御手段とを備えた半導体試験装置を提供する。

【００２２】また、本発明によると、テスタから転送さ
れたアドレス及び前記アドレスのフェイル情報に基づい
て、前記アドレスのフェイル数をカウントし、前記カウ
ントされたカウント値により、ラインフェイルの判定を
行い、前記フェイル情報がフェイルである場合のアドレ
スであるフェイルアドレスを記憶し、前記テスタから転
送されたアドレス及び前記ラインフェイルの判定の結果
に基づいて、前記フェイルアドレスを記憶することを特
徴とする半導体試験方法を提供する。

【００２３】

【発明の実施の形態】図１に、本発明におけるリダンダ
ンシー処理装置の構成図を示す。

【００２４】なお、テスタ及びリダンダンシー処理装置
を備えたテストシステムの全体構成は、図５に示したも
のと同様である。すなわち、テスタ１は、試験の際に
は、テスト部１ｂに被測定デバイスであるＩＣ、ＬＳＩ
等をセットし、コントローラ１ａの制御により、フェイ
ル情報がバッファメモリ１ｃに記憶される。一方、リダ
ンダンシー処理装置２では、バッファメモリが、テスタ
１のバッファメモリ１ｃからデータ転送されたフェイル
情報について、そのフェイルアドレスを記憶する。この
場合、リダンダンシー処理装置では、フェイルアドレス
のみをバッファメモリに格納し、この情報を基にして救
済可否判定を行う。

【００２５】本発明におけるリダンダンシー処理装置に
は、行アドレスに対して、行アドレスフェイルカウンタ
１０１、行ラインフェイル検出器１０３、行ラインフェ
イルフラグ１０５を備え、また、列アドレスに対して、
列アドレスフェイルカウンタ１０２、列ラインフェイル
検出器１０４、列ラインフェイルフラグ１０６を備え
る。また、書込制御部１０７、バッファメモリ１０８、
リミットオーバフラグ１０９等を含む。さらに、列スペ
ア数、行スペア数、書き込みリミット数を適宜記憶する
ための構成を含む。

【００２６】行アドレスフェイルカウンタ１０１及び列
アドレスフェイルカウンタ１０２は、テスタのバッファ
メモリから転送された行アドレス及び列アドレスについ
て、その行及び列で指定されたアドレスのフェイル情報
が順次入力される。行アドレスフェイルカウンタ１０１
では、フェイル情報が”フェイル”（異常、故障、不良
等）であった場合に、指定された行アドレスのフェイル
数を順次カウントしていく。同様に、列アドレスフェイ
ルカウンタ１０２では、フェイル情報が”フェイル”で
あった場合に、指定された列アドレスのフェイル数を順
次カウントしていく。

【００２７】行ラインフェイル検出器１０３又は列ライ
ンフェイル検出器１０４は、行又は列アドレスフェイル
カウンタ１０１又は１０２でのフェイル数のカウント値
により、それぞれラインフェイル判定を行う。ラインフ
ェイル判定は、行アドレスのフェイル数は列スペア数と
比較し、一方、列アドレスのフェイル数は行スペア数と
比較して行う。

【００２８】行ラインフェイルフラグ１０５又は列ライ
ンフェイルフラグ１０６には、それぞれ行又は列ライン
フェイル検出器１０３又は１０４により行ラインフェイ
ル又は列ラインフェイルであると確定した時点で、該当
する行アドレス又は列アドレスについて、フラグ”１”
を設定する。例えば、列ラインフェイル検出器１０４で
は、行スペア数が２本の場合に、同一列アドレスに３個
目のフェイルアドレスがあった時点で、列ラインフェイ
ルフラグ１０６の該当する列アドレスの箇所にフラグ”
１”がセットされる。

【００２９】書込制御部１０７は、テスタから転送され
る行及び列アドレス、行ラインフェイル検出器１０３及
び列ラインフェイル検出器１０４の判定結果に基づい
て、バッファメモリ１０８に、フェイルアドレスを記憶
する。

【００３０】すなわち、通常は、テスタ１から転送され
たフェイル情報が”フェイル”であった場合に、指定さ
れた行及び列アドレスを順次バッファメモリ１０８に記
憶する。ただし、行又は列ラインフェイル検出器１０３
又は１０４の判定によりラインフェイルとして置き換え
することが確定した場合、その時点から該当する行又は
列のフェイルアドレスは、既に置き換え対象であり、バ
ッファメモリ１０８には格納する必要はなくなるため、
書込制御部１０７によりバッファメモリ１０８への書き
込みは行わない。この該当する行又は列がラインフェイ
ルであることは、行又は列ラインフェイルフラグ１０５
又は１０６を参照して判断することができる。

【００３１】また、リミットオーバフラグ１０９には、
書込制御部により救済可能な最大格納数を超えると判断
された場合、例えばフラグ“１”を設定する。このフラ
グが設定されている場合は、救済不可能であると直ちに
判断することができる。

【００３２】以上のようにして求められたバッファメモ
リ１０８、行及び列ラインフェイルフラグ１０５及び１
０６の記憶内容に応じて、以降の処理が適宜実行され
て、スペアへの置き換え等による救済が行われる。

【００３３】図２に、本発明におけるリダンダンシー処
理装置のバッファメモリへの最大格納数の説明図を示
す。

【００３４】バッファメモリ１０８に格納されるフェイ
ルアドレス数については、ラインフェイルの場合もビッ
トフェイルの場合も区別が無く、そのバッファメモリの
最大格納数Ａmax は、以下の式で求められる。ここで、
「Ｒ」は行スペア数、「Ｃ」は列スペア数、「Ｒlf」は
行ラインフェイル数、「Ｃlf」は列ラインフェイル数を
それぞれ示す。Ａmax ＝行ラインフェイルで格納したフェイルアドレス数＋列ラインフェイルで格納したフェイルアドレス数＋残りスペアで救済可能なフェイルアドレス数＝Ｒlf×Ｃ＋Ｃlf×Ｒ＋Ｃ×（Ｒ−Ｒlf）＋Ｒ×（Ｃ−Ｃlf）＝Ｒlf×Ｃ＋Ｃlf×Ｒ＋Ｃ×Ｒ−Ｃ×Ｒlf＋Ｒ×Ｃ−Ｒ×Ｃlf ＝２×Ｒ×Ｃ一方、以上のような処理を実行することにより、救済可
能な最大フェイルアドレス数Ｓmax は、Ｓmax ＝（行スペア数×列スペア数）＋（列スペア数×行スペア数）＝（Ｒ×Ｃ）＋（Ｃ×Ｒ）＝２×Ｒ×Ｃとなる。よって、救済可能な最大格納数Ａmax は、救済
可能な最大フェイルアドレス数Ｓmax と等しい値となる
ことがわかる。

【００３５】したがって、この値により救済が不可能で
あることの判定を行うことができる。この場合、最大格
納数Ａmax を予めリミット値として設定しておき、バッ
ファメモリへ格納したフェイルアドレスの個数がこの値
を起えた時点で救済不可として判定する。この処理によ
り、救済可否判定を高速に行うことが可能となり、判定
時間が短縮される。

【００３６】以下に、本発明の実施の形態を、具体例を
挙げてさらに詳細に説明する。図３に、本発明による最
大格納数リミットを超えない場合の動作説明図を示す。
ここでは、行アドレスが８、列アドレスが８で、合計６
４個のアドレスを持つメモリを想定し、テスタ側のバッ
ファメモリに、図３（ａ）に示すようなフェイル情報が
格納されているとする。スペア数は行２本、列２本とし
た場合、リダンダンシー処理装置では、行スペア数Ｒ
＝”２”、列スペア数Ｃ＝”２”を設定し、自動的に書
き込みリミット数は２×２×２で求められ、”８”が設
定される（上述のバッファの最大格納数Ａmax ＝２×Ｒ
×Ｃの式を参照）。この設定でテスタ側バッファメモリ
からフェイル情報をリダンダンシー処理装置に転送す
る。

【００３７】フェイル情報の転送は、図３（ｂ）に示す
ように、（０、０）から（７、７）まで順次行うものす
る（ここで、（ｘ、ｙ）は、ｘ行ｙ列のアドレスを示
す）。この場合、まず、０列目について順次フェイル情
報が転送され、列アドレスフェイルカウンタ２０２は、
（０、０）から（４、０）までのフェイルアドレスのフ
ェイル情報によりカウントされないが、（５、０）のフ
ェイル情報が転送されると、”フェイル”であるために
該当する行及び列ラインアドレスフェイルカウンタ３０
１及び３０２に”１”がカウントされ、バッファメモリ
３０８にアドレスが記憶される。以下同様にカウント処
理及びアドレス記憶が順次行われるが、（２、２）のフ
ェイルアドレスから列アドレス”２”のフェイルカウン
タの値が行スペア数を起える為、列アドレス”２”の列
ラインフェイルが確定し、列ラインフェイルフラグ３０
６が”１”となり、以降、列アドレス”２”のフェイル
アドレスはバッファメモリ３０８へ書き込まれない。

【００３８】つぎに、（５、２）のフェイルアドレスか
らは、行アドレス”５”の行アドレスフェイルカウンタ
３０１の値が、スペア列数を超える為、行アドレス”
５”の行ラインフェイルが確定し、行ラインフェイルフ
ラグ３０５が”１”となり、以降、行アドレス”５”の
フェイルアドレスはバッファメモリ３０８に書き込まれ
ない。

【００３９】バッファメモリ３０８へ書き込んだフェイ
ルアドレス数は、書き込み数カウンタでカウントされ
る。この例の場合、最終的には書き込み数は”７”であ
り、書き込みリミット数”８”を起えないため、この時
点では、救済不可能と判定されることはない。

【００４０】また、実際にバッファメモリ３０８へはフ
ェイルアドレスのみ格納されており、図３の実際の格納
データで示す通り、７個のフェイルアドレスが格納され
ることになる。従来技術では、１４個のアドレスの格納
が必要であったが、本発明ではほぼ半分のメモリ容量で
可能となる。

【００４１】以上の処理により従来技術のようにライン
フェイルのフェイルアドレスを全て格納する必要が無く
なる為、バッファメモリの必要容量は、デバイスの行ア
ドレス又は列アドレスのサイズに依存せず、前述の式の
ようにスペア数により決まるため、バッファメモリの必
要容量を低減することができる。

【００４２】つぎに、図４に、本発明による最大格納数
リミットを超える場合の動作説明図を示す。

【００４３】図４においては、図３と同じメモリを想定
する。この例では、テスタのバッファメモリに格納され
ているフェイル情報が異なる。（０、０）から（７、
６）のアドレスまでの処理は、図３の動作と同様に、テ
スタから転送されたフェイル情報に基づき順次バッファ
メモリ４０８にフェイルアドレスが記憶される。

【００４４】続いて、（０、７）のアドレスについて
は、フェイルであるためにバッファメモリ４０８へ格納
されるが、次のフェイルであるフェイル情報が転送され
たとき、即ち（３、７）のアドレスについては、書き込
み数カウンタの値が書き込みリミット数”８”を超える
ため、バッファメモリ４０８へは書き込まれない。ま
た、この時点で救済不可と判定され、リミットオーバー
フラグ４０９に”１”が設定される。このリミットオー
バフラグ４０９を参照することにより、救済可否を直ち
に判断することができる。

【００４５】従来の技術では、データ転送後のソフトウ
ェアによる救済可否判定処理により、この判定は行われ
ていたが、本発明ではデータ転送時等に判定可能となる
為、従来より判定時間を短縮することができる。

【００４６】

【発明の効果】

（１）本発明によるリダンダンシー処理装置を使用して
ウェーハテストを実施した場合、フェイルアドレス格納
用バッファメモリの容量を従来に比ベて低減できる。

【００４７】一般に、最近の大容量メモリデバイスを例
にした場合、スペア数は多くなる傾向にある。ここで、
例えば、アドレス空間１６Ｋ×４Ｋの６４Ｍの容量のメ
モリで、スペア数を行５１２本、列２５６本であると仮
定する。また、１本のスペアで置き換え可能なフェイル
アドレス数は、救済回路の構成又はテスト方法等によっ
ても異なるが、ここでは単純にスペア行は４Ｋ個、列は
１６Ｋ個と仮定する。

【００４８】このような場合、従来のシステムでは、
（４Ｋ×５１２本）＋（１６Ｋ×２５６本）＝６Ｍ個の
アドレスを格納する必要がある。一方、本発明によるシ
ステムでは、２×５１２本×２５６本＝２５６Ｋ個のア
ドレスを格納するだけで良い。したがって、単純計算で
は必要なメモリの容量を１／２４に低減することができ
ることになる。

【００４９】これは、１個のアドレスを３２ビットで記
憶すると仮定し、バッファメモリを構成するメモリデバ
イスを１Ｍビットの容量と仮定すると、従来システムで
は１９２個のメモリデバイスを必要とするが、本発明の
システムでは８個で構成可能となる。例えば、メモリデ
バイス１個の価格を￥１，５００と仮定すると、￥２７
６，０００のコストダウンであり、同時測定を行う被測
定デバイス数を６４個とすれば、６４倍の￥１７，６６
４，０００のコストダウンとなる。さらにまた、メモリ
デバイス個数の低減による基板数の削減、筐体の縮小等
の効果も合わせると、一層のコストダウンが見込める。（２）また、格納可能最大個数を使用して救済可否判定
処理を行った場合、救済可否判定処理を従来システムよ
り短時間で行うことが可能となる。ビットフェイルの救
済可否判定は、フェイルアドレスに対して使用可能なス
ペアを割り当てて行うが、この場合スペア行とスペア列
の全ての組み合わせについて総当たりで行っている。し
たがって、スペア数が増えるほど、組み合わせ数が増
え、その結果処理時間が長く要することとなる。この
点、本発明によるシステムでは、データ転送時に救済不
可能なケースを検出して判定する分だけ時間が短縮でき
ることになる。

【００５０】例えば、ビットフェイルの救済可否判定時
間を５秒と仮定し、今回の発明で検出可能なフェイルの
出現率が１ウェーハ当たり１０％とすると、１ウェーハ
のチップ数が１００個の場合では、１０×５＝５０秒、
１ロット（２５ウェーハ）では５０×２５＝２０分程の
処理時間短縮が可能となる。

【図面の簡単な説明】

【図１】本発明におけるリダンダンシー処理装置の構成
図。

【図２】本発明におけるリダンダンシー処理装置のバッ
ファメモリへの最大格納数の説明図。

【図３】本発明による最大格納数リミットを超えない場
合の動作説明図。

【図４】本発明による最大格納数リミットを超える場合
の動作説明図。

【図５】テストシステムの概略構成図。

【図６】テストシステムの動作概要図。

【図７】従来のテスタ及びリダンダンシー処理装置にお
けるフェイル情報のデータ構成図。

【図８】従来のリダンダンシー処理装置における救済可
否判定処理のためのフローチャート。

【符号の説明】

１０１行アドレスフェイルカウンタ１０２列アドレスフェイルカウンタ１０３行ラインフェイル検出器１０４列ラインフェイル検出器１０５行ラインフェイルフラグ１０６列ラインフェイルフラグ１０７書込制御部１０８バッファメモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者望月晃神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内 (72)発明者平岩民夫神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内

Claims

【特許請求の範囲】

【請求項１】テスタから転送されたアドレス及び前記ア
ドレスのフェイル情報に基づいて、前記アドレスのフェ
イル数をカウントするカウント手段と、前記カウント手段のカウント値により、ラインフェイル
の判定を行う検出手段と、前記フェイル情報がフェイルである場合のアドレスであ
るフェイルアドレスを記憶する記憶手段と、前記テスタから転送されたアドレス及び前記検出手段に
よる判定の結果に基づいて、順次前記記憶手段に前記フ
ェイルアドレスを書き込む制御手段とを備えた半導体試
験装置。
【請求項２】冗長回路付き半導体装置のフェイル情報を
記憶するフェイル情報記憶手段と、前記フェイル情報記憶手段から前記半導体装置の不良個
所のアドレス情報であるフェイルアドレスが転送され、
行アドレス毎のフェイル数と列アドレス毎のフェイル数
をそれぞれカウントする検出手段と、前記フェイルアドレスを記憶する記憶手段と、前記検出手段によりカウントされたカウント値が予め設
定された値以内であれば、順次前記フェイルアドレスを
前記記憶手段に記憶し、一方、前記カウント値が予め設
定された値を超えた時点から、前記フェイルアドレスを
前記記憶手段に記憶しないように書込み制御する制御手
段とを備えた半導体試験装置。
【請求項３】前記検出手段は、テスタから転送される行アドレスと列アドレス、及びこ
れらアドレスのフェイル情報を基にして、各行アドレス
のフェイル数及び各列アドレスのフェイル数を、それぞ
れカウントしていく行アドレスフェイルカウンタ及び列
アドレスフェイルカウンタを備え、前記行アドレスフェイルカウンタ又は前記列アドレスフ
ェイルカウンタのカウント値が、それぞれ列スペア数又
は行スペア数を超えた場合に行ラインフェイル又は列ラ
インフェイルであると判定することを特徴とする請求項
１又は２に記載の半導体試験装置。
【請求項４】前記検出手段によりラインフェイルである
と判定された場合に、該当する行又は列アドレスについ
てそれぞれ列ラインフェイル又は行ラインフェイルであ
ることを示す行ラインフェイル表示部又は列ラインフェ
イル表示部をさらに備えたことを特徴とする請求項１乃
至３のいずれかに記載の半導体試験装置。
【請求項５】前記制御手段は、前記検出手段によりラインフェイルであると判定された
場合、その時点から該当する行又は列のフェイルアドレ
スを前記記憶手段に書き込みは行わないことを特徴とす
る請求項１乃至４のいずれかに記載の半導体試験装置。
【請求項６】前記書込制御部は、前記検出手段によりカウントされた前記フェイル数が、
前記記憶手段の最大格納数又は救済可能な最大フェイル
アドレス数を超えた時点で救済不可と判定することを特
徴とする請求項１乃至５のいずれかに記載の半導体試験
装置。
【請求項７】前記記憶手段の最大格納数又は救済可能な
最大フェイルアドレス数を超えたことを示すリミットオ
ーバ表示部をさらに備えたことを特徴とする請求項１乃
至６のいずれかに記載の半導体試験装置。
【請求項８】前記記憶手段の最大格納数又は前記救済可
能な最大フェイルアドレス数は、２×（行スペア数）×
（列スペア数）の値であることを特徴とする請求項６又
は７に記載の半導体試験装置。
【請求項９】テスタから転送されたアドレス及び前記ア
ドレスのフェイル情報に基づいて、前記アドレスのフェ
イル数をカウントし、前記カウントされたカウント値により、ラインフェイル
の判定を行い、前記フェイル情報がフェイルである場合のアドレスであ
るフェイルアドレスを記憶し、前記テスタから転送されたアドレス及び前記ラインフェ
イルの判定の結果に基づいて、前記フェイルアドレスを
記憶することを特徴とする半導体試験方法。
【請求項１０】冗長回路付き半導体装置のフェイル情報
を記憶し、前記フェイル情報の中から前記半導体装置の不良個所の
アドレス情報であるフェイルアドレスが転送され、行ア
ドレス毎のフェイル数と列アドレス毎のフェイル数をそ
れぞれカウントし、前記カウントされたカウント値が予め設定された値以内
であれば、順次前記フェイルアドレスを記憶し、一方、
前記カウント値が予め設定された値を超えた時点から、
前記フェイルアドレスを記憶しないように制御する半導
体試験方法。
【請求項１１】前記ラインフェイルを判定する際には、テスタから転送される行アドレスと列アドレス、及びこ
れらアドレスのフェイル情報を基にして、各行アドレス
のフェイル数及び各列アドレスのフェイル数を、それぞ
れカウントし、前記カウント値が、それぞれ列スペア数又は行スペア数
を超えた場合に行ラインフェイル又は列ラインフェイル
であると判定を行うことを特徴とする請求項９又は１０
に記載の半導体試験方法。
【請求項１２】ラインフェイルであると判定された場
合、その時点から該当する行又は列のフェイルアドレス
を書き込まないことを特徴とする請求項９乃至１１のい
ずれかに記載の半導体試験装置。
【請求項１３】前記カウントされたフェイル数が、記憶
手段の最大格納数又は救済可能な最大フェイルアドレス
数を超えた時点で救済不可と判定することを特徴とする
請求項９乃至１２のいずれかに記載の半導体試験装置。
【請求項１４】前記記憶手段の最大格納数又は前記救済
可能な最大フェイルアドレス数は、２×（行スペア数）
×（列スペア数）の値であることを特徴とする請求項１
３に記載の半導体試験装置。