JPH10107044A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH10107044A JPH10107044A JP8258388A JP25838896A JPH10107044A JP H10107044 A JPH10107044 A JP H10107044A JP 8258388 A JP8258388 A JP 8258388A JP 25838896 A JP25838896 A JP 25838896A JP H10107044 A JPH10107044 A JP H10107044A
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Abstract
(57)【要約】
【目的】 ２段リセスを有するＦＥＴにおいて、Ｔ型ゲ
ート電極を形成しうるようにしてゲート抵抗の低減化を
図る。 【構成】 チャネル層、電子供給層やキャップ層を含む
半導体基板１１上に第１の開口１２ａを有する第１のレ
ジスト膜１２を形成し、エッチングを行って１段目のリ
セス１３を形成する（ａ）。第２のレジスト膜１４を形
成し、両レジストの界面に難溶性のレジスト混合層１５
を形成する（ｂ）。第２のレジスト膜１４を露光・現像
して第１の開口１２ａより開口幅が大きくアンダーカッ
ト形状の第２の開口１４ａを形成する（ｃ）。半導体基
板の一部をエッチングして１段目のリセス１３内に２段
目のリセス１６を形成する（ｄ）。ゲート金属膜１７の
堆積（ｅ）とリフトオフによりゲート電極１８を形成す
る（ｆ）。
ート電極を形成しうるようにしてゲート抵抗の低減化を
図る。 【構成】 チャネル層、電子供給層やキャップ層を含む
半導体基板１１上に第１の開口１２ａを有する第１のレ
ジスト膜１２を形成し、エッチングを行って１段目のリ
セス１３を形成する（ａ）。第２のレジスト膜１４を形
成し、両レジストの界面に難溶性のレジスト混合層１５
を形成する（ｂ）。第２のレジスト膜１４を露光・現像
して第１の開口１２ａより開口幅が大きくアンダーカッ
ト形状の第２の開口１４ａを形成する（ｃ）。半導体基
板の一部をエッチングして１段目のリセス１３内に２段
目のリセス１６を形成する（ｄ）。ゲート金属膜１７の
堆積（ｅ）とリフトオフによりゲート電極１８を形成す
る（ｆ）。
Description
【０００１】
【発明の属する技術分野】本発明は、ショットキーゲー
トを用いた電界効果トランジスタの製造方法に関し、特
に電気抵抗の小さい微細Ｔ型電極を有する２段リセス構
造の電界効果トランジスタの製造方法に関するものであ
る。
トを用いた電界効果トランジスタの製造方法に関し、特
に電気抵抗の小さい微細Ｔ型電極を有する２段リセス構
造の電界効果トランジスタの製造方法に関するものであ
る。
【０００２】
【従来の技術】ショットキーゲートを用いた電界効果ト
ランジスタでは、リセス構造を採用することにより、耐
圧を向上させＲｓを低減できることが知られている。さ
らに、より一層の特性の向上を図って２段リセス構造を
採用することも行われている。図７は、特開平３−１０
８３４４号公報にて提案されたこのような２段リセス構
造の電界効果トランジスタの製造方法を示す工程順の断
面図である。以下、図７（ａ）〜（ｇ）を参照して、上
記公報に記載された従来の製造方法について説明する。
ランジスタでは、リセス構造を採用することにより、耐
圧を向上させＲｓを低減できることが知られている。さ
らに、より一層の特性の向上を図って２段リセス構造を
採用することも行われている。図７は、特開平３−１０
８３４４号公報にて提案されたこのような２段リセス構
造の電界効果トランジスタの製造方法を示す工程順の断
面図である。以下、図７（ａ）〜（ｇ）を参照して、上
記公報に記載された従来の製造方法について説明する。
【０００３】図７（ａ）に示すように、半導体基板３０
１上に形成された半導体活性層３０２中の第２のリセス
の深さに相当する位置にストッパ層３０５を堆積し、半
導体活性層３０２上にドレイン電極３０３およびソース
電極３０４を形成した後、全面にフォトレジスト層３０
６を積層する。次に、図７（ｂ）に示すように、フォト
レジスト層３０６にゲートパターニングのための開口部
を写真製版により形成する。次に、図７（ｃ）に示すよ
うに、ストッパ層３０５の直上の活性層３０２をストッ
パ層３０５に達するまで等方性ウェットエッチングによ
りエッチングしてリセス領域３０７を形成する。
１上に形成された半導体活性層３０２中の第２のリセス
の深さに相当する位置にストッパ層３０５を堆積し、半
導体活性層３０２上にドレイン電極３０３およびソース
電極３０４を形成した後、全面にフォトレジスト層３０
６を積層する。次に、図７（ｂ）に示すように、フォト
レジスト層３０６にゲートパターニングのための開口部
を写真製版により形成する。次に、図７（ｃ）に示すよ
うに、ストッパ層３０５の直上の活性層３０２をストッ
パ層３０５に達するまで等方性ウェットエッチングによ
りエッチングしてリセス領域３０７を形成する。
【０００４】次に、図７（ｄ）においてさらにエッチン
グを進めると、半導体活性層３０２とストッパ層３０５
とのエッチング選択比により、ストッパ層３０５はほと
んどエッチングされずに横方向へのみエッチングが進行
し、リセス領域３０７の幅が広がる。次に、図７（ｅ）
に示すように、フォトレジスト層３０６をマスクとして
異方性のＲＩＥによりストッパ層３０５を選択的にエッ
チング除去する。これにより、２段リセスが形成され
る。次に、図７（ｆ）に示すように、ゲート電極金属３
０８を全面に真空蒸着法等により堆積する。次いで、フ
ォトレジスト層３０６上の不要のゲート電極金属３０８
をリフトオフ法により除去し、リセス領域３０７内にゲ
ート電極３０８ａを形成して図７（ｇ）のごとく２段リ
セス構造電界効果トランジスタが完成する。
グを進めると、半導体活性層３０２とストッパ層３０５
とのエッチング選択比により、ストッパ層３０５はほと
んどエッチングされずに横方向へのみエッチングが進行
し、リセス領域３０７の幅が広がる。次に、図７（ｅ）
に示すように、フォトレジスト層３０６をマスクとして
異方性のＲＩＥによりストッパ層３０５を選択的にエッ
チング除去する。これにより、２段リセスが形成され
る。次に、図７（ｆ）に示すように、ゲート電極金属３
０８を全面に真空蒸着法等により堆積する。次いで、フ
ォトレジスト層３０６上の不要のゲート電極金属３０８
をリフトオフ法により除去し、リセス領域３０７内にゲ
ート電極３０８ａを形成して図７（ｇ）のごとく２段リ
セス構造電界効果トランジスタが完成する。
【０００５】
【発明が解決しようとする課題】ショットキーゲート型
電界効果トランジスタにおいて、ゲート抵抗Ｒｇを低減
することは利得などの性能向上のために重要な課題であ
り、従来そのために微細化されたトランジスタにおいて
はＴ型ゲート（マッシュルーム型ゲート）を採用するこ
とが行われてきた。しかし、上述した従来の２段リセス
構造の製造方法では、Ｔ型ゲートを形成することができ
ないばかりでなく、ゲートが微細化された場合には、ゲ
ート電極金属蒸着中にフォトレジスト層３０６の開口部
が塞がるためにゲート断面形状が三角形となりゲート抵
抗が増大して利得低下を招くという問題があった。した
がって、本発明の解決すべき課題は、２段リセス構造の
電界効果トランジスタを製造する際にＴ型ゲートを形成
しうる方法を提供することである。
電界効果トランジスタにおいて、ゲート抵抗Ｒｇを低減
することは利得などの性能向上のために重要な課題であ
り、従来そのために微細化されたトランジスタにおいて
はＴ型ゲート（マッシュルーム型ゲート）を採用するこ
とが行われてきた。しかし、上述した従来の２段リセス
構造の製造方法では、Ｔ型ゲートを形成することができ
ないばかりでなく、ゲートが微細化された場合には、ゲ
ート電極金属蒸着中にフォトレジスト層３０６の開口部
が塞がるためにゲート断面形状が三角形となりゲート抵
抗が増大して利得低下を招くという問題があった。した
がって、本発明の解決すべき課題は、２段リセス構造の
電界効果トランジスタを製造する際にＴ型ゲートを形成
しうる方法を提供することである。
【０００６】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明によれば、（１）活性層およびその上に形
成されたキャップ層を有する半導体基板上に第１のレジ
スト材料を塗布して第１のレジスト膜を形成し、これに
露光・現像を施して第１の開口を形成する工程〔図３
（ａ）、（ｂ）；図５（ａ）、（ｂ）〕と、（２）前記
第１のレジスト膜をマスクとして前記半導体基板の表面
をエッチングして第１のリセスを形成する工程〔図１
（ａ）；図２（ａ）；図３（ｃ）；図５（ｃ）〕と、
（３）第２のレジスト材料を塗布して第２のレジスト膜
を形成するとともに、第１のレジスト膜と第２のレジス
ト膜が接する部分に両レジスト材料の混合物からなる混
合層を形成する工程〔図１（ｂ）；図２（ｂ）；図３
（ｄ）；図５（ｄ）〕と、（４）前記第２のレジスト膜
に露光・現像を施して前記第１の開口より大きい第２の
開口を形成する工程〔図１（ｃ）；図２（ｃ）；図３
（ｅ）、図４（ｆ）；図５（ｅ）、図６（ｆ）〕と、
（５）前記混合層および前記第２のレジスト膜をマスク
として前記半導体基板をエッチングして前記第１のリセ
ス内に第２のリセスを形成する工程〔図１（ｄ）；図２
（ｄ）；図４（ｇ）；図６（ｇ）〕と、（６）ゲート電
極形成材料の堆積とリフトオフにより第２のリセスの底
面に接触するＴ型のゲート電極を形成する工程〔図１
（ｅ）、（ｆ）；図２（ｅ）、（ｆ）；図４（ｈ）、
（ｉ）；図６（ｈ）、（ｉ）〕と、を有することを特徴
とする電界効果トランジスタの製造方法が提供される。
めに、本発明によれば、（１）活性層およびその上に形
成されたキャップ層を有する半導体基板上に第１のレジ
スト材料を塗布して第１のレジスト膜を形成し、これに
露光・現像を施して第１の開口を形成する工程〔図３
（ａ）、（ｂ）；図５（ａ）、（ｂ）〕と、（２）前記
第１のレジスト膜をマスクとして前記半導体基板の表面
をエッチングして第１のリセスを形成する工程〔図１
（ａ）；図２（ａ）；図３（ｃ）；図５（ｃ）〕と、
（３）第２のレジスト材料を塗布して第２のレジスト膜
を形成するとともに、第１のレジスト膜と第２のレジス
ト膜が接する部分に両レジスト材料の混合物からなる混
合層を形成する工程〔図１（ｂ）；図２（ｂ）；図３
（ｄ）；図５（ｄ）〕と、（４）前記第２のレジスト膜
に露光・現像を施して前記第１の開口より大きい第２の
開口を形成する工程〔図１（ｃ）；図２（ｃ）；図３
（ｅ）、図４（ｆ）；図５（ｅ）、図６（ｆ）〕と、
（５）前記混合層および前記第２のレジスト膜をマスク
として前記半導体基板をエッチングして前記第１のリセ
ス内に第２のリセスを形成する工程〔図１（ｄ）；図２
（ｄ）；図４（ｇ）；図６（ｇ）〕と、（６）ゲート電
極形成材料の堆積とリフトオフにより第２のリセスの底
面に接触するＴ型のゲート電極を形成する工程〔図１
（ｅ）、（ｆ）；図２（ｅ）、（ｆ）；図４（ｈ）、
（ｉ）；図６（ｈ）、（ｉ）〕と、を有することを特徴
とする電界効果トランジスタの製造方法が提供される。
【０００７】［作用］本発明によれば、第１のレジスト
膜をマスクに１段目のリセスを形成した後、第２のレジ
スト膜を塗布・形成するが、この際に、第１のレジスト
膜と第２のレジスト膜の界面付近に難溶性の両レジスト
の混合層が形成される。このため、第２のレジスト膜塗
布前に存在していたリセス側部の第１のレジスト膜と１
段目のリセス底面との間の空隙はこの混合層で埋めら
れ、また、元の第１のレジスト膜の開口幅は縮小される
〔図１（ｂ）；図２（ｂ）；図３（ｄ）；図５
（ｄ）〕。この状態で、第２のレジスト膜に露光・現像
を施して第１のレジスト膜に形成した第１の開口より大
きい第２の開口を形成することにより、レジスト膜にＴ
型プロファイルを形成する。このレジストパターンをマ
スクとして２段目のリセスを形成した後、ゲート金属を
蒸着しリフトオフすることにより、２段リセス構造上に
電極幅が短く、かつ低抵抗なＴ型ゲートを形成すること
ができる。
膜をマスクに１段目のリセスを形成した後、第２のレジ
スト膜を塗布・形成するが、この際に、第１のレジスト
膜と第２のレジスト膜の界面付近に難溶性の両レジスト
の混合層が形成される。このため、第２のレジスト膜塗
布前に存在していたリセス側部の第１のレジスト膜と１
段目のリセス底面との間の空隙はこの混合層で埋めら
れ、また、元の第１のレジスト膜の開口幅は縮小される
〔図１（ｂ）；図２（ｂ）；図３（ｄ）；図５
（ｄ）〕。この状態で、第２のレジスト膜に露光・現像
を施して第１のレジスト膜に形成した第１の開口より大
きい第２の開口を形成することにより、レジスト膜にＴ
型プロファイルを形成する。このレジストパターンをマ
スクとして２段目のリセスを形成した後、ゲート金属を
蒸着しリフトオフすることにより、２段リセス構造上に
電極幅が短く、かつ低抵抗なＴ型ゲートを形成すること
ができる。
【０００８】
【発明の実施の形態】図１（ａ）〜（ｆ）は、本発明の
一実施の形態を説明するための工程順の断面図である。
例えば、半絶縁性ＧａＡｓ基板などの基板上に、バッフ
ァ層、活性層（ＨＥＭＴの場合には電子供給層を含む）
およびオーミック接触を得るためのキャップ層を順次エ
ピタキシャル成長させるなどして形成した半導体基板１
１を準備し、メサ加工、イオン注入などにより能動領域
を画定する非能動領域を形成した後、ソース・ドレイン
電極となる一対のオーミック電極を形成する。次いで、
半導体基板１１上に第１のレジスト材料を塗布して第１
のレジスト膜１２を形成し、これに露光・現像を施し
て、第１の開口１２ａを形成する。そして、第１のレジ
スト膜１２をマスクに等方性のエッチングにより半導体
基板の表面の一部（例えばキャップ層）を選択的にエッ
チング除去して１段目のリセス１３を形成する〔図１
（ａ）〕。
一実施の形態を説明するための工程順の断面図である。
例えば、半絶縁性ＧａＡｓ基板などの基板上に、バッフ
ァ層、活性層（ＨＥＭＴの場合には電子供給層を含む）
およびオーミック接触を得るためのキャップ層を順次エ
ピタキシャル成長させるなどして形成した半導体基板１
１を準備し、メサ加工、イオン注入などにより能動領域
を画定する非能動領域を形成した後、ソース・ドレイン
電極となる一対のオーミック電極を形成する。次いで、
半導体基板１１上に第１のレジスト材料を塗布して第１
のレジスト膜１２を形成し、これに露光・現像を施し
て、第１の開口１２ａを形成する。そして、第１のレジ
スト膜１２をマスクに等方性のエッチングにより半導体
基板の表面の一部（例えばキャップ層）を選択的にエッ
チング除去して１段目のリセス１３を形成する〔図１
（ａ）〕。
【０００９】次に、第２のレジスト材料を全面に塗布し
て第２のレジスト膜１４を形成する。このとき、第１の
レジスト膜１２と第２のレジスト膜１４との界面に両レ
ジスト材料の混合物からなる難溶性のレジスト混合層１
５が形成される。このレジスト混合層１５により１段目
のリセス１３の側部は完全に埋められる〔図１
（ｂ）〕。次に、露光・現像を行って第２のレジスト膜
１４に、第１の開口１２ａより開口幅が大きく、かつリ
フトオフが可能であるアンダーカット形状を有する第２
の開口１４ａを形成する。このとき、レジスト混合層１
５はそのまま残されるため、第１の開口の開口幅は縮小
され、結局、縮小された第１の開口と第２の開口を合わ
せたＴ型プロファイルの開口が形成される〔図１
（ｃ）〕。以上のことから、本実施の形態においては１
段目のリセスの深さと第１の開口幅に関して次の束縛条
件が課される。 （第１の開口の開口幅）≧（横方向の混合層の膜厚×
２） （第１のリセスの深さ）≦（縦方向の混合層の膜厚） 次に、レジスト混合層１５および第２のレジスト膜１４
をマスクとしてエッチングを行って１段目のリセス１３
内に２段目のリセス１６を形成する〔図１（ｄ）〕。次
に、ゲート電極形成材料を堆積してゲート金属膜１７を
形成し〔図１（ｅ）〕、リフトオフして断面形状がＴ型
のゲート電極１８を形成する〔図１（ｆ）〕。
て第２のレジスト膜１４を形成する。このとき、第１の
レジスト膜１２と第２のレジスト膜１４との界面に両レ
ジスト材料の混合物からなる難溶性のレジスト混合層１
５が形成される。このレジスト混合層１５により１段目
のリセス１３の側部は完全に埋められる〔図１
（ｂ）〕。次に、露光・現像を行って第２のレジスト膜
１４に、第１の開口１２ａより開口幅が大きく、かつリ
フトオフが可能であるアンダーカット形状を有する第２
の開口１４ａを形成する。このとき、レジスト混合層１
５はそのまま残されるため、第１の開口の開口幅は縮小
され、結局、縮小された第１の開口と第２の開口を合わ
せたＴ型プロファイルの開口が形成される〔図１
（ｃ）〕。以上のことから、本実施の形態においては１
段目のリセスの深さと第１の開口幅に関して次の束縛条
件が課される。 （第１の開口の開口幅）≧（横方向の混合層の膜厚×
２） （第１のリセスの深さ）≦（縦方向の混合層の膜厚） 次に、レジスト混合層１５および第２のレジスト膜１４
をマスクとしてエッチングを行って１段目のリセス１３
内に２段目のリセス１６を形成する〔図１（ｄ）〕。次
に、ゲート電極形成材料を堆積してゲート金属膜１７を
形成し〔図１（ｅ）〕、リフトオフして断面形状がＴ型
のゲート電極１８を形成する〔図１（ｆ）〕。
【００１０】上記の実施の形態において、第１のレジス
ト膜と第２のレジスト膜としては、次の条件、 レジスト混合層が形成できること、 レジスト混合層は第２の開口形成後も残留でき、か
つエッチング耐性があること、 第２のレジスト膜はアンダーカット形状の開口を形
成できること、 を満たす全ての組み合わせを利用することができる。こ
れらの条件を満たすものとして、第１のレジスト膜を形
成するためのレジスト材料として電子線露光用のレジス
トを、また、第２のレジスト膜を形成するためのレジス
ト材料としてポジ型のフォトレジストを挙げることがで
きる。第２のレジスト膜としてポジ型のフォトレジスト
を用いる場合、ネガ露光を行った後にイメージリバース
処理を行ってイメージを反転させることができる。ま
た、ソース・ドレイン電極はゲート電極形成後に形成す
ることもできる。
ト膜と第２のレジスト膜としては、次の条件、 レジスト混合層が形成できること、 レジスト混合層は第２の開口形成後も残留でき、か
つエッチング耐性があること、 第２のレジスト膜はアンダーカット形状の開口を形
成できること、 を満たす全ての組み合わせを利用することができる。こ
れらの条件を満たすものとして、第１のレジスト膜を形
成するためのレジスト材料として電子線露光用のレジス
トを、また、第２のレジスト膜を形成するためのレジス
ト材料としてポジ型のフォトレジストを挙げることがで
きる。第２のレジスト膜としてポジ型のフォトレジスト
を用いる場合、ネガ露光を行った後にイメージリバース
処理を行ってイメージを反転させることができる。ま
た、ソース・ドレイン電極はゲート電極形成後に形成す
ることもできる。
【００１１】図２（ａ）〜（ｆ）は、本発明の他の実施
の形態を説明するための工程順の断面図である。半絶縁
性半導体基板上にバッファ層、チャネル層をエピタキシ
ャル成長させてなる半導体基板２１上に、第１のエッチ
ングストッパ層２２（ＨＥＭＴの場合には電子供給層と
なる）、スペーサ層２３、第２のエッチングストッパ層
２４およびオーミック接触を得るためのキャップ層２５
を順次エピタキシャル成長させる。ここで、キャップ層
の厚さに第２のエッチングストッパ層の膜厚を加えた値
が１段目のリセスの深さを規定し、スペーサ層の膜厚が
２段目のリセスの深さを規定する。このエピタキシャル
成長基板に、メサ加工、イオン注入などを行って能動領
域を画定する非能動領域を形成した後、ソース・ドレイ
ン電極となる一対のオーミック電極を形成する。次い
で、エピタキシャル成長基板上に第１のレジスト材料を
塗布して第１のレジスト膜２６を形成し、これに露光・
現像を施して、第１の開口２６ａを形成する。そして、
第１のレジスト膜２６をマスクとし第２のエッチングス
トッパ層２４をストッパとして等方性のエッチングを行
なってキャップ層２５を選択的にエッチング除去し、続
いて露出した第２のエッチングストッパ層２４をエッチ
ング除去して１段目のリセス２７を形成する〔図２
（ａ）〕。
の形態を説明するための工程順の断面図である。半絶縁
性半導体基板上にバッファ層、チャネル層をエピタキシ
ャル成長させてなる半導体基板２１上に、第１のエッチ
ングストッパ層２２（ＨＥＭＴの場合には電子供給層と
なる）、スペーサ層２３、第２のエッチングストッパ層
２４およびオーミック接触を得るためのキャップ層２５
を順次エピタキシャル成長させる。ここで、キャップ層
の厚さに第２のエッチングストッパ層の膜厚を加えた値
が１段目のリセスの深さを規定し、スペーサ層の膜厚が
２段目のリセスの深さを規定する。このエピタキシャル
成長基板に、メサ加工、イオン注入などを行って能動領
域を画定する非能動領域を形成した後、ソース・ドレイ
ン電極となる一対のオーミック電極を形成する。次い
で、エピタキシャル成長基板上に第１のレジスト材料を
塗布して第１のレジスト膜２６を形成し、これに露光・
現像を施して、第１の開口２６ａを形成する。そして、
第１のレジスト膜２６をマスクとし第２のエッチングス
トッパ層２４をストッパとして等方性のエッチングを行
なってキャップ層２５を選択的にエッチング除去し、続
いて露出した第２のエッチングストッパ層２４をエッチ
ング除去して１段目のリセス２７を形成する〔図２
（ａ）〕。
【００１２】次に、第２のレジスト材料を基板上全面に
塗布して第２のレジスト膜２８を形成する。このとき、
第１のレジスト膜２６と第２のレジスト膜２８との界面
に両レジスト材料の混合物からなる難溶性のレジスト混
合層２９が形成される。このレジスト混合層２９により
１段目のリセス２７の側部は完全に埋められる〔図２
（ｂ）〕。次に、露光・現像を行って第２のレジスト膜
２８に、第１の開口２６ａより開口幅が大きく、かつリ
フトオフが可能であるアンダーカット形状を有する第２
の開口２８ａを形成する。このとき、レジスト混合層２
９はそのまま残されるため、第１の開口の開口幅は縮小
され、結局、縮小された第１の開口と第２の開口を合わ
せたＴ型プロファイルの開口が形成される〔図２
（ｃ）〕。以上のことから、本実施の形態においては１
段目のリセスの深さと第１の開口幅に関して次の束縛条
件が課される。 （第１の開口の開口幅）≧（横方向の混合層の膜厚×２） （第１のリセスの深さ）＝（キャップ層厚＋第１のエッチングストッパ層厚） ≦（縦方向の混合層の膜厚） 次に、レジスト混合層２９および第２のレジスト膜２８
をマスクとし第１のエッチングストッパ層２２をストッ
パとしてエッチングを行ってスペーサ層２３を選択的に
除去して１段目のリセス２７内に２段目のリセス３０を
形成する〔図２（ｄ）〕。次に、ゲート電極形成材料を
堆積してゲート金属膜３１を形成し〔図２（ｅ）〕、リ
フトオフして断面形状がＴ型のゲート電極３２を形成す
る〔図２（ｆ）〕。この第１、第２のエッチングストッ
パ層を用いる実施の形態によれば、リセス深さがストッ
パ層により規定されるため、リセス深さに対してリセス
幅をより広範囲に設定でき、かつリセス深さの面内での
均一性を向上させることができ歩留り向上に資すること
ができる。
塗布して第２のレジスト膜２８を形成する。このとき、
第１のレジスト膜２６と第２のレジスト膜２８との界面
に両レジスト材料の混合物からなる難溶性のレジスト混
合層２９が形成される。このレジスト混合層２９により
１段目のリセス２７の側部は完全に埋められる〔図２
（ｂ）〕。次に、露光・現像を行って第２のレジスト膜
２８に、第１の開口２６ａより開口幅が大きく、かつリ
フトオフが可能であるアンダーカット形状を有する第２
の開口２８ａを形成する。このとき、レジスト混合層２
９はそのまま残されるため、第１の開口の開口幅は縮小
され、結局、縮小された第１の開口と第２の開口を合わ
せたＴ型プロファイルの開口が形成される〔図２
（ｃ）〕。以上のことから、本実施の形態においては１
段目のリセスの深さと第１の開口幅に関して次の束縛条
件が課される。 （第１の開口の開口幅）≧（横方向の混合層の膜厚×２） （第１のリセスの深さ）＝（キャップ層厚＋第１のエッチングストッパ層厚） ≦（縦方向の混合層の膜厚） 次に、レジスト混合層２９および第２のレジスト膜２８
をマスクとし第１のエッチングストッパ層２２をストッ
パとしてエッチングを行ってスペーサ層２３を選択的に
除去して１段目のリセス２７内に２段目のリセス３０を
形成する〔図２（ｄ）〕。次に、ゲート電極形成材料を
堆積してゲート金属膜３１を形成し〔図２（ｅ）〕、リ
フトオフして断面形状がＴ型のゲート電極３２を形成す
る〔図２（ｆ）〕。この第１、第２のエッチングストッ
パ層を用いる実施の形態によれば、リセス深さがストッ
パ層により規定されるため、リセス深さに対してリセス
幅をより広範囲に設定でき、かつリセス深さの面内での
均一性を向上させることができ歩留り向上に資すること
ができる。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図３（ａ）〜（ｅ）、図４（ｆ）〜
（ｉ）は本発明の第１の実施例の主要工程段階における
状態を示す断面図である。まず、半絶縁性ＧａＡｓ基板
１０１上にＭＢＥ（Molecular Beam Epitaxy；分子線成
長）法により、ｉ−ＧａＡｓバッファ層１０２（厚さ５
００ｎｍ）、ｉ−Ａｌ0.20Ｇａ0.80Ａｓバッファ層１０
３（厚さ２００ｎｍ）、ｉ−Ｉｎ0.15Ｇａ0.85Ａｓチャ
ネル層１０４（厚さ１５ｎｍ）、ｎ−Ａｌ0.20Ｇａ0.80
Ａｓ電子供給層１０５（ドナー濃度２×１０18ｃｍ-3、
厚さ４０ｎｍ）、ｎ+ −ＧａＡｓキャップ層１０６（ド
ナー濃度４×１０18ｃｍ-3、厚さ８０ｎｍ）を順次成長
させる。ＭＢＥ法に代え、ＭＯＶＰＥ（有機金属気相成
長）法を用いて形成するようにしてもよい。このエピタ
キシャル基板にメサ形成およびイオン注入を行って能動
領域を画定した後、一対のオーミック電極（図示なし）
を形成する。次に、このウェハに東京応化社製電子線感
光レジストＯＥＢＲ−１０００を回転塗布して第１のレ
ジスト膜１０７を形成する〔図３（ａ）〕。次に、電子
ビームによりゲート部を露光し、現像して開口幅が０．
１８μｍ程度の第１の開口１０８を形成する〔図３
（ｂ）〕。
て説明する。 ［第１の実施例］図３（ａ）〜（ｅ）、図４（ｆ）〜
（ｉ）は本発明の第１の実施例の主要工程段階における
状態を示す断面図である。まず、半絶縁性ＧａＡｓ基板
１０１上にＭＢＥ（Molecular Beam Epitaxy；分子線成
長）法により、ｉ−ＧａＡｓバッファ層１０２（厚さ５
００ｎｍ）、ｉ−Ａｌ0.20Ｇａ0.80Ａｓバッファ層１０
３（厚さ２００ｎｍ）、ｉ−Ｉｎ0.15Ｇａ0.85Ａｓチャ
ネル層１０４（厚さ１５ｎｍ）、ｎ−Ａｌ0.20Ｇａ0.80
Ａｓ電子供給層１０５（ドナー濃度２×１０18ｃｍ-3、
厚さ４０ｎｍ）、ｎ+ −ＧａＡｓキャップ層１０６（ド
ナー濃度４×１０18ｃｍ-3、厚さ８０ｎｍ）を順次成長
させる。ＭＢＥ法に代え、ＭＯＶＰＥ（有機金属気相成
長）法を用いて形成するようにしてもよい。このエピタ
キシャル基板にメサ形成およびイオン注入を行って能動
領域を画定した後、一対のオーミック電極（図示なし）
を形成する。次に、このウェハに東京応化社製電子線感
光レジストＯＥＢＲ−１０００を回転塗布して第１のレ
ジスト膜１０７を形成する〔図３（ａ）〕。次に、電子
ビームによりゲート部を露光し、現像して開口幅が０．
１８μｍ程度の第１の開口１０８を形成する〔図３
（ｂ）〕。
【００１４】次に、濃硫酸：３０％過酸化水素水溶液：
水＝１：８：６００の比で混合した硫酸系エッチャント
により、ｎ+ −ＧａＡｓキャップ層１０６をエッチング
して１段目のリセス１０９を形成する。このとき、エッ
チングの深さは５０〜８０ｎｍ程度とする〔図３
（ｃ）〕。次に、ポジ型フォトレジストである住友化学
工業製ＴＨＭＲ−ｉＰ３３００をウェハ全面に塗布し、
第２のレジスト膜１１０を形成する。このとき、第１の
レジスト膜１０７と第２のレジスト膜１１０の界面に両
レジスト材料が混合されたレジスト混合層１１１が形成
される〔図３（ｄ）〕。次に、紫外線によりＴ型ゲート
傘部パターンをネガ露光する〔図３（ｅ）〕。次に、イ
メージリバース処理としてＮＨ3 雰囲気中、１０８℃の
ベークを行い、その後、ウェハ全面に紫外光を照射し現
像を行って第２のレジスト膜１１０の未感光部〔図３
（ｅ）参照〕を除去して第２の開口を形成する。ここ
で、レジスト混合層１１１は東京応化社製アルカリ性現
像液ＮＭＤ−３に対して難溶性であるため、そのまま残
留する。レジスト混合層の厚さは縦方向で約８０ｎｍ、
横方向で約３０ｎｍ程度であるため、リセス側部は埋ま
り、開口幅も０．１２μｍ程度に縮小されてＴ型プロフ
ァイルが形成される〔図４（ｆ）〕。次に、このレジス
トパターンをマスクとして、オーミック電極間に流れる
電流をモニタしつつ、硫酸系エッチャントを用いてエッ
チングを行って所望の深さの２段目のリセス１１２を形
成する〔図４（ｇ）〕。最後に、電子銃蒸着装置を用い
て膜厚１５ｎｍのＴｉ膜、膜厚３００ｎｍのＡｌ膜を蒸
着してゲート金属膜１１３を形成し〔図４（ｈ）〕、リ
フトオフを行うことによりＴ型のゲート電極１１４を形
成する〔図４（ｉ）〕。
水＝１：８：６００の比で混合した硫酸系エッチャント
により、ｎ+ −ＧａＡｓキャップ層１０６をエッチング
して１段目のリセス１０９を形成する。このとき、エッ
チングの深さは５０〜８０ｎｍ程度とする〔図３
（ｃ）〕。次に、ポジ型フォトレジストである住友化学
工業製ＴＨＭＲ−ｉＰ３３００をウェハ全面に塗布し、
第２のレジスト膜１１０を形成する。このとき、第１の
レジスト膜１０７と第２のレジスト膜１１０の界面に両
レジスト材料が混合されたレジスト混合層１１１が形成
される〔図３（ｄ）〕。次に、紫外線によりＴ型ゲート
傘部パターンをネガ露光する〔図３（ｅ）〕。次に、イ
メージリバース処理としてＮＨ3 雰囲気中、１０８℃の
ベークを行い、その後、ウェハ全面に紫外光を照射し現
像を行って第２のレジスト膜１１０の未感光部〔図３
（ｅ）参照〕を除去して第２の開口を形成する。ここ
で、レジスト混合層１１１は東京応化社製アルカリ性現
像液ＮＭＤ−３に対して難溶性であるため、そのまま残
留する。レジスト混合層の厚さは縦方向で約８０ｎｍ、
横方向で約３０ｎｍ程度であるため、リセス側部は埋ま
り、開口幅も０．１２μｍ程度に縮小されてＴ型プロフ
ァイルが形成される〔図４（ｆ）〕。次に、このレジス
トパターンをマスクとして、オーミック電極間に流れる
電流をモニタしつつ、硫酸系エッチャントを用いてエッ
チングを行って所望の深さの２段目のリセス１１２を形
成する〔図４（ｇ）〕。最後に、電子銃蒸着装置を用い
て膜厚１５ｎｍのＴｉ膜、膜厚３００ｎｍのＡｌ膜を蒸
着してゲート金属膜１１３を形成し〔図４（ｈ）〕、リ
フトオフを行うことによりＴ型のゲート電極１１４を形
成する〔図４（ｉ）〕。
【００１５】［第２の実施例］図５（ａ）〜（ｅ）、図
６（ｆ）〜（ｉ）は本発明の第２の実施例の主要工程段
階における状態を示す断面図である。まず、半絶縁性Ｇ
ａＡｓ基板２０１上にＭＢＥ法により、ｉ−ＧａＡｓバ
ッファ層２０２（厚さ５００ｎｍ）、ｉ−Ａｌ 0.20Ｇａ
0.80Ａｓバッファ層２０３（厚さ２００ｎｍ）、ｉ−Ｉ
ｎ0.15Ｇａ0.85Ａｓチャネル層２０４（厚さ１５ｎ
ｍ）、ｎ−Ａｌ0.20Ｇａ0.80Ａｓ電子供給層２０５（ド
ナー濃度２×１０18ｃｍ-3、厚さ４０ｎｍ）、ｉ−Ｇａ
Ａｓスペーサ層２０６（厚さ１５ｎｍ）、ｉ−Ａｌ0.20
Ｇａ0.80Ａｓエッチングストッパ層２０７（厚さ５ｎ
ｍ）、ｎ+ −ＧａＡｓキャップ層２０８（ドナー濃度３
×１０18ｃｍ-3、厚さ８０ｎｍ）を順次成長させる。こ
れらの結晶成長層は、ＭＢＥ法に代え、ＭＯＶＰＥ法を
用いて形成するようにしてもよい。このエピタキシャル
基板にメサ形成を行って能動領域を画定した後、一対の
オーミック電極（図示なし）を形成する。次に、このウ
ェハに東京応化社製電子線感光レジストＯＥＢＲ−１０
００を回転塗布して第１のレジスト膜２０９を形成する
〔図５（ａ）〕。次に、電子ビームによりゲート部を露
光し、現像して開口幅０．１８μｍの第１の開口２１０
を形成する〔図５（ｂ）〕。
６（ｆ）〜（ｉ）は本発明の第２の実施例の主要工程段
階における状態を示す断面図である。まず、半絶縁性Ｇ
ａＡｓ基板２０１上にＭＢＥ法により、ｉ−ＧａＡｓバ
ッファ層２０２（厚さ５００ｎｍ）、ｉ−Ａｌ 0.20Ｇａ
0.80Ａｓバッファ層２０３（厚さ２００ｎｍ）、ｉ−Ｉ
ｎ0.15Ｇａ0.85Ａｓチャネル層２０４（厚さ１５ｎ
ｍ）、ｎ−Ａｌ0.20Ｇａ0.80Ａｓ電子供給層２０５（ド
ナー濃度２×１０18ｃｍ-3、厚さ４０ｎｍ）、ｉ−Ｇａ
Ａｓスペーサ層２０６（厚さ１５ｎｍ）、ｉ−Ａｌ0.20
Ｇａ0.80Ａｓエッチングストッパ層２０７（厚さ５ｎ
ｍ）、ｎ+ −ＧａＡｓキャップ層２０８（ドナー濃度３
×１０18ｃｍ-3、厚さ８０ｎｍ）を順次成長させる。こ
れらの結晶成長層は、ＭＢＥ法に代え、ＭＯＶＰＥ法を
用いて形成するようにしてもよい。このエピタキシャル
基板にメサ形成を行って能動領域を画定した後、一対の
オーミック電極（図示なし）を形成する。次に、このウ
ェハに東京応化社製電子線感光レジストＯＥＢＲ−１０
００を回転塗布して第１のレジスト膜２０９を形成する
〔図５（ａ）〕。次に、電子ビームによりゲート部を露
光し、現像して開口幅０．１８μｍの第１の開口２１０
を形成する〔図５（ｂ）〕。
【００１６】次に、クエン酸水溶液（クエン酸：水＝
１：１）と３０％の過酸化水素水溶液を３：１の比で混
合したエッチャントを用い、第１のレジスト膜２０９を
マスクとしｉ−Ａｌ0.20Ｇａ0.80Ａｓエッチングストッ
パ層２０７をストッパとしてｎ + −ＧａＡｓキャップ層
２０８を選択的にエッチング除去し、続いて露出したｉ
−Ａｌ0.20Ｇａ0.80Ａｓエッチングストッパ層２０７を
濃塩酸を水で１：１に希釈した塩酸で処理することによ
り除去して１段目のリセス２１１を形成する〔図５
（ｃ）〕。次に、ポジ型フォトレジストである住友化学
工業製ＴＨＭＲ−ｉＰ３３００をウェハ全面に塗布し、
第２のレジスト膜２１２を形成する。このとき、第１の
レジスト膜２０９と第２のレジスト膜２１２の界面に両
レジスト材料が混合されたレジスト混合層２１３が形成
される〔図５（ｄ）〕。次に、紫外線によりＴ型ゲート
傘部パターンをネガ露光する〔図５（ｅ）〕。次に、イ
メージリバース処理としてＮＨ3 雰囲気中、１０８℃の
ベークを行い、その後、ウェハ全面に紫外光を照射し現
像を行って第２のレジスト膜２１２の未感光部〔図５
（ｅ）参照〕を除去して第２の開口を形成する。ここ
で、レジスト混合層２１３は東京応化社製アルカリ性現
像液ＮＭＤ−３に対して難溶性であるため、そのまま残
留する。ここで、レジスト混合層２１３の厚さは縦方向
で約８０ｎｍ、横方向で約３０ｎｍ程度であるから、リ
セス側部は埋まり、開口幅も０．１２μｍ程度に縮小さ
れてＴ型プロファイルが形成される〔図６（ｆ）〕。次
に、このレジストパターンをマスクとしｎ−Ａｌ0.20Ｇ
ａ0.80Ａｓ電子供給層２０５をストッパとして、前記の
クエン酸水溶液と過酸化水素水溶液を混合したエッチャ
ントを用いてｉ−ＧａＡｓスペーサ層２０６をエッチン
グして１段目のリセス２１１内に２段目のリセス２１４
を形成する〔図６（ｇ）〕。最後に、電子銃蒸着装置を
用いて膜厚１５ｎｍのＴｉ膜、膜厚３００ｎｍのＡｌ膜
を蒸着してゲート金属膜２１５を形成し〔図６
（ｈ）〕、リフトオフを行うことによりＴ型のゲート電
極２１６を形成する〔図６（ｉ）〕。
１：１）と３０％の過酸化水素水溶液を３：１の比で混
合したエッチャントを用い、第１のレジスト膜２０９を
マスクとしｉ−Ａｌ0.20Ｇａ0.80Ａｓエッチングストッ
パ層２０７をストッパとしてｎ + −ＧａＡｓキャップ層
２０８を選択的にエッチング除去し、続いて露出したｉ
−Ａｌ0.20Ｇａ0.80Ａｓエッチングストッパ層２０７を
濃塩酸を水で１：１に希釈した塩酸で処理することによ
り除去して１段目のリセス２１１を形成する〔図５
（ｃ）〕。次に、ポジ型フォトレジストである住友化学
工業製ＴＨＭＲ−ｉＰ３３００をウェハ全面に塗布し、
第２のレジスト膜２１２を形成する。このとき、第１の
レジスト膜２０９と第２のレジスト膜２１２の界面に両
レジスト材料が混合されたレジスト混合層２１３が形成
される〔図５（ｄ）〕。次に、紫外線によりＴ型ゲート
傘部パターンをネガ露光する〔図５（ｅ）〕。次に、イ
メージリバース処理としてＮＨ3 雰囲気中、１０８℃の
ベークを行い、その後、ウェハ全面に紫外光を照射し現
像を行って第２のレジスト膜２１２の未感光部〔図５
（ｅ）参照〕を除去して第２の開口を形成する。ここ
で、レジスト混合層２１３は東京応化社製アルカリ性現
像液ＮＭＤ−３に対して難溶性であるため、そのまま残
留する。ここで、レジスト混合層２１３の厚さは縦方向
で約８０ｎｍ、横方向で約３０ｎｍ程度であるから、リ
セス側部は埋まり、開口幅も０．１２μｍ程度に縮小さ
れてＴ型プロファイルが形成される〔図６（ｆ）〕。次
に、このレジストパターンをマスクとしｎ−Ａｌ0.20Ｇ
ａ0.80Ａｓ電子供給層２０５をストッパとして、前記の
クエン酸水溶液と過酸化水素水溶液を混合したエッチャ
ントを用いてｉ−ＧａＡｓスペーサ層２０６をエッチン
グして１段目のリセス２１１内に２段目のリセス２１４
を形成する〔図６（ｇ）〕。最後に、電子銃蒸着装置を
用いて膜厚１５ｎｍのＴｉ膜、膜厚３００ｎｍのＡｌ膜
を蒸着してゲート金属膜２１５を形成し〔図６
（ｈ）〕、リフトオフを行うことによりＴ型のゲート電
極２１６を形成する〔図６（ｉ）〕。
【００１７】
【発明の効果】以上説明したように、本発明による電界
効果トランジスタの製造方法は、第１の開口を有する第
１のレジスト膜をマスクに１段目のリセスを形成した
後、第２の開口を有する第２のレジスト膜を形成すると
ともに両レジスト膜の界面に難溶性のレジスト混合層を
形成し、これらのレジスト膜を用いて２段目のリセスと
ゲート電極を形成するものであるので、本発明によれ
ば、２段リセス構造の電界効果トランジスタを形成する
際にＴ型ゲートを形成することができる。したがって、
本発明によれば、高性能化を目的として２段リセス構造
を採用した電界効果トランジスタにおいて微細化が進ん
でもゲート抵抗Ｒｇを低く抑えることができ、利得の低
下を抑制することができる。
効果トランジスタの製造方法は、第１の開口を有する第
１のレジスト膜をマスクに１段目のリセスを形成した
後、第２の開口を有する第２のレジスト膜を形成すると
ともに両レジスト膜の界面に難溶性のレジスト混合層を
形成し、これらのレジスト膜を用いて２段目のリセスと
ゲート電極を形成するものであるので、本発明によれ
ば、２段リセス構造の電界効果トランジスタを形成する
際にＴ型ゲートを形成することができる。したがって、
本発明によれば、高性能化を目的として２段リセス構造
を採用した電界効果トランジスタにおいて微細化が進ん
でもゲート抵抗Ｒｇを低く抑えることができ、利得の低
下を抑制することができる。
【図１】本発明の一実施の形態を説明するための工程順
断面図。
断面図。
【図２】本発明の他の実施の形態を説明するための工程
順断面図。
順断面図。
【図３】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図の一部。
めの工程順断面図の一部。
【図４】本発明の第１の実施例の製造方法を説明するた
めの、図３に続く工程での工程順断面図。
めの、図３に続く工程での工程順断面図。
【図５】本発明の第２の実施例の製造方法を説明するた
めの工程順断面図の一部。
めの工程順断面図の一部。
【図６】本発明の第２の実施例の製造方法を説明するた
めの、図５に続く工程での工程順断面図。
めの、図５に続く工程での工程順断面図。
【図７】従来例の工程順断面図。
１１、２１ 半導体基板 １２、２６ 第１のレジスト膜 １２ａ、２６ａ 第１の開口 １３、２７ １段目のリセス １４、２８ 第２のレジスト膜 １４ａ、２８ａ 第２の開口 １５、２９ レジスト混合層 １６、３０ ２段目のリセス １７、３１ ゲート金属膜 １８、３２ ゲート電極 ２２ 第１のエッチングストッパ層 ２３ スペーサ層 ２４ 第２のエッチングストッパ層 ２５ キャップ層 １０１、２０１ 半絶縁性ＧａＡｓ基板 １０２、２０２ ｉ−ＧａＡｓバッファ層 １０３、２０３ ｉ−Ａｌ0.20Ｇａ0.80Ａｓバッファ層 １０４、２０４ ｉ−Ｉｎ0.15Ｇａ0.85Ａｓチャネル層 １０５、２０５ ｎ−Ａｌ0.20Ｇａ0.80Ａｓ電子供給層 １０６、２０８ ｎ+ −ＧａＡｓキャップ層 １０７、２０９ 第１のレジスト膜 １０８、２１０ 第１の開口 １０９、２１１ １段目のリセス １１０、２１２ 第２のレジスト膜 １１１、２１３ レジスト混合層 １１２、２１４ ２段目のリセス １１３、２１５ ゲート金属膜 １１４、２１６ ゲート電極 ２０６ ｉ−ＧａＡｓスペーサ層 ２０７ ｉ−Ａｌ0.20Ｇａ0.80Ａｓエッチングストッパ
層 ３０１ 半導体基板 ３０２ 半導体活性層 ３０３ ドレイン電極 ３０４ ソース電極 ３０５ ストッパ層 ３０６ フォトレジスト層 ３０７ リセス領域 ３０８ ゲート電極金属 ３０８ａ ゲート電極
層 ３０１ 半導体基板 ３０２ 半導体活性層 ３０３ ドレイン電極 ３０４ ソース電極 ３０５ ストッパ層 ３０６ フォトレジスト層 ３０７ リセス領域 ３０８ ゲート電極金属 ３０８ａ ゲート電極
Claims (5)
- 【請求項１】 （１）活性層およびその上に形成された
キャップ層を有する半導体基板上に第１のレジスト材料
を塗布して第１のレジスト膜を形成し、これに露光・現
像を施して第１の開口を形成する工程と、 （２）前記第１のレジスト膜をマスクとして前記半導体
基板の表面をエッチングして第１のリセスを形成する工
程と、 （３）第２のレジスト材料を塗布して第２のレジスト膜
を形成するとともに、第１のレジスト膜と第２のレジス
ト膜が接する部分に両レジスト材料の混合物からなるレ
ジスト混合層を形成する工程と、 （４）前記第２のレジスト膜に露光・現像を施して前記
第１の開口より大きいアンダーカット形状の第２の開口
を形成する工程と、 （５）前記レジスト混合層および前記第２のレジスト膜
をマスクとして前記半導体基板をエッチングして前記第
１のリセス内に第２のリセスを形成する工程と、 （６）ゲート電極形成材料の堆積とリフトオフにより前
記第２のリセスの底面に接触するＴ型のゲート電極を形
成する工程と、を有することを特徴とする電界効果トラ
ンジスタの製造方法。 - 【請求項２】 （１）下層より順にチャネル層、第１の
エッチングストッパ層、スペーサ層、第２のエッチング
ストッパ層、キャップ層がエピタキシャル成長されてな
る半導体基板上に第１のレジスト材料を塗布して第１の
レジスト膜を形成し、これに露光・現像を施して第１の
開口を形成する工程と、 （２）前記第１のレジスト膜をマスクとして前記キャッ
プ層をエッチングし、引き続いて露出した第２のエッチ
ングストッパ層をエッチングして第１のリセスを形成す
る工程と、 （３）第２のレジスト材料を塗布して第２のレジスト膜
を形成するとともに、第１のレジスト膜と第２のレジス
ト膜が接する部分に両レジスト材料の混合物からなるレ
ジスト混合層を形成する工程と、 （４）前記第２のレジスト膜に露光・現像を施して前記
第１の開口より大きいアンダーカット形状の第２の開口
を形成する工程と、 （５）前記レジスト混合層および前記第２のレジスト膜
をマスクとして前記スペーサ層をエッチングして前記第
１のリセス内に第２のリセスを形成する工程と、 （６）ゲート電極形成材料の堆積とリフトオフにより前
記第２のリセスの底面に接触するＴ型のゲート電極を形
成する工程と、を有することを特徴とする電界効果トラ
ンジスタの製造方法。 - 【請求項３】 前記第１、第２のレジスト材料がそれぞ
れ電子線露光用レジストとポジタイプのフォトレジスト
であり、前記第（４）の工程の露光・現像が、ネガパ
ターンの露光、イメージリバース処理、全面露光、
現像、の各処理を含んでいることを特徴とする請求項
１または２記載の電界効果トランジスタの製造方法。 - 【請求項４】 前記第（１）の工程に先立って、ゲート
電極形成予定領域の両側に一対のオーミック電極を形成
する工程が設けられることを特徴とする請求項１または
２記載の電界効果トランジスタの製造方法。 - 【請求項５】 前記オーミック電極の形成工程に先立っ
て、メサ加工および／またはイオン注入により能動領域
を画定する工程が設けられることを特徴とする請求項４
記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8258388A JP2894485B2 (ja) | 1996-09-30 | 1996-09-30 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8258388A JP2894485B2 (ja) | 1996-09-30 | 1996-09-30 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107044A true JPH10107044A (ja) | 1998-04-24 |
| JP2894485B2 JP2894485B2 (ja) | 1999-05-24 |
Family
ID=17319554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8258388A Expired - Lifetime JP2894485B2 (ja) | 1996-09-30 | 1996-09-30 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2894485B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004017421A1 (ja) * | 2002-08-14 | 2004-02-26 | Fujitsu Limited | 微細ｔ型電極の製造方法 |
| WO2004021450A1 (ja) * | 2002-08-28 | 2004-03-11 | Fujitsu Limited | ゲート電極及びその製造方法 |
| US7220628B2 (en) | 2004-08-31 | 2007-05-22 | Fujitsu Limited | Semiconductor device and manufacturing method thereof, and gate electrode and manufacturing method thereof |
| US7419894B2 (en) | 2002-08-28 | 2008-09-02 | Fujitsu Limited | Gate electrode and manufacturing method thereof, and semiconductor device and manufacturing method thereof |
| US7923198B2 (en) | 2002-08-14 | 2011-04-12 | Fujitsu Limited | Method of manufacturing fine T-shaped electrode |
-
1996
- 1996-09-30 JP JP8258388A patent/JP2894485B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004017421A1 (ja) * | 2002-08-14 | 2004-02-26 | Fujitsu Limited | 微細ｔ型電極の製造方法 |
| CN100376037C (zh) * | 2002-08-14 | 2008-03-19 | 富士通株式会社 | 微t型电极的制造方法 |
| US7923198B2 (en) | 2002-08-14 | 2011-04-12 | Fujitsu Limited | Method of manufacturing fine T-shaped electrode |
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