JPH0983301A - スイッチドキャパシタフィルタ - Google Patents
スイッチドキャパシタフィルタInfo
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- JPH0983301A JPH0983301A JP7230557A JP23055795A JPH0983301A JP H0983301 A JPH0983301 A JP H0983301A JP 7230557 A JP7230557 A JP 7230557A JP 23055795 A JP23055795 A JP 23055795A JP H0983301 A JPH0983301 A JP H0983301A
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- 239000003990 capacitor Substances 0.000 title claims description 119
- 230000010354 integration Effects 0.000 claims abstract description 107
- 238000012545 processing Methods 0.000 claims abstract description 61
- 238000000034 method Methods 0.000 claims abstract description 33
- 238000005070 sampling Methods 0.000 description 26
- 238000010586 diagram Methods 0.000 description 14
- 238000001914 filtration Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 回路規模を大きくすることなく複数チャネル
のアナログ信号に対するフィルタ処理を行い得るスイッ
チドキャパシタフィルタを提供する。 【解決手段】 積分手段Ｉk，Ｉk+1は、フィルタ処理を
構成する積分処理を時分割制御により各チャネルについ
て順次実行する。積分値記憶手段Ｍk，…は、各チャネ
ルに対応した積分処理の結果を示す積分値信号を記憶す
る。スイッチ手段ＳＷは、各チャネルに対応した積分処
理が中断される毎に、中断時点における当該チャネルに
対応した積分処理の結果を示す積分値信号を積分値記憶
手段に記憶させ、積分手段の積分処理の結果を初期化す
る。また、各チャネルに対応した積分処理が実行される
毎に、当該チャネルに対応した積分値信号を積分値記憶
手段から積分手段に供給すると共に当該積分処理が処理
対象とするアナログ信号を積分手段に供給する。
のアナログ信号に対するフィルタ処理を行い得るスイッ
チドキャパシタフィルタを提供する。 【解決手段】 積分手段Ｉk，Ｉk+1は、フィルタ処理を
構成する積分処理を時分割制御により各チャネルについ
て順次実行する。積分値記憶手段Ｍk，…は、各チャネ
ルに対応した積分処理の結果を示す積分値信号を記憶す
る。スイッチ手段ＳＷは、各チャネルに対応した積分処
理が中断される毎に、中断時点における当該チャネルに
対応した積分処理の結果を示す積分値信号を積分値記憶
手段に記憶させ、積分手段の積分処理の結果を初期化す
る。また、各チャネルに対応した積分処理が実行される
毎に、当該チャネルに対応した積分値信号を積分値記憶
手段から積分手段に供給すると共に当該積分処理が処理
対象とするアナログ信号を積分手段に供給する。
Description
【０００１】
【発明の属する技術分野】この発明は、スイッチドキャ
パシタフィルタに関する。
パシタフィルタに関する。
【０００２】
【従来の技術】従来のスイッチドキャパシタフィルタの
構成例を図１４に示す。この構成例は１次のローパスフ
ィルタであり、スイッチドキャパシタ回路１および２と
積分器３により構成されている。各スイッチドキャパシ
タ回路１および２は抵抗素子としての役割を担ってお
り、例えばスイッチドキャパシタ回路１は１個のキャパ
シタ１０と４個のアナログスイッチ１１〜１４によって
構成されている。他のスイッチドキャパシタ回路２も同
様である。
構成例を図１４に示す。この構成例は１次のローパスフ
ィルタであり、スイッチドキャパシタ回路１および２と
積分器３により構成されている。各スイッチドキャパシ
タ回路１および２は抵抗素子としての役割を担ってお
り、例えばスイッチドキャパシタ回路１は１個のキャパ
シタ１０と４個のアナログスイッチ１１〜１４によって
構成されている。他のスイッチドキャパシタ回路２も同
様である。
【０００３】ここで、アナログスイッチ１１および１３
は、一定周期で発生するクロックφａにより導通状態と
される。これらのアナログスイッチが導通状態となるこ
とにより、アナログスイッチ１１→キャパシタ１０→ア
ナログスイッチ１３→接地点という信号経路が形成さ
れ、この信号経路を介すことにより入力信号のレベルに
応じた電荷がキャパシタ１０に保持される。また、アナ
ログスイッチ１２および１４は、クロックφａと入れ替
わりに一定周期で発生されるクロックφｂにより導通状
態とされる。これらのアナログスイッチが導通状態とさ
れることにより、接地点→アナログスイッチ１２→キャ
パシタ１０→アナログスイッチ１４→積分器３という信
号経路が形成され、この信号経路を介すことにより、キ
ャパシタ１０に保持された電荷が積分器３に供給され
る。
は、一定周期で発生するクロックφａにより導通状態と
される。これらのアナログスイッチが導通状態となるこ
とにより、アナログスイッチ１１→キャパシタ１０→ア
ナログスイッチ１３→接地点という信号経路が形成さ
れ、この信号経路を介すことにより入力信号のレベルに
応じた電荷がキャパシタ１０に保持される。また、アナ
ログスイッチ１２および１４は、クロックφａと入れ替
わりに一定周期で発生されるクロックφｂにより導通状
態とされる。これらのアナログスイッチが導通状態とさ
れることにより、接地点→アナログスイッチ１２→キャ
パシタ１０→アナログスイッチ１４→積分器３という信
号経路が形成され、この信号経路を介すことにより、キ
ャパシタ１０に保持された電荷が積分器３に供給され
る。
【０００４】そして、クロックφａおよびφｂは、各々
一定時間間隔で交互に出力されるため、入力信号のレベ
ルに応じた電荷がキャパシタ１０に保持される動作とこ
の電荷が積分器３に供給される動作が一定時間間隔で繰
り返され、入力信号のレベルに応じた電流が積分器３に
供給される。他のスイッチドキャパシタ回路２において
も同様の動作が行われる。このように各スイッチドキャ
パシタ回路によって抵抗素子としての役割が果される結
果、図１４に示す回路は各スイッチドキャパシタ回路１
および２を抵抗素子によって置換したアナログフィルタ
と等価な動作をするのである。
一定時間間隔で交互に出力されるため、入力信号のレベ
ルに応じた電荷がキャパシタ１０に保持される動作とこ
の電荷が積分器３に供給される動作が一定時間間隔で繰
り返され、入力信号のレベルに応じた電流が積分器３に
供給される。他のスイッチドキャパシタ回路２において
も同様の動作が行われる。このように各スイッチドキャ
パシタ回路によって抵抗素子としての役割が果される結
果、図１４に示す回路は各スイッチドキャパシタ回路１
および２を抵抗素子によって置換したアナログフィルタ
と等価な動作をするのである。
【０００５】
【発明が解決しようとする課題】ところで、オーディオ
等のアナログ信号を取り扱う分野においては、例えばス
テレオのＬチャネル、Ｒチャネル等、複数チャネルのア
ナログ信号にフィルタ処理を施すことが多い。かかる場
合に、従来はチャネル数に見合った数のフィルタを使用
していたため、オーディオ装置等の価格が高くなってし
まうという問題があった。
等のアナログ信号を取り扱う分野においては、例えばス
テレオのＬチャネル、Ｒチャネル等、複数チャネルのア
ナログ信号にフィルタ処理を施すことが多い。かかる場
合に、従来はチャネル数に見合った数のフィルタを使用
していたため、オーディオ装置等の価格が高くなってし
まうという問題があった。
【０００６】この発明は上述した事情に鑑みてなされた
ものであり、小規模な回路構成で複数チャネルのアナロ
グ信号に対するフィルタ処理を行うことが可能なスイッ
チドキャパシタフィルタを提供することを目的としてい
る。
ものであり、小規模な回路構成で複数チャネルのアナロ
グ信号に対するフィルタ処理を行うことが可能なスイッ
チドキャパシタフィルタを提供することを目的としてい
る。
【０００７】
【課題を解決するための手段】請求項１に係る発明は、
時分割制御により複数チャネルの入力アナログ信号に対
し、積分処理を含んだフィルタ処理を施すスイッチドキ
ャパシタフィルタを提供するものである。本発明に係る
スイッチドキャパシタフィルタは、図１にその構成を例
示するように、積分手段Ｉk，Ｉk+1，…と、スイッチ手
段ＳＷと、積分値記憶手段Ｍk，Ｍk，…，Ｍk+1，
Ｍk+1，…とを有している。
時分割制御により複数チャネルの入力アナログ信号に対
し、積分処理を含んだフィルタ処理を施すスイッチドキ
ャパシタフィルタを提供するものである。本発明に係る
スイッチドキャパシタフィルタは、図１にその構成を例
示するように、積分手段Ｉk，Ｉk+1，…と、スイッチ手
段ＳＷと、積分値記憶手段Ｍk，Ｍk，…，Ｍk+1，
Ｍk+1，…とを有している。
【０００８】積分手段は、フィルタ処理を構成する積分
処理を時分割制御により各チャネルについて順次実行す
るものである。フィルタ処理を構成する積分処理が複数
ある場合には、図示のように、各積分処理に対応した積
分手段Ｉk，Ｉk+1，…を設けると回路構成が簡素なもの
となる。また、高速動作が望まれる場合にはこのような
構成が好ましいであろう。
処理を時分割制御により各チャネルについて順次実行す
るものである。フィルタ処理を構成する積分処理が複数
ある場合には、図示のように、各積分処理に対応した積
分手段Ｉk，Ｉk+1，…を設けると回路構成が簡素なもの
となる。また、高速動作が望まれる場合にはこのような
構成が好ましいであろう。
【０００９】積分値記憶手段は、各チャネルに対応した
積分処理の結果を示す積分値信号を記憶する。なお、図
示のように、各チャネルに対応した積分値記憶手段Ｍk
等を設けると回路構成が簡素なものとなるが、必ずしも
このようにチャネル数と同数のものを設ける必要はな
い。
積分処理の結果を示す積分値信号を記憶する。なお、図
示のように、各チャネルに対応した積分値記憶手段Ｍk
等を設けると回路構成が簡素なものとなるが、必ずしも
このようにチャネル数と同数のものを設ける必要はな
い。
【００１０】そして、スイッチ手段は、各チャネルに対
応した積分処理が中断される毎に、中断時点における当
該チャネルに対応した積分処理の結果を示す積分値信号
を積分値記憶手段に記憶させ、積分手段の積分処理の結
果を初期化する。また、各チャネルに対応した積分処理
が実行される毎に、当該チャネルに対応した積分値信号
を積分値記憶手段から積分手段に供給すると共に当該積
分処理が処理対象とするアナログ信号を積分手段に供給
する。
応した積分処理が中断される毎に、中断時点における当
該チャネルに対応した積分処理の結果を示す積分値信号
を積分値記憶手段に記憶させ、積分手段の積分処理の結
果を初期化する。また、各チャネルに対応した積分処理
が実行される毎に、当該チャネルに対応した積分値信号
を積分値記憶手段から積分手段に供給すると共に当該積
分処理が処理対象とするアナログ信号を積分手段に供給
する。
【００１１】ここで、同一の積分手段によって複数チャ
ネルに対応した積分処理を順次実行した場合、あるチャ
ネルに対応した積分処理が他の積分処理によって中断さ
れることとなる。しかしながら、本発明においては、積
分処理の中断時の積分値信号がスイッチ手段を介して積
分値記憶手段に記憶された後、積分手段の積分処理の結
果の初期化がなされ、当該積分処理が再開される際には
この積分値信号が積分手段に与えられるため、常に、中
断された積分処理は中断前の状態から再開される。この
ような制御により、積分手段を共用して、フィルタ処理
を構成する積分処理が各チャネルについて実行されるの
である。
ネルに対応した積分処理を順次実行した場合、あるチャ
ネルに対応した積分処理が他の積分処理によって中断さ
れることとなる。しかしながら、本発明においては、積
分処理の中断時の積分値信号がスイッチ手段を介して積
分値記憶手段に記憶された後、積分手段の積分処理の結
果の初期化がなされ、当該積分処理が再開される際には
この積分値信号が積分手段に与えられるため、常に、中
断された積分処理は中断前の状態から再開される。この
ような制御により、積分手段を共用して、フィルタ処理
を構成する積分処理が各チャネルについて実行されるの
である。
【００１２】請求項２に係る発明は、請求項１に係るス
イッチドキャパシタフィルタにおいて、図２に例示する
ように、積分値記憶手段Ｍkが少なくとも２個の記憶部
（図ではキャパシタ）を有するものであり、スイッチ手
段ＳＷは、各チャネルに対応した積分処理が実行される
毎に、当該チャネルに対応した積分値信号を積分値記憶
手段Ｍkにおける一の記憶部ＭＭ1に記憶させる動作と他
の記憶部ＭＭ2に記憶された当該チャネルに対応した積
分値信号を積分手段Ｉkに供給する動作を同時に実行す
る（実線矢印）。これらの動作が終了すると、“当該チ
ャネルに対応した積分値信号”は記憶部ＭＭ1に格納さ
れた状態となる。従って、次に当該チャネルについての
積分処理が行われるときには、記憶部ＭＭ1から“当該
チャネルに対応した積分値信号”が読み出されて積分手
段に送られ、積分処理の結果を示す積分値信号が記憶部
ＭＭ2に記憶されるのである（破線矢印）。
イッチドキャパシタフィルタにおいて、図２に例示する
ように、積分値記憶手段Ｍkが少なくとも２個の記憶部
（図ではキャパシタ）を有するものであり、スイッチ手
段ＳＷは、各チャネルに対応した積分処理が実行される
毎に、当該チャネルに対応した積分値信号を積分値記憶
手段Ｍkにおける一の記憶部ＭＭ1に記憶させる動作と他
の記憶部ＭＭ2に記憶された当該チャネルに対応した積
分値信号を積分手段Ｉkに供給する動作を同時に実行す
る（実線矢印）。これらの動作が終了すると、“当該チ
ャネルに対応した積分値信号”は記憶部ＭＭ1に格納さ
れた状態となる。従って、次に当該チャネルについての
積分処理が行われるときには、記憶部ＭＭ1から“当該
チャネルに対応した積分値信号”が読み出されて積分手
段に送られ、積分処理の結果を示す積分値信号が記憶部
ＭＭ2に記憶されるのである（破線矢印）。
【００１３】本発明によれば、積分値の書込みと読み出
しが同時に行われるため、高速動作が可能であるという
利点がある。
しが同時に行われるため、高速動作が可能であるという
利点がある。
【００１４】請求項３に係る発明は、上記請求項１また
は２に係るスイッチドキャパシタフィルタにおいて、フ
ィルタ処理が複数種類の積分処理を有しており、図３に
例示する構成により、積分手段Ｉが各積分処理を時分割
制御により順次実行するものである。
は２に係るスイッチドキャパシタフィルタにおいて、フ
ィルタ処理が複数種類の積分処理を有しており、図３に
例示する構成により、積分手段Ｉが各積分処理を時分割
制御により順次実行するものである。
【００１５】高速動作に関する要求が厳しくない場合に
は、積分手段の数を減らすことができ、有効な構成であ
る。
は、積分手段の数を減らすことができ、有効な構成であ
る。
【００１６】
【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。
【００１７】Ａ．実施形態の構成 図４はこの発明の一実施形態の構成を示すブロック図で
ある。本実施形態は、例えば図１４に示したようなスイ
ッチドキャパシタフィルタに対し、２チャネルのアナロ
グ信号Ａｉｎ１およびＡｉｎ２を処理し得るように改良
を加えたものであり、図４に示す部分は、かかる改良の
なされたスイッチドキャパシタフィルタの積分器に対応
した部分を示すものである。ここで、処理対象たる各ア
ナログ信号は各々平衡信号であり、第１チャネルのアナ
ログ信号Ａｉｎ１は正相信号ＡｉｎＰ１および逆相信号
ＡｉｎＮ１からなり、第２チャネルのアナログ信号Ａｉ
ｎ２は正相信号ＡｉｎＰ２および逆相信号ＡｉｎＮ２か
らなる。
ある。本実施形態は、例えば図１４に示したようなスイ
ッチドキャパシタフィルタに対し、２チャネルのアナロ
グ信号Ａｉｎ１およびＡｉｎ２を処理し得るように改良
を加えたものであり、図４に示す部分は、かかる改良の
なされたスイッチドキャパシタフィルタの積分器に対応
した部分を示すものである。ここで、処理対象たる各ア
ナログ信号は各々平衡信号であり、第１チャネルのアナ
ログ信号Ａｉｎ１は正相信号ＡｉｎＰ１および逆相信号
ＡｉｎＮ１からなり、第２チャネルのアナログ信号Ａｉ
ｎ２は正相信号ＡｉｎＰ２および逆相信号ＡｉｎＮ２か
らなる。
【００１８】クロック回路６０は、このフィルタ内の各
部の動作タイミングを制御する手段であり、かかるタイ
ミング制御に必要なクロックａ，ｂ，ｃ，ｄ，ａｃ，ｂ
ｄ，ｂ１，ｄ１，ｂ２，ｄ２，ｂｂおよびｄｄを出力す
る。これらのクロックの波形を図５のタイミングチャー
トに示す。
部の動作タイミングを制御する手段であり、かかるタイ
ミング制御に必要なクロックａ，ｂ，ｃ，ｄ，ａｃ，ｂ
ｄ，ｂ１，ｄ１，ｂ２，ｄ２，ｂｂおよびｄｄを出力す
る。これらのクロックの波形を図５のタイミングチャー
トに示す。
【００１９】入力スイッチドキャパシタ部１１〜１４
は、各々入力アナログ信号のレベルに応じた電流を出力
する手段である。上述した入力アナログ信号のうち第１
チャネルの正相信号Ａｉｎ１Ｐは入力スイッチドキャパ
シタ部１１へ、第２チャネルの正相信号Ａｉｎ２Ｐは入
力スイッチドキャパシタ部１２へ、第１チャネルの逆相
信号Ａｉｎ１Ｎは入力スイッチドキャパシタ部１３へ、
第２チャネルの逆相信号Ａｉｎ２Ｎは入力スイッチドキ
ャパシタ部１４へ各々供給される。また、入力スイッチ
ドキャパシタ部１１および１２から出力される電流は信
号線ＬＰ（以下、正相入力線ＬＰという。）に供給さ
れ、一方、入力スイッチドキャパシタ部１３および１４
から出力される電流は信号線ＬＮ（以下、逆相入力線Ｌ
Ｎという。）に供給される。
は、各々入力アナログ信号のレベルに応じた電流を出力
する手段である。上述した入力アナログ信号のうち第１
チャネルの正相信号Ａｉｎ１Ｐは入力スイッチドキャパ
シタ部１１へ、第２チャネルの正相信号Ａｉｎ２Ｐは入
力スイッチドキャパシタ部１２へ、第１チャネルの逆相
信号Ａｉｎ１Ｎは入力スイッチドキャパシタ部１３へ、
第２チャネルの逆相信号Ａｉｎ２Ｎは入力スイッチドキ
ャパシタ部１４へ各々供給される。また、入力スイッチ
ドキャパシタ部１１および１２から出力される電流は信
号線ＬＰ（以下、正相入力線ＬＰという。）に供給さ
れ、一方、入力スイッチドキャパシタ部１３および１４
から出力される電流は信号線ＬＮ（以下、逆相入力線Ｌ
Ｎという。）に供給される。
【００２０】各入力スイッチドキャパシタ部の構成につ
いて説明すると、まず、入力スイッチドキャパシタ部１
１は、１個のキャパシタＣ４と４個のアナログスイッチ
Ｓ１１１〜Ｓ１１４により構成されている。ここで、ア
ナログスイッチＳ１１１およびＳ１１３は、クロックａ
により導通状態とされる。これらのアナログスイッチが
導通状態となることにより、アナログスイッチＳ１１１
→キャパシタＣ４→アナログスイッチＳ１１３→基準電
源Ｖｒｅｆという信号経路が形成され、この信号経路を
介すことにより入力アナログ信号Ａｉｎ１Ｐのレベルに
応じた電荷がキャパシタＣ４に保持される（サンプリン
グ動作）。また、アナログスイッチＳ１１２およびＳ１
１４は、クロックｂにより導通状態とされる。これらの
アナログスイッチが導通状態とされることにより、基準
電源Ｖｒｅｆ→アナログスイッチＳ１１２→キャパシタ
Ｃ４→アナログスイッチＳ１１４→正相入力線ＬＰとい
う信号経路が形成され、この信号経路を介すことによ
り、キャパシタＣ４に保持された電荷が極性が反転され
て正相入力線ＬＰに供給される（出力動作）。
いて説明すると、まず、入力スイッチドキャパシタ部１
１は、１個のキャパシタＣ４と４個のアナログスイッチ
Ｓ１１１〜Ｓ１１４により構成されている。ここで、ア
ナログスイッチＳ１１１およびＳ１１３は、クロックａ
により導通状態とされる。これらのアナログスイッチが
導通状態となることにより、アナログスイッチＳ１１１
→キャパシタＣ４→アナログスイッチＳ１１３→基準電
源Ｖｒｅｆという信号経路が形成され、この信号経路を
介すことにより入力アナログ信号Ａｉｎ１Ｐのレベルに
応じた電荷がキャパシタＣ４に保持される（サンプリン
グ動作）。また、アナログスイッチＳ１１２およびＳ１
１４は、クロックｂにより導通状態とされる。これらの
アナログスイッチが導通状態とされることにより、基準
電源Ｖｒｅｆ→アナログスイッチＳ１１２→キャパシタ
Ｃ４→アナログスイッチＳ１１４→正相入力線ＬＰとい
う信号経路が形成され、この信号経路を介すことによ
り、キャパシタＣ４に保持された電荷が極性が反転され
て正相入力線ＬＰに供給される（出力動作）。
【００２１】他の入力スイッチドキャパシタ部１２〜１
３も同様であり、各々に対する入力アナログ信号を保持
するための１個のキャパシタと、入力アナログ信号をキ
ャパシタに印加させる信号経路およびキャパシタに保持
された電荷を出力させる信号経路を形成するための４個
のアナログスイッチにより構成されている。各キャパシ
タの名称および各アナログスイッチを導通状態とするク
ロックの名称は図に示した通りである。
３も同様であり、各々に対する入力アナログ信号を保持
するための１個のキャパシタと、入力アナログ信号をキ
ャパシタに印加させる信号経路およびキャパシタに保持
された電荷を出力させる信号経路を形成するための４個
のアナログスイッチにより構成されている。各キャパシ
タの名称および各アナログスイッチを導通状態とするク
ロックの名称は図に示した通りである。
【００２２】本実施形態において各入力スイッチドキャ
パシタ部は、チャネル毎に異なったタイミングで動作が
制御されるものであり、第１チャネルに対応した入力ス
イッチドキャパシタ部１１および１３ではクロックａに
よってサンプリング動作が行われ、第２チャネルに対応
した入力スイッチドキャパシタ部１２および１４ではク
ロックｃによってサンプリング動作が行われる。なお、
サンプリング動作に関しては各チャネルとも同一タイミ
ングで行うようにしても構わない。また、出力動作は、
第１チャネルに対応した入力スイッチドキャパシタ部１
１および１３ではクロックｂによって行われ、第２チャ
ネルに対応した入力スイッチドキャパシタ部１２および
１４ではクロックｄによって行われる。
パシタ部は、チャネル毎に異なったタイミングで動作が
制御されるものであり、第１チャネルに対応した入力ス
イッチドキャパシタ部１１および１３ではクロックａに
よってサンプリング動作が行われ、第２チャネルに対応
した入力スイッチドキャパシタ部１２および１４ではク
ロックｃによってサンプリング動作が行われる。なお、
サンプリング動作に関しては各チャネルとも同一タイミ
ングで行うようにしても構わない。また、出力動作は、
第１チャネルに対応した入力スイッチドキャパシタ部１
１および１３ではクロックｂによって行われ、第２チャ
ネルに対応した入力スイッチドキャパシタ部１２および
１４ではクロックｄによって行われる。
【００２３】積分部４０は、差動増幅器４１と、キャパ
シタＣ７，Ｃ８，Ｃ１７およびＣ１８と、アナログスイ
ッチＳ４０１〜Ｓ４１０とにより構成されている。ここ
で、差動増幅器４１の反転入力端は正相入力線ＬＰに接
続されており、正転入力端は逆相入力線ＬＮに接続され
ている。また、差動増幅器４１の正転出力端および反転
出力端は各々信号線ＭＰおよびＭＮ（以下、正相出力線
ＭＰおよび逆相出力線ＭＮという。）に接続されてい
る。
シタＣ７，Ｃ８，Ｃ１７およびＣ１８と、アナログスイ
ッチＳ４０１〜Ｓ４１０とにより構成されている。ここ
で、差動増幅器４１の反転入力端は正相入力線ＬＰに接
続されており、正転入力端は逆相入力線ＬＮに接続され
ている。また、差動増幅器４１の正転出力端および反転
出力端は各々信号線ＭＰおよびＭＮ（以下、正相出力線
ＭＰおよび逆相出力線ＭＮという。）に接続されてい
る。
【００２４】積分用キャパシタＣ８およびＣ７は、差動
増幅器４１の反転入力端と正転出力端との間および正転
入力端と反転出力端との間に各々介挿されている。ま
た、本実施形態においてはクロックｂｄが出力されてい
る期間に積分動作が行われるが、この積分動作の期間、
キャパシタＣ１８はアナログスイッチＳ４０２およびＳ
４０５を介して積分用キャパシタＣ８に並列接続され、
キャパシタＣ１７はアナログスイッチＳ４０７およびＳ
４１０を介して積分用キャパシタＣ７に並列接続され
る。
増幅器４１の反転入力端と正転出力端との間および正転
入力端と反転出力端との間に各々介挿されている。ま
た、本実施形態においてはクロックｂｄが出力されてい
る期間に積分動作が行われるが、この積分動作の期間、
キャパシタＣ１８はアナログスイッチＳ４０２およびＳ
４０５を介して積分用キャパシタＣ８に並列接続され、
キャパシタＣ１７はアナログスイッチＳ４０７およびＳ
４１０を介して積分用キャパシタＣ７に並列接続され
る。
【００２５】以上の構成により、差動増幅器４１の正転
入力端および反転入力端の電位を基準電源Ｖｒｅｆのレ
ベルに維持した状態で両入力端に入力される信号の積分
が行われ、正相入力線ＬＰを介して供給される全電荷が
積分用キャパシタＣ８に蓄積され、逆相入力線ＬＮを介
して供給される全電荷が積分用キャパシタＣ７に蓄積さ
れる。この結果、積分値に相当する電圧が差動増幅器４
１の正転出力端および反転出力端間に出力される。この
積分値に相当する出力電圧は、正相出力線ＭＰおよび逆
相出力線ＭＮにより、正相成分に相当するものと逆相成
分に相当するものに分離されて各部に供給される。
入力端および反転入力端の電位を基準電源Ｖｒｅｆのレ
ベルに維持した状態で両入力端に入力される信号の積分
が行われ、正相入力線ＬＰを介して供給される全電荷が
積分用キャパシタＣ８に蓄積され、逆相入力線ＬＮを介
して供給される全電荷が積分用キャパシタＣ７に蓄積さ
れる。この結果、積分値に相当する電圧が差動増幅器４
１の正転出力端および反転出力端間に出力される。この
積分値に相当する出力電圧は、正相出力線ＭＰおよび逆
相出力線ＭＮにより、正相成分に相当するものと逆相成
分に相当するものに分離されて各部に供給される。
【００２６】また、アナログスイッチＳ４０１，Ｓ４０
３，Ｓ４０４，Ｓ４０６，Ｓ４０８およびＳ４０９は、
クロックａｃによって導通状態とされるものであり、キ
ャパシタＣ７，Ｃ８，Ｃ１７およびＣ１８の両端を短絡
し、積分値を０とする初期化アナログスイッチとして使
用される。
３，Ｓ４０４，Ｓ４０６，Ｓ４０８およびＳ４０９は、
クロックａｃによって導通状態とされるものであり、キ
ャパシタＣ７，Ｃ８，Ｃ１７およびＣ１８の両端を短絡
し、積分値を０とする初期化アナログスイッチとして使
用される。
【００２７】この積分部４０は、時分割制御の下、第１
チャネルおよび第２チャネルに対応した各積分処理を順
次繰り返し実行するものである。このような積分処理の
時分割制御を可能にするため、本実施形態においては、
以下の手段を講じている。
チャネルおよび第２チャネルに対応した各積分処理を順
次繰り返し実行するものである。このような積分処理の
時分割制御を可能にするため、本実施形態においては、
以下の手段を講じている。
【００２８】ａ．実行中の積分処理を中断する場合に
は、積分部４０の積分値を０に初期化し、その次の積分
処理に積分部４０を明渡す。上述した初期化アナログス
イッチＳは、この役割を果す手段である。
は、積分部４０の積分値を０に初期化し、その次の積分
処理に積分部４０を明渡す。上述した初期化アナログス
イッチＳは、この役割を果す手段である。
【００２９】ｂ．上記積分処理の中断の際、その中断時
点までに得られた積分値を記憶しておく。そして、当該
積分処理を再開する際には、その積分値を積分部４０に
与え、中断時点の状態から積分処理を再開する。これを
可能にするための手段が、図４における第１積分値記憶
部２１〜２４および第２積分値記憶部３１〜３４であ
る。
点までに得られた積分値を記憶しておく。そして、当該
積分処理を再開する際には、その積分値を積分部４０に
与え、中断時点の状態から積分処理を再開する。これを
可能にするための手段が、図４における第１積分値記憶
部２１〜２４および第２積分値記憶部３１〜３４であ
る。
【００３０】これらの積分値記憶部は、積分部４０が行
う各積分処理毎に積分値を表す信号を記憶する手段であ
る。本実施形態は、第１チャネルおよび第２チャネルに
対応した各積分処理を行うことにより各チャネルに対応
したフィルタ処理を行うものであり、第１チャネルに対
応した積分処理の積分値を表す正相の信号は第１積分値
記憶部２１および第２積分値記憶部３１に、同積分値を
表す逆相の信号は第１積分値記憶部２３および第２積分
値記憶部３３に、第２チャネルに対応した積分処理の積
分値を表す正相の信号は第１積分値記憶部２２および第
２積分値記憶部３２に、同積分値を表す逆相の信号は第
１積分値記憶部２４および第２積分値記憶部３４に各々
記憶される。
う各積分処理毎に積分値を表す信号を記憶する手段であ
る。本実施形態は、第１チャネルおよび第２チャネルに
対応した各積分処理を行うことにより各チャネルに対応
したフィルタ処理を行うものであり、第１チャネルに対
応した積分処理の積分値を表す正相の信号は第１積分値
記憶部２１および第２積分値記憶部３１に、同積分値を
表す逆相の信号は第１積分値記憶部２３および第２積分
値記憶部３３に、第２チャネルに対応した積分処理の積
分値を表す正相の信号は第１積分値記憶部２２および第
２積分値記憶部３２に、同積分値を表す逆相の信号は第
１積分値記憶部２４および第２積分値記憶部３４に各々
記憶される。
【００３１】各積分値記憶部の構成について説明する
と、まず、第１積分値記憶部２１は、上述した入力スイ
ッチドキャパシタ部と同様、１個のキャパシタＣ６と４
個のアナログスイッチＳ２１１〜Ｓ２１４によって構成
されている。ここで、アナログスイッチＳ２１１および
Ｓ２１３は、クロックｂ１が与えられることにより導通
状態とされる。これらのアナログスイッチが導通状態と
なることにより、正相出力線ＭＰ→アナログスイッチＳ
２１１→キャパシタＣ６→アナログスイッチＳ２１３→
基準電源Ｖｒｅｆという信号経路が形成される。そし
て、この信号経路を介すことにより、積分値を表す信号
の正相成分に相当する電荷がキャパシタＣ６に保持され
ることとなる。また、アナログスイッチＳ２１２および
Ｓ２１４は、クロックｂ２により導通状態とされる。こ
れらのアナログスイッチが導通状態とされることによ
り、基準電源Ｖｒｅｆ→アナログスイッチＳ２１２→キ
ャパシタＣ６→アナログスイッチＳ２１４→正相入力線
ＬＰという信号経路が形成される。この信号経路を介す
ことにより、キャパシタＣ６に保持された電荷が極性の
反転された状態で正相入力線ＬＰに供給される。このよ
うに、クロックｂ１が出力されることによって積分値の
サンプリングが行われ、クロックｂ２が出力されること
により当該積分値と等価な電荷が極性の反転した状態で
正相入力線ＬＰに供給されるのである。
と、まず、第１積分値記憶部２１は、上述した入力スイ
ッチドキャパシタ部と同様、１個のキャパシタＣ６と４
個のアナログスイッチＳ２１１〜Ｓ２１４によって構成
されている。ここで、アナログスイッチＳ２１１および
Ｓ２１３は、クロックｂ１が与えられることにより導通
状態とされる。これらのアナログスイッチが導通状態と
なることにより、正相出力線ＭＰ→アナログスイッチＳ
２１１→キャパシタＣ６→アナログスイッチＳ２１３→
基準電源Ｖｒｅｆという信号経路が形成される。そし
て、この信号経路を介すことにより、積分値を表す信号
の正相成分に相当する電荷がキャパシタＣ６に保持され
ることとなる。また、アナログスイッチＳ２１２および
Ｓ２１４は、クロックｂ２により導通状態とされる。こ
れらのアナログスイッチが導通状態とされることによ
り、基準電源Ｖｒｅｆ→アナログスイッチＳ２１２→キ
ャパシタＣ６→アナログスイッチＳ２１４→正相入力線
ＬＰという信号経路が形成される。この信号経路を介す
ことにより、キャパシタＣ６に保持された電荷が極性の
反転された状態で正相入力線ＬＰに供給される。このよ
うに、クロックｂ１が出力されることによって積分値の
サンプリングが行われ、クロックｂ２が出力されること
により当該積分値と等価な電荷が極性の反転した状態で
正相入力線ＬＰに供給されるのである。
【００３２】第２積分値記憶部３１も、上記第１積分値
記憶部２１と全く同様な構成であり、１個のキャパシタ
Ｃ５と４個のアナログスイッチを有している。しかしな
がら、この第２積分値記憶部３１におけるクロックｂ１
およびｂ２の果す役割は、第１積分値記憶部２１の場合
と逆になっている。このため、クロックｂ１が出力され
ることにより、正相出力線ＭＰ上の電圧が第１積分値記
憶部２１のキャパシタＣ６に印加されると同時に第２積
分値記憶部３１のキャパシタＣ５に保持された電荷が正
相入力線ＬＰへ供給される。また、クロックｂ２が出力
されることにより、正相出力線ＭＰ上の電圧が第２積分
値記憶部３１のキャパシタＣ５に印加されると同時に第
１積分値記憶部２１のキャパシタＣ６に保持された電荷
が正相入力線ＬＰへ供給されることとなる。
記憶部２１と全く同様な構成であり、１個のキャパシタ
Ｃ５と４個のアナログスイッチを有している。しかしな
がら、この第２積分値記憶部３１におけるクロックｂ１
およびｂ２の果す役割は、第１積分値記憶部２１の場合
と逆になっている。このため、クロックｂ１が出力され
ることにより、正相出力線ＭＰ上の電圧が第１積分値記
憶部２１のキャパシタＣ６に印加されると同時に第２積
分値記憶部３１のキャパシタＣ５に保持された電荷が正
相入力線ＬＰへ供給される。また、クロックｂ２が出力
されることにより、正相出力線ＭＰ上の電圧が第２積分
値記憶部３１のキャパシタＣ５に印加されると同時に第
１積分値記憶部２１のキャパシタＣ６に保持された電荷
が正相入力線ＬＰへ供給されることとなる。
【００３３】他の積分値記憶部も、これらの第１積分値
記憶部２１および第２積分値記憶部３１と全く同様であ
り、１個のキャパシタと４個のアナログスイッチとによ
り構成されている。各キャパシタの名称および各アナロ
グスイッチの導通制御を行うクロックの名称は図示の通
りである。
記憶部２１および第２積分値記憶部３１と全く同様であ
り、１個のキャパシタと４個のアナログスイッチとによ
り構成されている。各キャパシタの名称および各アナロ
グスイッチの導通制御を行うクロックの名称は図示の通
りである。
【００３４】出力部５０は、積分部４０から順次得られ
る各チャネルに対応した出力信号を非平衡の信号に変換
し各々分離して出力する手段である。ここで、抵抗Ｒ１
〜Ｒ４と差動増幅器５１は、積分部４０の出力信号を抵
抗Ｒ１〜Ｒ４により決定される増幅度で増幅する手段を
構成している。また、アナログスイッチＳ５０１とキャ
パシタＣ９は、差動増幅器５１の出力信号のうち第１チ
ャネルに対応した信号を取り込んで保持するサンプルホ
ールド回路を構成しており、アナログスイッチＳ５０２
とキャパシタＣ１０は、第２チャネルに対応した信号を
取り込んで保持するサンプルホールド回路を構成してい
る。ここで、第１チャネルに対応したサンプルホールド
回路のサンプリング動作はクロックｂｂによって行わ
れ、第２チャネルに対応したサンプルホールド回路のサ
ンプリング動作はクロックｄｄによって行われるように
なっている。そして、第１チャネルに対応したサンプル
ホールド回路の出力信号はバッファ５２を介し信号ＯＵ
Ｔ１として出力され、第２チャネルに対応したサンプル
ホールド回路の出力信号はバッファ５３を介し信号ＯＵ
Ｔ２として出力される。
る各チャネルに対応した出力信号を非平衡の信号に変換
し各々分離して出力する手段である。ここで、抵抗Ｒ１
〜Ｒ４と差動増幅器５１は、積分部４０の出力信号を抵
抗Ｒ１〜Ｒ４により決定される増幅度で増幅する手段を
構成している。また、アナログスイッチＳ５０１とキャ
パシタＣ９は、差動増幅器５１の出力信号のうち第１チ
ャネルに対応した信号を取り込んで保持するサンプルホ
ールド回路を構成しており、アナログスイッチＳ５０２
とキャパシタＣ１０は、第２チャネルに対応した信号を
取り込んで保持するサンプルホールド回路を構成してい
る。ここで、第１チャネルに対応したサンプルホールド
回路のサンプリング動作はクロックｂｂによって行わ
れ、第２チャネルに対応したサンプルホールド回路のサ
ンプリング動作はクロックｄｄによって行われるように
なっている。そして、第１チャネルに対応したサンプル
ホールド回路の出力信号はバッファ５２を介し信号ＯＵ
Ｔ１として出力され、第２チャネルに対応したサンプル
ホールド回路の出力信号はバッファ５３を介し信号ＯＵ
Ｔ２として出力される。
【００３５】Ｂ．実施形態の動作 以下、図５のタイミングチャートに沿って本実施形態の
動作を説明する。本実施形態においては、一定のサンプ
リング周期ＴＳ毎に入力アナログ信号をサンプリング
し、２チャネル分のフィルタ処理を行う。このフィルタ
処理のための一連の処理は、各サンプリング周期を４分
割した各タイムスロット単位で逐次進められる。各タイ
ムスロットにおいて行われる処理の内容に着目した場
合、連続した８個のタイムスロット、すなわち、サンプ
リング周期に換算して２周期分の時間２ＴＳを一単位と
して同一の処理が繰り返される。そこで、以下では、連
続した２個のサンプリング周期ＴＳiおよびＴＳi+1から
なる期間を想定し、この期間を８分割したものをタイム
スロットＳＬ１〜ＳＬ８とし、各タイムスロットでの動
作の説明を行う。
動作を説明する。本実施形態においては、一定のサンプ
リング周期ＴＳ毎に入力アナログ信号をサンプリング
し、２チャネル分のフィルタ処理を行う。このフィルタ
処理のための一連の処理は、各サンプリング周期を４分
割した各タイムスロット単位で逐次進められる。各タイ
ムスロットにおいて行われる処理の内容に着目した場
合、連続した８個のタイムスロット、すなわち、サンプ
リング周期に換算して２周期分の時間２ＴＳを一単位と
して同一の処理が繰り返される。そこで、以下では、連
続した２個のサンプリング周期ＴＳiおよびＴＳi+1から
なる期間を想定し、この期間を８分割したものをタイム
スロットＳＬ１〜ＳＬ８とし、各タイムスロットでの動
作の説明を行う。
【００３６】（１）タイムスロットＳＬ１ サンプリング周期ＴＳiのタイムスロットＳＬ１におい
ては、クロックａおよびａｃのみが出力され、他のクロ
ックは出力されない。このため、クロックの出力によっ
て各アナログスイッチの状態は図６に示すものとなり、
各部では次の動作が行われる。
ては、クロックａおよびａｃのみが出力され、他のクロ
ックは出力されない。このため、クロックの出力によっ
て各アナログスイッチの状態は図６に示すものとなり、
各部では次の動作が行われる。
【００３７】入力スイッチドキャパシタ部１１および
１３においては、第１チャネルの入力アナログ信号Ａｉ
ｎ１ＰおよびＡｉｎ１Ｎのサンプリングが行われ、各ア
ナログ信号のレベルに応じた電荷がキャパシタＣ４およ
びＣ１に各々保持される。
１３においては、第１チャネルの入力アナログ信号Ａｉ
ｎ１ＰおよびＡｉｎ１Ｎのサンプリングが行われ、各ア
ナログ信号のレベルに応じた電荷がキャパシタＣ４およ
びＣ１に各々保持される。
【００３８】積分部４０においてはキャパシタＣ７，
Ｃ１７，Ｃ８およびＣ１８の各々の両端が初期化用アナ
ログスイッチによって短絡され、積分部４０の積分値は
０に初期化される。
Ｃ１７，Ｃ８およびＣ１８の各々の両端が初期化用アナ
ログスイッチによって短絡され、積分部４０の積分値は
０に初期化される。
【００３９】（２）タイムスロットＳＬ２ このタイムスロットＳＬ２においては、クロックｂ、ｂ
ｄ、ｂ１およびｂｂのみが出力され、他のクロックは出
力されない。このため、クロックの出力によって各アナ
ログスイッチの状態は図７に示すものとなり、各部では
次の動作が行われる。
ｄ、ｂ１およびｂｂのみが出力され、他のクロックは出
力されない。このため、クロックの出力によって各アナ
ログスイッチの状態は図７に示すものとなり、各部では
次の動作が行われる。
【００４０】入力スイッチドキャパシタ部１１および
１３においては、キャパシタＣ４およびＣ１に保持され
た電荷が各々極性が反転されて正相入力線ＬＰおよび逆
相入力線ＬＮに各々供給される。
１３においては、キャパシタＣ４およびＣ１に保持され
た電荷が各々極性が反転されて正相入力線ＬＰおよび逆
相入力線ＬＮに各々供給される。
【００４１】第２積分値記憶部３１および３３におい
ては、キャパシタＣ５およびＣ２に保持された電荷が正
相入力線ＬＰおよび逆相入力線ＬＮに供給される。これ
らの各キャパシタの保持電荷は、サンプリング周期ＴＳ
i-1において積分部４０から与えられたものであり、第
１チャネルに対応した積分処理の積分値に相当するもの
である。
ては、キャパシタＣ５およびＣ２に保持された電荷が正
相入力線ＬＰおよび逆相入力線ＬＮに供給される。これ
らの各キャパシタの保持電荷は、サンプリング周期ＴＳ
i-1において積分部４０から与えられたものであり、第
１チャネルに対応した積分処理の積分値に相当するもの
である。
【００４２】積分部４０においては、初期化用アナロ
グスイッチが開放状態とされると共に積分用キャパシタ
Ｃ８、Ｃ１８、Ｃ７およびＣ１８の全てが差動増幅器４
１に接続されるため、正相入力線ＬＰおよび逆相入力線
ＬＮを介して供給される上記およびの各信号の積分
が行われる。この結果、サンプリング周期ＴＳi-1にお
ける第１チャネルに対応した積分処理の積分値とタイム
スロットＳＬ１において取り込んだ第１チャネルの入力
アナログ信号とを加算したものが今回のサンプリング周
期ＴＳiにおける第１チャネルの積分値として得られ、
この積分値に相当する電圧が差動増幅器４１から正相出
力線ＭＰおよび逆相出力線ＭＮに出力される。
グスイッチが開放状態とされると共に積分用キャパシタ
Ｃ８、Ｃ１８、Ｃ７およびＣ１８の全てが差動増幅器４
１に接続されるため、正相入力線ＬＰおよび逆相入力線
ＬＮを介して供給される上記およびの各信号の積分
が行われる。この結果、サンプリング周期ＴＳi-1にお
ける第１チャネルに対応した積分処理の積分値とタイム
スロットＳＬ１において取り込んだ第１チャネルの入力
アナログ信号とを加算したものが今回のサンプリング周
期ＴＳiにおける第１チャネルの積分値として得られ、
この積分値に相当する電圧が差動増幅器４１から正相出
力線ＭＰおよび逆相出力線ＭＮに出力される。
【００４３】第１積分値記憶部２１および２３におい
ては、以上のようにして得られた第１チャネルに対応し
た積分処理の積分値に相当する電圧を保持する動作が行
われる。すなわち、正相出力線ＭＰからキャパシタＣ６
を介して基準電源Ｖｒｅｆに至る信号経路が形成される
ため、この信号経路を介すことにより積分値の正相成分
に相当する電荷がキャパシタＣ６に保持される。また、
逆相出力線ＭＮからキャパシタＣ３を介して基準電源Ｖ
ｒｅｆに至る信号経路が形成されるため、この信号経路
を介すことにより積分値の逆相成分に相当する電荷がキ
ャパシタＣ３に保持されることとなる。
ては、以上のようにして得られた第１チャネルに対応し
た積分処理の積分値に相当する電圧を保持する動作が行
われる。すなわち、正相出力線ＭＰからキャパシタＣ６
を介して基準電源Ｖｒｅｆに至る信号経路が形成される
ため、この信号経路を介すことにより積分値の正相成分
に相当する電荷がキャパシタＣ６に保持される。また、
逆相出力線ＭＮからキャパシタＣ３を介して基準電源Ｖ
ｒｅｆに至る信号経路が形成されるため、この信号経路
を介すことにより積分値の逆相成分に相当する電荷がキ
ャパシタＣ３に保持されることとなる。
【００４４】出力部５０においては、正相出力線ＭＰ
および逆相出力線ＭＮ間に出力された第１チャネルの積
分値を表す平衡信号が非平衡信号に変換される。この非
平衡信号は、クロックｂｂが出力されることにより、キ
ャパシタＣ９に与えられ、かつ、信号ＯＵＴ１として出
力される。また、この非平衡信号は、クロックｂｂが立
ち下がることによりキャパシタＣ９に保持される。
および逆相出力線ＭＮ間に出力された第１チャネルの積
分値を表す平衡信号が非平衡信号に変換される。この非
平衡信号は、クロックｂｂが出力されることにより、キ
ャパシタＣ９に与えられ、かつ、信号ＯＵＴ１として出
力される。また、この非平衡信号は、クロックｂｂが立
ち下がることによりキャパシタＣ９に保持される。
【００４５】（３）タイムスロットＳＬ３ このタイムスロットＳＬ３においては、クロックｃおよ
びａｃのみが出力され、他のクロックは出力されない。
このため、クロックの出力によって各アナログスイッチ
の状態は図８に示すものとなり、各部では次の動作が行
われる。
びａｃのみが出力され、他のクロックは出力されない。
このため、クロックの出力によって各アナログスイッチ
の状態は図８に示すものとなり、各部では次の動作が行
われる。
【００４６】入力スイッチドキャパシタ部１２および
１４においては、第２チャネルの入力アナログ信号Ａｉ
ｎ２ＰおよびＡｉｎ２Ｎのサンプリングが行われ、各ア
ナログ信号のレベルに応じた電荷がキャパシタＣ１４お
よびＣ１１に各々保持される。
１４においては、第２チャネルの入力アナログ信号Ａｉ
ｎ２ＰおよびＡｉｎ２Ｎのサンプリングが行われ、各ア
ナログ信号のレベルに応じた電荷がキャパシタＣ１４お
よびＣ１１に各々保持される。
【００４７】積分部４０においてはキャパシタＣ７，
Ｃ１７，Ｃ８およびＣ１８の各々の両端が初期化用アナ
ログスイッチによって短絡され、積分部４０の積分値は
０に初期化される。
Ｃ１７，Ｃ８およびＣ１８の各々の両端が初期化用アナ
ログスイッチによって短絡され、積分部４０の積分値は
０に初期化される。
【００４８】（４）タイムスロットＳＬ４ このタイムスロットＳＬ４においては、クロックｄ、ｂ
ｄ、ｄ１およびｄｄのみが出力され、他のクロックは出
力されない。このため、クロックの出力によって各アナ
ログスイッチの状態は図９に示すものとなり、各部では
次の動作が行われる。
ｄ、ｄ１およびｄｄのみが出力され、他のクロックは出
力されない。このため、クロックの出力によって各アナ
ログスイッチの状態は図９に示すものとなり、各部では
次の動作が行われる。
【００４９】入力スイッチドキャパシタ部１２および
１４においては、キャパシタＣ１４およびＣ１１に保持
された電荷が各々極性が反転されて正相入力線ＬＰおよ
び逆相入力線ＬＮに各々供給される。
１４においては、キャパシタＣ１４およびＣ１１に保持
された電荷が各々極性が反転されて正相入力線ＬＰおよ
び逆相入力線ＬＮに各々供給される。
【００５０】第２積分値記憶部３２および３４におい
ては、キャパシタＣ１５およびＣ１２に保持された電荷
が正相入力線ＬＰおよび逆相入力線ＬＮに供給される。
これらの各キャパシタの保持電荷は、サンプリング周期
ＴＳi-1において積分部４０から与えられたものであ
り、第２チャネルに対応した積分処理の積分値に相当す
るものである。
ては、キャパシタＣ１５およびＣ１２に保持された電荷
が正相入力線ＬＰおよび逆相入力線ＬＮに供給される。
これらの各キャパシタの保持電荷は、サンプリング周期
ＴＳi-1において積分部４０から与えられたものであ
り、第２チャネルに対応した積分処理の積分値に相当す
るものである。
【００５１】積分部４０においては、初期化用アナロ
グスイッチが開放状態とされると共に積分用キャパシタ
Ｃ８、Ｃ１８、Ｃ７およびＣ１８の全てが差動増幅器４
１に接続されるため、正相入力線ＬＰおよび逆相入力線
ＬＮを介して供給される上記およびの各信号の積分
が行われる。この結果、サンプリング周期ＴＳi-1にお
ける第２チャネルに対応した積分処理の積分値とタイム
スロットＳＬ３において取り込んだ第２チャネルの入力
アナログ信号とを加算したものが今回のサンプリング周
期ＴＳiにおける第２チャネルの積分値として得られ、
この積分値に相当する電圧が差動増幅器４１から正相出
力線ＭＰおよび逆相出力線ＭＮに出力される。
グスイッチが開放状態とされると共に積分用キャパシタ
Ｃ８、Ｃ１８、Ｃ７およびＣ１８の全てが差動増幅器４
１に接続されるため、正相入力線ＬＰおよび逆相入力線
ＬＮを介して供給される上記およびの各信号の積分
が行われる。この結果、サンプリング周期ＴＳi-1にお
ける第２チャネルに対応した積分処理の積分値とタイム
スロットＳＬ３において取り込んだ第２チャネルの入力
アナログ信号とを加算したものが今回のサンプリング周
期ＴＳiにおける第２チャネルの積分値として得られ、
この積分値に相当する電圧が差動増幅器４１から正相出
力線ＭＰおよび逆相出力線ＭＮに出力される。
【００５２】第１積分値記憶部２２および２４におい
ては、以上のようにして得られた第２チャネルに対応し
た積分処理の積分値に相当する電圧を保持する動作が行
われる。すなわち、正相出力線ＭＰからキャパシタＣ１
６を介して基準電源Ｖｒｅｆに至る信号経路が形成され
るため、この信号経路を介すことにより積分値の正相成
分に相当する電荷がキャパシタＣ１６に保持される。ま
た、逆相出力線ＭＮからキャパシタＣ１３を介して基準
電源Ｖｒｅｆに至る信号経路が形成されるため、この信
号経路を介すことにより積分値の逆相成分に相当する電
荷がキャパシタＣ１３に保持されることとなる。
ては、以上のようにして得られた第２チャネルに対応し
た積分処理の積分値に相当する電圧を保持する動作が行
われる。すなわち、正相出力線ＭＰからキャパシタＣ１
６を介して基準電源Ｖｒｅｆに至る信号経路が形成され
るため、この信号経路を介すことにより積分値の正相成
分に相当する電荷がキャパシタＣ１６に保持される。ま
た、逆相出力線ＭＮからキャパシタＣ１３を介して基準
電源Ｖｒｅｆに至る信号経路が形成されるため、この信
号経路を介すことにより積分値の逆相成分に相当する電
荷がキャパシタＣ１３に保持されることとなる。
【００５３】出力部５０においては、正相出力線ＭＰ
および逆相出力線ＭＮ間に出力された第２チャネルの積
分値を表す平衡信号が非平衡信号に変換される。この非
平衡信号は、クロックｄｄが出力されることにより、キ
ャパシタＣ１０に与えられ、かつ、信号ＯＵＴ２として
出力される。また、この非平衡信号は、クロックｄｄが
立ち下がることによりキャパシタＣ１０に保持される。
および逆相出力線ＭＮ間に出力された第２チャネルの積
分値を表す平衡信号が非平衡信号に変換される。この非
平衡信号は、クロックｄｄが出力されることにより、キ
ャパシタＣ１０に与えられ、かつ、信号ＯＵＴ２として
出力される。また、この非平衡信号は、クロックｄｄが
立ち下がることによりキャパシタＣ１０に保持される。
【００５４】（５）タイムスロットＳＬ５ サンプリング周期ＴＳi+1のタイムスロットＳＬ５にお
いては、上述したタイムスロットＳＬ１と同様、クロッ
クａおよびａｃのみが出力され、他のクロックは出力さ
れない。このため、クロックの出力によって各アナログ
スイッチの状態は図１０に示すものとなり、各部では次
の動作が行われる。
いては、上述したタイムスロットＳＬ１と同様、クロッ
クａおよびａｃのみが出力され、他のクロックは出力さ
れない。このため、クロックの出力によって各アナログ
スイッチの状態は図１０に示すものとなり、各部では次
の動作が行われる。
【００５５】入力スイッチドキャパシタ部１１および
１３においては、再び入力アナログ信号Ａｉｎ１Ｐおよ
びＡｉｎ１Ｎのサンプリングが行われ、各アナログ信号
のレベルに応じた電荷がキャパシタＣ４およびＣ１に各
々保持される。 積分部４０においては積分値が０とされる。
１３においては、再び入力アナログ信号Ａｉｎ１Ｐおよ
びＡｉｎ１Ｎのサンプリングが行われ、各アナログ信号
のレベルに応じた電荷がキャパシタＣ４およびＣ１に各
々保持される。 積分部４０においては積分値が０とされる。
【００５６】（６）タイムスロットＳＬ６ このタイムスロットＳＬ６においては、クロックｂ、ｂ
ｄ、ｂ２およびｂｂのみが出力され、他のクロックは出
力されない。このため、クロックの出力によって各アナ
ログスイッチの状態は図１１に示すものとなり、各部で
は次の動作が行われる。
ｄ、ｂ２およびｂｂのみが出力され、他のクロックは出
力されない。このため、クロックの出力によって各アナ
ログスイッチの状態は図１１に示すものとなり、各部で
は次の動作が行われる。
【００５７】入力スイッチドキャパシタ部１１および
１３においては、キャパシタＣ４およびＣ１に保持され
た電荷が各々極性が反転されて正相入力線ＬＰおよび逆
相入力線ＬＮに各々供給される。
１３においては、キャパシタＣ４およびＣ１に保持され
た電荷が各々極性が反転されて正相入力線ＬＰおよび逆
相入力線ＬＮに各々供給される。
【００５８】第１積分値記憶部２１および２３におい
ては、キャパシタＣ６およびＣ３に保持された電荷が正
相入力線ＬＰおよび逆相入力線ＬＮに供給される。これ
らの各キャパシタの保持電荷は、サンプリング周期ＴＳ
iにおいて積分部４０から与えられた第１チャネルに対
応した積分値である。
ては、キャパシタＣ６およびＣ３に保持された電荷が正
相入力線ＬＰおよび逆相入力線ＬＮに供給される。これ
らの各キャパシタの保持電荷は、サンプリング周期ＴＳ
iにおいて積分部４０から与えられた第１チャネルに対
応した積分値である。
【００５９】積分部４０においては、正相入力線ＬＰ
および逆相入力線ＬＮを介して供給される上記および
の各信号の積分が行われる。この結果、サンプリング
周期ＴＳiにおける第１チャネルに対応した積分処理の
積分値とタイムスロットＳＬ５において取り込んだ第１
チャネルの入力アナログ信号とを加算したものが今回の
サンプリング周期ＴＳi+1における第１チャネルの積分
値として得られ、この積分値に相当する電圧が差動増幅
器４１から正相出力線ＭＰおよび逆相出力線ＭＮに出力
される。
および逆相入力線ＬＮを介して供給される上記および
の各信号の積分が行われる。この結果、サンプリング
周期ＴＳiにおける第１チャネルに対応した積分処理の
積分値とタイムスロットＳＬ５において取り込んだ第１
チャネルの入力アナログ信号とを加算したものが今回の
サンプリング周期ＴＳi+1における第１チャネルの積分
値として得られ、この積分値に相当する電圧が差動増幅
器４１から正相出力線ＭＰおよび逆相出力線ＭＮに出力
される。
【００６０】第２積分値記憶部３１および３３におい
ては、以上のようにして得られた第１チャネルに対応し
た積分処理の積分値に相当する電圧をキャパシタＣ５お
よびＣ２に保持する動作が行われる。
ては、以上のようにして得られた第１チャネルに対応し
た積分処理の積分値に相当する電圧をキャパシタＣ５お
よびＣ２に保持する動作が行われる。
【００６１】出力部５０においては、正相出力線ＭＰ
および逆相出力線ＭＮ間に出力された第１チャネルの積
分値を表す平衡信号が非平衡信号に変換され、信号ＯＵ
Ｔ１として出力される。
および逆相出力線ＭＮ間に出力された第１チャネルの積
分値を表す平衡信号が非平衡信号に変換され、信号ＯＵ
Ｔ１として出力される。
【００６２】以上のようにタイムスロットＳＬ６におけ
る処理内容は、サンプリング周期ＴＳiのタイムスロッ
トＳＬ２での処理内容と実質的に同じであり、第１積分
値記憶部２１および２３と第２積分値記憶部３１および
３３の果す役割が入れ替わっている点のみが相違してい
る。
る処理内容は、サンプリング周期ＴＳiのタイムスロッ
トＳＬ２での処理内容と実質的に同じであり、第１積分
値記憶部２１および２３と第２積分値記憶部３１および
３３の果す役割が入れ替わっている点のみが相違してい
る。
【００６３】（７）タイムスロットＳＬ７ このタイムスロットＳＬ７においては、上述したタイム
スロットＳＬ３と同様、クロックｃおよびａｃのみが出
力され、他のクロックは出力されない。このため、クロ
ックの出力によって各アナログスイッチの状態は図１２
に示すものとなり、各部では次の動作が行われる。
スロットＳＬ３と同様、クロックｃおよびａｃのみが出
力され、他のクロックは出力されない。このため、クロ
ックの出力によって各アナログスイッチの状態は図１２
に示すものとなり、各部では次の動作が行われる。
【００６４】入力スイッチドキャパシタ部１２および
１４においては、再び入力アナログ信号Ａｉｎ２Ｐおよ
びＡｉｎ２Ｎのサンプリングが行われ、各アナログ信号
のレベルに応じた電荷がキャパシタＣ１４およびＣ１１
に各々保持される。 積分部４０においては積分値が０とされる。
１４においては、再び入力アナログ信号Ａｉｎ２Ｐおよ
びＡｉｎ２Ｎのサンプリングが行われ、各アナログ信号
のレベルに応じた電荷がキャパシタＣ１４およびＣ１１
に各々保持される。 積分部４０においては積分値が０とされる。
【００６５】（８）タイムスロットＳＬ８ このタイムスロットＳＬ８においては、クロックｄ、ｂ
ｄ、ｄ２およびｄｄのみが出力され、他のクロックは出
力されない。このため、各クロックの発生により、各ア
ナログスイッチの状態は図１３に示すものとなり、各部
では次の動作が行われる。
ｄ、ｄ２およびｄｄのみが出力され、他のクロックは出
力されない。このため、各クロックの発生により、各ア
ナログスイッチの状態は図１３に示すものとなり、各部
では次の動作が行われる。
【００６６】入力スイッチドキャパシタ部１２および
１４においては、キャパシタＣ１４およびＣ１１に保持
された電荷が各々極性が反転されて正相入力線ＬＰおよ
び逆相入力線ＬＮに各々供給される。
１４においては、キャパシタＣ１４およびＣ１１に保持
された電荷が各々極性が反転されて正相入力線ＬＰおよ
び逆相入力線ＬＮに各々供給される。
【００６７】第１積分値記憶部２２および２４におい
ては、キャパシタＣ１６およびＣ１３に保持された電荷
が正相入力線ＬＰおよび逆相入力線ＬＮに供給される。
これらの各キャパシタの保持電荷は、サンプリング周期
ＴＳiにおいて積分部４０から与えられた第２チャネル
の積分値である。
ては、キャパシタＣ１６およびＣ１３に保持された電荷
が正相入力線ＬＰおよび逆相入力線ＬＮに供給される。
これらの各キャパシタの保持電荷は、サンプリング周期
ＴＳiにおいて積分部４０から与えられた第２チャネル
の積分値である。
【００６８】積分部４０においては、正相入力線ＬＰ
および逆相入力線ＬＮを介して供給される上記および
の各信号の積分が行われる。この結果、サンプリング
周期ＴＳiにおける第２チャネルに対応した積分処理の
積分値とタイムスロットＳＬ７において取り込んだ第２
チャネルの入力アナログ信号とを加算したものが今回の
サンプリング周期ＴＳi+1における第２チャネルの積分
値として得られ、この積分値に相当する電圧が差動増幅
器４１から正相出力線ＭＮおよび逆相出力線ＭＮに出力
される。
および逆相入力線ＬＮを介して供給される上記および
の各信号の積分が行われる。この結果、サンプリング
周期ＴＳiにおける第２チャネルに対応した積分処理の
積分値とタイムスロットＳＬ７において取り込んだ第２
チャネルの入力アナログ信号とを加算したものが今回の
サンプリング周期ＴＳi+1における第２チャネルの積分
値として得られ、この積分値に相当する電圧が差動増幅
器４１から正相出力線ＭＮおよび逆相出力線ＭＮに出力
される。
【００６９】第２積分値記憶部３２および３４におい
ては、以上のようにして得られた第２チャネルに対応し
た積分値に相当する電圧をキャパシタＣ１５およびＣ１
２に保持する動作が行われる。 出力部５０においては、正相出力線ＭＰおよび逆相出
力線ＭＮ間に出力された第２チャネルの積分値を表す平
衡信号が非平衡信号に変換され、信号ＯＵＴ２として出
力される。
ては、以上のようにして得られた第２チャネルに対応し
た積分値に相当する電圧をキャパシタＣ１５およびＣ１
２に保持する動作が行われる。 出力部５０においては、正相出力線ＭＰおよび逆相出
力線ＭＮ間に出力された第２チャネルの積分値を表す平
衡信号が非平衡信号に変換され、信号ＯＵＴ２として出
力される。
【００７０】このように、タイムスロットＳＬ８におけ
る処理内容は、実質的にタイムスロットＳＬ４での処理
内容と同じであり、第１積分値記憶部２２および２４と
第２積分値記憶部３２および３４の果す役割が入れ替わ
っているのみである。
る処理内容は、実質的にタイムスロットＳＬ４での処理
内容と同じであり、第１積分値記憶部２２および２４と
第２積分値記憶部３２および３４の果す役割が入れ替わ
っているのみである。
【００７１】以後、同様にタイムスロットＳＬ１〜ＳＬ
８に対応した各処理が繰り返し実行され、第１チャネル
および第２チャネルに対応した積分処理が進められ、こ
れらの積分処理の結果を使用して各チャネルに対応した
各フィルタ処理が進められる。
８に対応した各処理が繰り返し実行され、第１チャネル
および第２チャネルに対応した積分処理が進められ、こ
れらの積分処理の結果を使用して各チャネルに対応した
各フィルタ処理が進められる。
【００７２】Ｃ．他の実施形態 本発明の実施形態には、以上説明したものの他、種々の
ものが考えられる。例えば次の通りである。
ものが考えられる。例えば次の通りである。
【００７３】（１）上記実施形態ではアナログ信号を平
衡信号とし、差動増幅器によって構成された積分部によ
りアナログ信号の積分を行うようにしたが、不平衡なア
ナログ信号を差動型でない通常の積分器で積分するよう
にしてもよい。
衡信号とし、差動増幅器によって構成された積分部によ
りアナログ信号の積分を行うようにしたが、不平衡なア
ナログ信号を差動型でない通常の積分器で積分するよう
にしてもよい。
【００７４】（２）各積分処理毎に１個の積分値記憶部
のみを設け、この積分値記憶部の保持電荷を使用して積
分部による積分処理を終えた後、新たな積分値に相当す
る電荷を積分値記憶部に保持させるようにしてもよい。
積分処理を行うタイムスロットとは別に積分値に相当す
る電荷を保持するためのタイムスロットを設けなければ
ならないが、積分値記憶部の数を半減させることができ
るという利点がある。
のみを設け、この積分値記憶部の保持電荷を使用して積
分部による積分処理を終えた後、新たな積分値に相当す
る電荷を積分値記憶部に保持させるようにしてもよい。
積分処理を行うタイムスロットとは別に積分値に相当す
る電荷を保持するためのタイムスロットを設けなければ
ならないが、積分値記憶部の数を半減させることができ
るという利点がある。
【００７５】（３）上記実施形態よりも多くの種類の積
分処理を実行する場合には、それに見合った数の積分値
記憶部を設ければよい。
分処理を実行する場合には、それに見合った数の積分値
記憶部を設ければよい。
【００７６】
【発明の効果】以上説明したように、この発明によれ
ば、時分割制御の下、複数チャネルに対応したフィルタ
処理を行うための複数チャネル分の積分処理を１個の積
分手段によって順次実行することができるので、小規模
な回路構成で、複数チャネルのアナログ信号を処理可能
なスイッチドキャパシタフィルタを実現することができ
るという効果がある。
ば、時分割制御の下、複数チャネルに対応したフィルタ
処理を行うための複数チャネル分の積分処理を１個の積
分手段によって順次実行することができるので、小規模
な回路構成で、複数チャネルのアナログ信号を処理可能
なスイッチドキャパシタフィルタを実現することができ
るという効果がある。
【図１】 請求項１に係る発明の構成を示す図である。
【図２】 請求項２に係る発明の構成を示す図である。
【図３】 請求項３に係る発明の構成を示す図である。
【図４】 この発明の一実施形態であるＡ／Ｄ変換器の
構成を示すブロック図である。
構成を示すブロック図である。
【図５】 同実施形態の動作を示すタイミングチャート
である。
である。
【図６】 同実施形態の動作状態を示す図である。
【図７】 同実施形態の動作状態を示す図である。
【図８】 同実施形態の動作状態を示す図である。
【図９】 同実施形態の動作状態を示す図である。
【図１０】 同実施形態の動作状態を示す図である。
【図１１】 同実施形態の動作状態を示す図である。
【図１２】 同実施形態の動作状態を示す図である。
【図１３】 同実施形態の動作状態を示す図である。
【図１４】 従来のスイッチドキャパシタフィルタの構
成を示すブロック図である。
成を示すブロック図である。
Ｉk，Ｉk+1……積分手段、Ｍk，Ｍk+1……積分値記憶手
段、ＳＷ……スイッチ手段。
段、ＳＷ……スイッチ手段。
Claims (3)
- 【請求項１】 時分割制御により複数チャネルの入力ア
ナログ信号に対し、積分処理を含んだフィルタ処理を施
すスイッチドキャパシタフィルタであって、 時分割制御により各チャネルに対応した前記積分処理を
順次実行する積分手段と、 前記各チャネルに対応した積分処理の結果を示す積分値
信号を記憶する積分値記憶手段と、 前記各チャネルに対応した積分処理が中断される毎に、
中断時点における当該チャネルに対応した積分処理の結
果を示す積分値信号を前記積分値記憶手段に記憶させ、
前記積分手段の積分処理の結果を初期化し、前記各チャ
ネルに対応した積分処理が実行される毎に、当該チャネ
ルに対応した積分値信号を前記積分値記憶手段から前記
積分手段に供給すると共に当該積分処理が処理対象とす
るアナログ信号を前記積分手段に供給するスイッチ手段
とを具備することを特徴とするスイッチドキャパシタフ
ィルタ。 - 【請求項２】 前記積分値記憶手段が少なくとも２個の
記憶部を有し、前記スイッチ手段は、前記各チャネルに
対応した積分処理が実行される毎に、当該チャネルに対
応した積分値信号を前記積分値記憶手段における一の記
憶部に記憶させる動作と他の記憶部に記憶された当該チ
ャネルに対応した積分値信号を前記積分手段に供給する
動作を同時に実行することを特徴とする請求項１記載の
スイッチドキャパシタフィルタ。 - 【請求項３】 前記フィルタ処理が複数種類の積分処理
を有し、前記積分手段が各積分処理を時分割制御により
順次実行することを特徴とする請求項１または２に記載
のスイッチドキャパシタフィルタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23055795A JP3216490B2 (ja) | 1995-09-07 | 1995-09-07 | スイッチドキャパシタフィルタ |
| US08/706,536 US5973536A (en) | 1995-09-07 | 1996-09-05 | Switched capacitor filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23055795A JP3216490B2 (ja) | 1995-09-07 | 1995-09-07 | スイッチドキャパシタフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0983301A true JPH0983301A (ja) | 1997-03-28 |
| JP3216490B2 JP3216490B2 (ja) | 2001-10-09 |
Family
ID=16909628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23055795A Expired - Fee Related JP3216490B2 (ja) | 1995-09-07 | 1995-09-07 | スイッチドキャパシタフィルタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5973536A (ja) |
| JP (1) | JP3216490B2 (ja) |
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- 1995-09-07 JP JP23055795A patent/JP3216490B2/ja not_active Expired - Fee Related
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1996
- 1996-09-05 US US08/706,536 patent/US5973536A/en not_active Expired - Lifetime
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| WO2012008106A1 (ja) * | 2010-07-15 | 2012-01-19 | パナソニック株式会社 | ダイレクトサンプリング回路 |
| US8836378B2 (en) | 2010-07-15 | 2014-09-16 | Panasonic Corporation | Direct sampling circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5973536A (en) | 1999-10-26 |
| JP3216490B2 (ja) | 2001-10-09 |
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