JPH0964255A - 半導体装置 - Google Patents
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- JPH0964255A JPH0964255A JP7240623A JP24062395A JPH0964255A JP H0964255 A JPH0964255 A JP H0964255A JP 7240623 A JP7240623 A JP 7240623A JP 24062395 A JP24062395 A JP 24062395A JP H0964255 A JPH0964255 A JP H0964255A
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- semiconductor
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Abstract
(57)【要約】
【解決手段】 ＦＥＴ３やインダクタ４、キャパシタ５
等からなるＭＭＩＣ２を形成されたＧａＡｓ基板１の裏
面に、裏面電極１０、ｎ型半導体層１１及び外側電極１
２からなるペルチェ素子９をモノリシックに形成する。
ＦＥＴ３で発生した熱はペルチェ素子９の裏面電極１０
側で強制的に吸熱され、外側電極１２側で放熱された熱
は放熱板１３から外部へ自然放熱される。 【効果】 冷却素子は半導体基板にモノリシックに設け
ているので、半導体装置を小型化でき、冷却効率を向上
させることができ、さらにコストも安価にできる。
等からなるＭＭＩＣ２を形成されたＧａＡｓ基板１の裏
面に、裏面電極１０、ｎ型半導体層１１及び外側電極１
２からなるペルチェ素子９をモノリシックに形成する。
ＦＥＴ３で発生した熱はペルチェ素子９の裏面電極１０
側で強制的に吸熱され、外側電極１２側で放熱された熱
は放熱板１３から外部へ自然放熱される。 【効果】 冷却素子は半導体基板にモノリシックに設け
ているので、半導体装置を小型化でき、冷却効率を向上
させることができ、さらにコストも安価にできる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関す
る。特に、発熱が問題となる高出力デバイスや高密度集
積回路を含んだ半導体装置に関する。
る。特に、発熱が問題となる高出力デバイスや高密度集
積回路を含んだ半導体装置に関する。
【０００２】
【従来の技術】高出力デバイスや集積回路では、その能
動素子で発生した熱により特性の劣化や素子の破壊が生
じることがある。その対策としては、半導体チップやパ
ッケージにヒートシンクを設けたり、半導体チップをフ
リップチップ実装したり、半導体装置そのものを放熱板
（放熱フィン）に取り付けたり、半導体装置に別体部品
のペルチェ素子を取り付けたりしている。
動素子で発生した熱により特性の劣化や素子の破壊が生
じることがある。その対策としては、半導体チップやパ
ッケージにヒートシンクを設けたり、半導体チップをフ
リップチップ実装したり、半導体装置そのものを放熱板
（放熱フィン）に取り付けたり、半導体装置に別体部品
のペルチェ素子を取り付けたりしている。
【０００３】図３に示すものは、ヒートシンクを用いた
従来のＭＭＩＣ（モノリシックマイクロ波集積回路）型
の半導体装置である。この従来例では、ＭＭＩＣ４１
（ＧａＡｓ基板）の裏面にヒートシンク用メッキ層（Ｐ
ＨＳ）４２を設け、ＭＭＩＣ４１で発生した熱をヒート
シンク用メッキ層４２を通して放熱させるようにしてい
る。
従来のＭＭＩＣ（モノリシックマイクロ波集積回路）型
の半導体装置である。この従来例では、ＭＭＩＣ４１
（ＧａＡｓ基板）の裏面にヒートシンク用メッキ層（Ｐ
ＨＳ）４２を設け、ＭＭＩＣ４１で発生した熱をヒート
シンク用メッキ層４２を通して放熱させるようにしてい
る。
【０００４】図４に示すものは、フリップチップＦＥＴ
（電界効果型トランジスタ）を用いた従来の半導体装置
である。この従来例では、表裏反転させたＦＥＴチップ
４３を金属ブロック４４の上に実装している。ＦＥＴチ
ップ４３の発熱側である表面側が金属ブロック４４に接
触しているので、熱抵抗が低減され、ＦＥＴチップ４３
の温度上昇が低減される。
（電界効果型トランジスタ）を用いた従来の半導体装置
である。この従来例では、表裏反転させたＦＥＴチップ
４３を金属ブロック４４の上に実装している。ＦＥＴチ
ップ４３の発熱側である表面側が金属ブロック４４に接
触しているので、熱抵抗が低減され、ＦＥＴチップ４３
の温度上昇が低減される。
【０００５】図５に示すものは、パッケージ内に半導体
チップを封止した半導体装置４５を放熱フィン４６に取
り付けたものである。この従来例では、素子で発生した
熱は放熱フィン４６を介して放熱され、素子の温度上昇
が緩和される。
チップを封止した半導体装置４５を放熱フィン４６に取
り付けたものである。この従来例では、素子で発生した
熱は放熱フィン４６を介して放熱され、素子の温度上昇
が緩和される。
【０００６】図６に示すものは、パッケージ内に半導体
チップを封止した半導体装置４５をペルチェ素子４７を
介して放熱フィン４６に取り付けたものである。この従
来例では、ペルチェ素子４７により半導体装置４５が強
制的に冷却され、ペルチェ素子から放熱される熱は放熱
フィン４６から自然放熱される。
チップを封止した半導体装置４５をペルチェ素子４７を
介して放熱フィン４６に取り付けたものである。この従
来例では、ペルチェ素子４７により半導体装置４５が強
制的に冷却され、ペルチェ素子から放熱される熱は放熱
フィン４６から自然放熱される。
【０００７】
【発明が解決しようとする課題】しかしながら、ヒート
シンクやフリップチップ実装、放熱フィンなど、自然放
熱を促進させるような手段だけでは、十分な放熱効果が
得られない場合がある。特に、素子の高集積化、高出力
化により、単位体積あたりの電流密度が増大しているの
で、発熱が素子に及ぼす影響は無視できないものとなり
つつあり、効果的な温度上昇抑制手段が求められてい
る。
シンクやフリップチップ実装、放熱フィンなど、自然放
熱を促進させるような手段だけでは、十分な放熱効果が
得られない場合がある。特に、素子の高集積化、高出力
化により、単位体積あたりの電流密度が増大しているの
で、発熱が素子に及ぼす影響は無視できないものとなり
つつあり、効果的な温度上昇抑制手段が求められてい
る。
【０００８】一方、ペルチェ素子を用いれば強制的に能
動素子等を冷却することができるが、従来にあっては、
パッケージングされた半導体装置に別体部品のペルチェ
素子を組み合わせて用いていたので、大型のペルチェ素
子が必要となっていた。このため、デバイス形状が大き
くなり、コストも高価につき、ペルチェ素子自体の大型
化による発熱も問題となっていた。
動素子等を冷却することができるが、従来にあっては、
パッケージングされた半導体装置に別体部品のペルチェ
素子を組み合わせて用いていたので、大型のペルチェ素
子が必要となっていた。このため、デバイス形状が大き
くなり、コストも高価につき、ペルチェ素子自体の大型
化による発熱も問題となっていた。
【０００９】本発明は叙上の従来例の欠点に鑑みてなさ
れたものであり、その目的とするところは、デバイス形
状を大きくすることなく効率的に半導体装置の温度上昇
を抑制することにある。
れたものであり、その目的とするところは、デバイス形
状を大きくすることなく効率的に半導体装置の温度上昇
を抑制することにある。
【００１０】
【課題を解決するための手段】請求項１に記載の半導体
装置は、半導体能動素子を形成された半導体基板に冷却
素子を形成したことを特徴としている。
装置は、半導体能動素子を形成された半導体基板に冷却
素子を形成したことを特徴としている。
【００１１】請求項２に記載の実施態様は、請求項１記
載の半導体装置において、前記冷却素子は、ペルチェ効
果を利用した素子であることを特徴としている。
載の半導体装置において、前記冷却素子は、ペルチェ効
果を利用した素子であることを特徴としている。
【００１２】請求項３に記載の実施態様は、請求項１記
載の半導体装置において、前記冷却素子を前記半導体基
板の一部分に選択的に設けたことを特徴としている。
載の半導体装置において、前記冷却素子を前記半導体基
板の一部分に選択的に設けたことを特徴としている。
【００１３】
【作用】本発明の半導体素子にあっては、半導体能動素
子によって発生した熱は、ペルチェ素子のような冷却素
子によって強制的に冷却され、温度上昇を抑制される。
従って、能動素子の動作を安定化させることができ、温
度上昇による劣化や破壊からも保護することができる。
子によって発生した熱は、ペルチェ素子のような冷却素
子によって強制的に冷却され、温度上昇を抑制される。
従って、能動素子の動作を安定化させることができ、温
度上昇による劣化や破壊からも保護することができる。
【００１４】しかも、この半導体装置にあっては、冷却
素子は半導体能動素子と同じ半導体基板にモノリシック
に直接設けられているので、別体部品となった半導体素
子と冷却素子とを組合せる場合と比較して、全体のデバ
イス形状を薄く、小型化することができる。また、冷却
素子が直接に設けられていてパッケージ等が能動素子と
冷却素子との間に介在していないので、冷却効率を向上
させることができる。さらに、それぞれの素子を個別に
パッケージングする必要がなくなるので、コストも安価
になる。
素子は半導体能動素子と同じ半導体基板にモノリシック
に直接設けられているので、別体部品となった半導体素
子と冷却素子とを組合せる場合と比較して、全体のデバ
イス形状を薄く、小型化することができる。また、冷却
素子が直接に設けられていてパッケージ等が能動素子と
冷却素子との間に介在していないので、冷却効率を向上
させることができる。さらに、それぞれの素子を個別に
パッケージングする必要がなくなるので、コストも安価
になる。
【００１５】また、発熱部分が半導体基板の一部領域に
限定される場合には、冷却素子を半導体基板の一部、す
なわち発熱の大きな部分に選択的に設ければ、冷却素子
のサイズを小さくすることができ、冷却素子における電
力消費を小さくすることができると共に、冷却素子にお
ける発熱を小さく抑えることができ、冷却効率を向上さ
せることができる。
限定される場合には、冷却素子を半導体基板の一部、す
なわち発熱の大きな部分に選択的に設ければ、冷却素子
のサイズを小さくすることができ、冷却素子における電
力消費を小さくすることができると共に、冷却素子にお
ける発熱を小さく抑えることができ、冷却効率を向上さ
せることができる。
【００１６】
（第１の実施形態）図１（ｄ）は本発明の一実施形態に
よる半導体装置を示す概略断面図であって、ＧａＡｓ基
板１上に形成された高出力アンプ用のＭＭＩＣ２に適用
した例を示している。また、図１（ａ）〜（ｄ）は当該
半導体装置の製造手順を示す概略説明図である。以下、
当該実施形態を図１（ａ）〜（ｄ）に従って説明する。
よる半導体装置を示す概略断面図であって、ＧａＡｓ基
板１上に形成された高出力アンプ用のＭＭＩＣ２に適用
した例を示している。また、図１（ａ）〜（ｄ）は当該
半導体装置の製造手順を示す概略説明図である。以下、
当該実施形態を図１（ａ）〜（ｄ）に従って説明する。
【００１７】図１（ａ）は、ＧａＡｓ基板１上に形成さ
れた、ＦＥＴ３、インダクタ４及びキャパシタ５等から
なるＭＭＩＣ２を示している。なお、６はＦＥＴ３のソ
ース電極、７はドレイン電極、８はゲート電極である。
れた、ＦＥＴ３、インダクタ４及びキャパシタ５等から
なるＭＭＩＣ２を示している。なお、６はＦＥＴ３のソ
ース電極、７はドレイン電極、８はゲート電極である。
【００１８】このＧａＡｓ基板１には、つぎのようにし
て一部領域に選択的にペルチェ素子９が設けられる。こ
のＧａＡｓ基板１のうち、もっとも発熱量の多い部分は
能動素子であるＦＥＴ３が形成されている領域であるの
で、まずＧａＡｓ基板１の裏面のＦＥＴ３が形成されて
いる領域よりも広い領域に裏面電極１０を設ける。つい
で、裏面電極１０の上から、ＦＥＴ３の形成されている
領域にエピタキシャル成長法等によりｎ型半導体層（ｐ
型半導体層でもよい）１１を設ける（図１（ｂ））。こ
の半導体層１１は、冷却効率を高くするためには、熱伝
導度が小さくて電気伝導度の大きな材料であることが望
ましい。例えば、Ｂｉ2Ｔｅ3、Ｓｂ2Ｓｅ3等の半導体材
料を用いるのが好ましい。
て一部領域に選択的にペルチェ素子９が設けられる。こ
のＧａＡｓ基板１のうち、もっとも発熱量の多い部分は
能動素子であるＦＥＴ３が形成されている領域であるの
で、まずＧａＡｓ基板１の裏面のＦＥＴ３が形成されて
いる領域よりも広い領域に裏面電極１０を設ける。つい
で、裏面電極１０の上から、ＦＥＴ３の形成されている
領域にエピタキシャル成長法等によりｎ型半導体層（ｐ
型半導体層でもよい）１１を設ける（図１（ｂ））。こ
の半導体層１１は、冷却効率を高くするためには、熱伝
導度が小さくて電気伝導度の大きな材料であることが望
ましい。例えば、Ｂｉ2Ｔｅ3、Ｓｂ2Ｓｅ3等の半導体材
料を用いるのが好ましい。
【００１９】さらに、半導体層１１の上に外側電極１２
を形成し、裏面電極１０、半導体層１１及び外側電極１
２によりペルチェ素子９をモノリシックに形成する（図
１（ｃ））。また、外側電極１２上に放熱板１３を設
け、裏面電極１０のうち半導体層１１から露出した領域
にも放熱板１４を設ける。この放熱板１３，１４は、金
属等の通電可能な材質のものが好ましい。こうして完成
された図１（ｄ）のような構造の冷却機能を備えた半導
体装置は、例えば放熱板１３，１４を外部に露出させる
ようにしてパッケージングされる。
を形成し、裏面電極１０、半導体層１１及び外側電極１
２によりペルチェ素子９をモノリシックに形成する（図
１（ｃ））。また、外側電極１２上に放熱板１３を設
け、裏面電極１０のうち半導体層１１から露出した領域
にも放熱板１４を設ける。この放熱板１３，１４は、金
属等の通電可能な材質のものが好ましい。こうして完成
された図１（ｄ）のような構造の冷却機能を備えた半導
体装置は、例えば放熱板１３，１４を外部に露出させる
ようにしてパッケージングされる。
【００２０】しかして、半導体層１１と裏面電極１０の
間の界面が吸熱層（冷却側）となり、半導体層１１と外
側電極１２の間の界面が放熱層（発熱側）となるように
して、電源１５から放熱板１３，１４を介して（あるい
は、直接に）電極１０，１２間に電流を流すと、ペルチ
ェ素子９内にはＧａＡｓ基板１側から放熱板１３側への
熱の流れが生じる。従って、ＦＥＴ３によって発生した
熱はペルチェ素子９に吸熱され、ＦＥＴ３が冷却されて
特定が安定し、温度上昇による特性劣化や破壊から保護
される。また、ペルチェ素子９から放出された熱は、放
熱板１３から外部へ放散される。
間の界面が吸熱層（冷却側）となり、半導体層１１と外
側電極１２の間の界面が放熱層（発熱側）となるように
して、電源１５から放熱板１３，１４を介して（あるい
は、直接に）電極１０，１２間に電流を流すと、ペルチ
ェ素子９内にはＧａＡｓ基板１側から放熱板１３側への
熱の流れが生じる。従って、ＦＥＴ３によって発生した
熱はペルチェ素子９に吸熱され、ＦＥＴ３が冷却されて
特定が安定し、温度上昇による特性劣化や破壊から保護
される。また、ペルチェ素子９から放出された熱は、放
熱板１３から外部へ放散される。
【００２１】しかも、この実施形態にあっては、ペルチ
ェ素子９は発熱の大きなＦＥＴ３の領域にのみ選択的に
設けているので、ペルチェ素子９が大きくなるのを避け
ることができる。このため、ペルチェ素子９による電力
消費を小さくでき、半導体装置の消費電力を小さくでき
る。また、ペルチェ素子９の電力消費を小さくできるの
で、ペルチェ素子９における発熱量も少なくでき、冷却
効率を高くすることができる。さらに、ペルチェ素子９
はＭＭＩＣ２の基板にモノリシックに形成しているの
で、全体形状も小さくでき、コストも安価にできる。
ェ素子９は発熱の大きなＦＥＴ３の領域にのみ選択的に
設けているので、ペルチェ素子９が大きくなるのを避け
ることができる。このため、ペルチェ素子９による電力
消費を小さくでき、半導体装置の消費電力を小さくでき
る。また、ペルチェ素子９の電力消費を小さくできるの
で、ペルチェ素子９における発熱量も少なくでき、冷却
効率を高くすることができる。さらに、ペルチェ素子９
はＭＭＩＣ２の基板にモノリシックに形成しているの
で、全体形状も小さくでき、コストも安価にできる。
【００２２】また、ＧａＡｓ基板１に設けたバイアホー
ル（図示せず）により裏面電極１０をＧａＡｓ基板１の
表面側の回路のグランドに接続すれば、裏面電極１０を
グランド電極とすることができ、素子特性の安定化（た
とえば、寄生インピーダンスの低減）と工程の簡素化を
図ることができる。特に、裏面電極１０をインダクタ４
やキャパシタ５の裏面まで延出させることにより、寄生
インピーダンスを低減することができる。
ル（図示せず）により裏面電極１０をＧａＡｓ基板１の
表面側の回路のグランドに接続すれば、裏面電極１０を
グランド電極とすることができ、素子特性の安定化（た
とえば、寄生インピーダンスの低減）と工程の簡素化を
図ることができる。特に、裏面電極１０をインダクタ４
やキャパシタ５の裏面まで延出させることにより、寄生
インピーダンスを低減することができる。
【００２３】また、ＧａＡｓ基板１にバイアホール（図
示せず）を設け、ＧａＡｓ基板１の表面側に発生してい
る熱をバイアホールを通じて裏面電極１０へ伝導させ、
放熱効率を向上させるようにしてもよい。
示せず）を設け、ＧａＡｓ基板１の表面側に発生してい
る熱をバイアホールを通じて裏面電極１０へ伝導させ、
放熱効率を向上させるようにしてもよい。
【００２４】なお、放熱板を設けている箇所における裏
面電極１０の温度が周囲温度よりも低い場合には、裏面
電極１０上の放熱板１４は省略してもよく、放熱板に替
えて断熱層を形成してもよい。
面電極１０の温度が周囲温度よりも低い場合には、裏面
電極１０上の放熱板１４は省略してもよく、放熱板に替
えて断熱層を形成してもよい。
【００２５】（第２の実施形態）図２（ｅ）は本発明の
別な実施形態による半導体装置を示す概略断面図であっ
て、Ｓｉ基板２１上に形成された集積回路（ＬＳＩ）２
２に適用した例を示している。また、図２（ａ）〜
（ｅ）は当該半導体装置の製造手順を示す概略説明図で
ある。以下、当該実施形態を図２（ａ）〜（ｅ）に従っ
て説明する。
別な実施形態による半導体装置を示す概略断面図であっ
て、Ｓｉ基板２１上に形成された集積回路（ＬＳＩ）２
２に適用した例を示している。また、図２（ａ）〜
（ｅ）は当該半導体装置の製造手順を示す概略説明図で
ある。以下、当該実施形態を図２（ａ）〜（ｅ）に従っ
て説明する。
【００２６】図２（ａ）は、表面全体にわたって集積回
路２２を形成されたＳｉ基板２１を示している。このＳ
ｉ基板２１の裏面全体には、つぎのようにしてペルチェ
素子２３が設けられる。このＳｉ基板２１の裏面全面に
絶縁膜２４を形成し（図２（ｂ））、絶縁膜２４の上か
らＳｉ基板２１の裏面全体に裏面電極２５を設ける（図
２（ｃ））。ついで、裏面電極２５の上の適当な部分
に、ｐ型半導体層２６とｎ型半導体層２７を設ける（図
２（ｄ））。これらの半導体層２６，２７も、熱伝導度
が小さくて電気伝導度の大きな材料が望ましい。
路２２を形成されたＳｉ基板２１を示している。このＳ
ｉ基板２１の裏面全体には、つぎのようにしてペルチェ
素子２３が設けられる。このＳｉ基板２１の裏面全面に
絶縁膜２４を形成し（図２（ｂ））、絶縁膜２４の上か
らＳｉ基板２１の裏面全体に裏面電極２５を設ける（図
２（ｃ））。ついで、裏面電極２５の上の適当な部分
に、ｐ型半導体層２６とｎ型半導体層２７を設ける（図
２（ｄ））。これらの半導体層２６，２７も、熱伝導度
が小さくて電気伝導度の大きな材料が望ましい。
【００２７】さらに、ｐ型半導体層２６及びｎ型半導体
層２７の上にそれぞれ外側電極２８，２９を形成し、裏
面電極２５、ｐ型半導体層２６、ｎ型半導体層２７及び
外側電極２８，２９によりペルチェ素子２３をモノリシ
ックに形成する（図２（ｅ））。
層２７の上にそれぞれ外側電極２８，２９を形成し、裏
面電極２５、ｐ型半導体層２６、ｎ型半導体層２７及び
外側電極２８，２９によりペルチェ素子２３をモノリシ
ックに形成する（図２（ｅ））。
【００２８】しかして、ｐ型及びｎ型半導体層２６，２
７と裏面電極２５の間の界面が吸熱層（冷却側）とな
り、ｐ型及びｎ型半導体層２６，２７と外側電極２８，
２９の間の界面が放熱層（発熱側）となるようにして、
電源３０により外側電極２８，２９間に電流を流すと、
集積回路２２によって発生した熱はペルチェ素子２３に
吸熱され、外側電極２８，２９側から放熱される。な
お、図２（ｅ）には示していないが、外側電極２８，２
９上に放熱板を設けてもよい。
７と裏面電極２５の間の界面が吸熱層（冷却側）とな
り、ｐ型及びｎ型半導体層２６，２７と外側電極２８，
２９の間の界面が放熱層（発熱側）となるようにして、
電源３０により外側電極２８，２９間に電流を流すと、
集積回路２２によって発生した熱はペルチェ素子２３に
吸熱され、外側電極２８，２９側から放熱される。な
お、図２（ｅ）には示していないが、外側電極２８，２
９上に放熱板を設けてもよい。
【００２９】この実施形態にあっては、Ｓｉ基板２１の
全体にわたって熱が発生しており、ペルチェ素子２３も
Ｓｉ基板２１の全体に設けられていてＳｉ基板２１全体
を強制的に冷却している。
全体にわたって熱が発生しており、ペルチェ素子２３も
Ｓｉ基板２１の全体に設けられていてＳｉ基板２１全体
を強制的に冷却している。
【００３０】また、この実施形態でも、Ｓｉ基板２１に
設けたバイアホール（図示せず）により裏面電極２５を
Ｓｉ基板２１の表面側の集積回路２２のグランドに接続
すれば、素子特性の安定化（たとえば、寄生インピーダ
ンスの低減）と工程の簡素化を図ることができる。
設けたバイアホール（図示せず）により裏面電極２５を
Ｓｉ基板２１の表面側の集積回路２２のグランドに接続
すれば、素子特性の安定化（たとえば、寄生インピーダ
ンスの低減）と工程の簡素化を図ることができる。
【００３１】
【発明の効果】本発明の半導体素子にあっては、冷却素
子を半導体能動素子とモノリシックに一体化することが
できるので、半導体装置のサイズを小型化できる。ま
た、冷却素子によって能動素子ないし半導体基板を直接
的に冷却することができるので、能動素子の冷却効率が
高くなる。さらに、能動素子と冷却素子を個別にパッケ
ージングして別部品とし、それぞれを実装する必要がな
くなるので、コストも安価になる。
子を半導体能動素子とモノリシックに一体化することが
できるので、半導体装置のサイズを小型化できる。ま
た、冷却素子によって能動素子ないし半導体基板を直接
的に冷却することができるので、能動素子の冷却効率が
高くなる。さらに、能動素子と冷却素子を個別にパッケ
ージングして別部品とし、それぞれを実装する必要がな
くなるので、コストも安価になる。
【００３２】また、発熱部分が半導体基板の一部領域に
限定される場合には、冷却素子を発熱の大きな部分に選
択的に設ければ、冷却素子のサイズを小さくすることが
できて冷却素子の消費電流を少なくできる。また、冷却
素子の発熱量を低減することができるので、冷却効率が
向上する。
限定される場合には、冷却素子を発熱の大きな部分に選
択的に設ければ、冷却素子のサイズを小さくすることが
できて冷却素子の消費電流を少なくできる。また、冷却
素子の発熱量を低減することができるので、冷却効率が
向上する。
【図面の簡単な説明】
【図１】（ａ）（ｂ）（ｃ）（ｄ）は本発明の一実施形
態による半導体装置の製造手順を説明するための概略図
である。
態による半導体装置の製造手順を説明するための概略図
である。
【図２】（ａ）（ｂ）（ｃ）（ｄ）（ｅ）は本発明の別
な実施形態による半導体装置の製造手順を説明するため
の概略図である。
な実施形態による半導体装置の製造手順を説明するため
の概略図である。
【図３】ヒートシンクを用いた従来のＭＭＩＣを示す概
略断面図である。
略断面図である。
【図４】ＦＥＴチップをフリップチップ実装した従来例
を示す概略断面図である。
を示す概略断面図である。
【図５】放熱フィンを用いた従来例を示す概略図であ
る。
る。
【図６】ペルチェ素子を用いた従来例を示す概略図であ
る。
る。
１ ＧａＡｓ基板 ２ ＭＭＩＣ（モノリシックマイクロ波集積回路） ３ ＦＥＴ ９ ペルチェ素子 １０ 裏面電極 １１ 半導体層 １２ 外側電極 ２１ Ｓｉ基板 ２２ 集積回路 ２３ ペルチェ素子 ２５ 裏面電極 ２６ ｐ側半導体層 ２７ ｎ側半導体層
Claims (3)
- 【請求項１】 半導体能動素子を形成された半導体基板
に冷却素子を形成したことを特徴とする半導体装置。 - 【請求項２】 前記冷却素子は、ペルチェ効果を利用し
た素子であることを特徴とする、請求項１に記載の半導
体素子。 - 【請求項３】 前記冷却素子を前記半導体基板の一部分
に選択的に設けたことを特徴とする、請求項１に記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7240623A JPH0964255A (ja) | 1995-08-25 | 1995-08-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7240623A JPH0964255A (ja) | 1995-08-25 | 1995-08-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964255A true JPH0964255A (ja) | 1997-03-07 |
Family
ID=17062255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7240623A Pending JPH0964255A (ja) | 1995-08-25 | 1995-08-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964255A (ja) |
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1995
- 1995-08-25 JP JP7240623A patent/JPH0964255A/ja active Pending
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