JPH0955409A - 半導体素子の検査方法および装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数個の検査系を用いたプローブ検査のスル
ープットの向上を図る半導体素子の検査方法および装置
を提供する。 【構成】 半導体ウェハ１を搬送する第１搬送部２と半
導体ウェハ１上の半導体素子１ａのプローブ検査が行わ
れる第１プロービング部３とを備えた第１ステーション
４と、半導体ウェハ１１を搬送する第２搬送部１２と半
導体ウェハ１１上の半導体素子１１ａのプローブ検査が
行われる第２プロービング部１３とを備えた第２ステー
ション１４と、検査時に各々のステーションに設置され
た第１プローブカード５および第２プローブカード１５
に電気信号を印加するテスタ本体部４０とからなり、テ
スタ本体部４０には、第１プローバ６および第２プロー
バ１６を別々に制御する制御用回路４１と、検査保留状
態のステーションの電気的印加条件を変化させない保留
用回路４２とが設けられている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体製造技術におい
て、半導体ウェハに形成された半導体素子のプローブ検
査に関し、特に、プローブ検査のスループット向上を図
る半導体素子の検査方法および装置に関するものであ
る。

【０００２】

【従来の技術】以下に説明する技術は、本発明を研究、
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。

【０００３】半導体ウェハに形成された半導体素子のプ
ローブ検査は、スループットの向上のために多数個同時
検査機能を備えた検査装置によって行われる。

【０００４】前記検査装置は、例えば、２つの検査系、
すなわち２つのステーションに別々に半導体ウェハを準
備し、両ステーションで同時にプローブ検査を行うもの
である。

【０００５】なお、前記検査装置による検査方法では、
被検査デバイスである半導体素子（以降、ＤＵＴと呼
ぶ）が全てＦＡＩＬ（不良品）となった場合か、または
一連のテスト項目実行の後に各ＤＵＴの判定を行い、全
てＦＡＩＬとなった場合に、両ステーションとも次のＤ
ＵＴに対して検査を実行していく。

【０００６】すなわち、ＤＵＴの同時検査は、どちらか
一方のステーションにＰＡＳＳ（良品）素子がある場
合、その検査時間は、前記ＰＡＳＳ素子に一連のテスト
項目が実行される迄の時間に依存している。

【０００７】なお、プローブ検査を行うプローバについ
ては、例えば、株式会社工業調査会発行「超ＬＳＩ製造
・試験装置ガイドブック＜１９９４年版＞」電子材料１
１月号別冊、１９９３年１１月２０日発行、１９３頁〜
１９７頁に紹介されている。

【０００８】

【発明が解決しようとする課題】ところが、前記した技
術においては、半導体素子の高集積化や高機能化により
検査時間が増加傾向にある。したがって、一連の半導体
素子の検査の途中段階で、既に一方のステーションの全
ＤＵＴがＦＡＩＬしていても、他方のステーションのＤ
ＵＴにＰＡＳＳ素子が存在する場合は、そのＰＡＳＳ素
子が全検査を終了する迄、前記一方のステーションは次
のＤＵＴの検査へ移れないことが検査のスループット低
下を引き起こし、問題とされている。

【０００９】そこで、本発明の目的は、複数個の検査系
を用いたプローブ検査のスループットの向上を図る半導
体素子の検査方法および装置を提供することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１２】すなわち、本発明の半導体素子の検査方法
は、複数個の検査系でプローブ検査を行う半導体ウェハ
を準備し、前記複数個の検査系において、各々の半導体
ウェハに形成された半導体素子をプローバによってそれ
ぞれ検査し、所定検査終了後、各検査系ごとの不良品有
無の判定を行うことによって、良品の半導体素子が存在
した検査系についてはそこで検査を保留状態とし、検査
済みの半導体素子が全て不良品となった検査系について
は繰り返して未検査の半導体素子の所定検査を行うもの
である。

【００１３】さらに、本発明の半導体素子の検査方法
は、２つの検査系である第１および第２検査系でプロー
ブ検査を行う半導体ウェハを準備し、前記第１および第
２検査系において、各々の半導体ウェハに形成された半
導体素子の中の所定個数を前記プローバによってそれぞ
れ所定項目検査し、所定項目の検査終了後、各検査系ご
との不良品有無の判定を行うことによって、良品が存在
する一方の検査系についてはその検査を保留状態とし、
所定個数の半導体素子全てが不良品となった他方の検査
系では、他の半導体素子について前記所定項目の検査を
繰り返して行い、前記他方の検査系に良品が存在した時
点で、前記一方の検査系の保留状態を解除し、２つの検
査系とも良品の半導体素子について、次項目の検査を行
うものである。

【００１４】また、本発明の半導体素子の検査装置は、
半導体ウェハを搬送する第１搬送部と前記半導体ウェハ
に形成された半導体素子のプローブ検査が行われる第１
プロービング部とを備えた第１検査系と、半導体ウェハ
を搬送する第２搬送部と前記半導体ウェハに形成された
半導体素子のプローブ検査が行われる第２プロービング
部とを備えた第２検査系と、前記第１および第２検査系
に接続されかつ検査時に各々の検査系の第１または第２
プローバに設置された第１または第２プローブカードに
電気信号を印加するテスタ本体部とを有し、前記テスタ
本体部に、前記第１または第２プローバを別々に制御す
る制御手段と、検査保留状態の検査系の電気的印加条件
を変化させない保留手段とが設けられているものであ
る。

【００１５】

【作用】上記した手段によれば、複数個の検査系を用い
た半導体素子の同時検査において、検査項目の途中段階
で各検査系ごとの不良品有無の判定を行うことにより、
各検査系の同時検査の検査時間が、ＰＡＳＳ素子がある
検査系の検査終了迄の待機時間よりも短いため、検査対
象の半導体素子が全てＦＡＩＬした検査系の検査時間に
依存することになる。

【００１６】その結果、複数個の検査系の同時検査に費
やす全体の検査時間を短縮することができる。

【００１７】また、不良品有無の判定を複数回行うこと
により、全ての半導体素子がＦＡＩＬした直後の検査時
間に近づけることができるため、同時検査における全体
の検査時間をさらに短縮させることができる。

【００１８】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００１９】図１は本発明による半導体素子の検査装置
の構造の一実施例を示す構成概念図、図２は本発明によ
る半導体素子の検査方法の手順の一実施例を示すフロー
チャートである。

【００２０】本実施例の半導体素子の検査装置は、複数
個の検査系であるステーションを備えることにより、多
数の半導体素子を同時にプローブ検査するものである
が、ここでは、２つのステーションを備えた場合につい
て説明する。

【００２１】まず、前記半導体素子の検査装置の構成に
ついて説明すると、半導体ウェハ１を搬送する第１搬送
部２と半導体ウェハ１に形成された半導体素子１ａ（Ｄ
ＵＴ）のプローブ検査が行われる第１プロービング部３
とを備えた第１検査系である第１ステーション４と、半
導体ウェハ１１を搬送する第２搬送部１２と半導体ウェ
ハ１１に形成された半導体素子１１ａ（ＤＵＴ）のプロ
ーブ検査が行われる第２プロービング部１３とを備えた
第２検査系である第２ステーション１４と、第１ステー
ション４および第２ステーション１４に接続され、かつ
検査時に各々のステーションに設置された第１プローブ
カード５および第２プローブカード１５に電気信号を印
加するテスタ本体部４０とから構成されている。

【００２２】なお、第１ステーション４および第２ステ
ーション１４には、それぞれ第１プローバ６と第２プロ
ーバ１６とが設置され、さらに、第１プローバ６には第
１プローブカード５が、第２プローバ１６には第２プロ
ーブカード１５がそれぞれ設けられている。また、第１
プローバ６は第１プロービング部３と第１ローダ部６ａ
とからなり、第２プローバ１６は第２プロービング部１
３と第２ローダ部１６ａとからなる。

【００２３】ここで、テスタ本体部４０には、第１プロ
ーバ６および第２プローバ１６を別々に制御する制御手
段である制御用回路４１と、検査保留状態のステーショ
ンの電気的印加条件を変化させない保留手段である保留
用回路４２とが設けられている。

【００２４】また、第１搬送部２には、半導体ウェハ１
を供給する第１ローダ７と検査後の半導体ウェハ１を収
容する第１アンローダ８とが接続され、同様に、第２搬
送部１２には、半導体ウェハ１１を供給する第２ローダ
１７と検査後の半導体ウェハ１１を収容する第２アンロ
ーダ１８とが接続されている。

【００２５】さらに、第１プロービング部３には、第１
アライメント光学系９ａによって半導体ウェハ１を位置
決めする第１アライメント部９と、検査時に半導体ウェ
ハ１を保持する第１ウェハチャック１０とが設置され、
同様に、第２プロービング部１３には、第２アライメン
ト光学系１９ａによって半導体ウェハ１１を位置決めす
る第２アライメント部１９と、検査時に半導体ウェハ１
１を保持する第２ウェハチャック２０とが設置されてい
る。

【００２６】ここで、第１ウェハチャック１０および第
２ウェハチャック２０は、第１プロービング部３または
第２プロービング部１３の動作によってそれぞれＸ方向
４３、Ｙ方向４４、Ｚ方向４５に移動することができ、
さらに、θ回転４６を行うこともできる。

【００２７】なお、第１ステーション４の第１プロービ
ング部３におけるプローブ検査は、第１プローブカード
５に取り付けられた第１プローブ針５ａを半導体ウェハ
１に形成された半導体素子１ａに接触させて行う。同様
に、第２ステーション１４の第２プロービング部１３に
おけるプローブ検査は、第２プローブカード１５に取り
付けられた第２プローブ針１５ａを半導体ウェハ１１に
形成された半導体素子１１ａに接触させて行う。

【００２８】次に、本実施例の半導体素子の検査方法に
おける基本動作について説明する。

【００２９】なお、第１ステーション４と第２ステーシ
ョン１４とにおけるプローブ検査に関して、検査を開始
するまでの手順は、両ステーションとも同様であるた
め、ここでは、第１ステーション４についてだけ説明
し、第２ステーション１４についての説明は省略する。

【００３０】まず、半導体ウェハ１が収容されたウェハ
収容用の第１ローダ７を第１プローバ６の第１ローダ部
６ａにセットする。続いて、検査対象の半導体素子１ａ
が形成された半導体ウェハ１を、第１搬送部２を経由し
て第１アライメント光学系１９ａおよび第１アライメン
ト部１９によって位置決めを行った後、第１ウェハチャ
ックｌ０上に載置する。

【００３１】ここで、半導体ウェハ１上の半導体素子１
ａを検査するため、第１プロービング部３において、第
１ウェハチャックｌ０上の半導体ウェハ１を第１プロー
ブカード５に取付けられた第１プローブ針５ａと電気的
に接触させる。

【００３２】その後、第１プローバ６からテスタ本体部
４０に検査開始の信号を出力する。なお、テスタ本体部
４０には、プローブ検査を行うための検査プログラムが
格納されているため、検査開始の信号を受けた後、テス
タ本体部４０は前記検査プログラムに基づいてプローブ
検査を実行する。

【００３３】また、第１ステーション４は、検査するた
めの電気信号を第１プロービング部３に供給し、第１プ
ローブ針５ａを介して半導体素子１ａに印加する。

【００３４】検査終了時には、テスタ本体部４０から検
査終了の信号を第１プローバ６に対して出力することに
より、第１ウェハチャック１０とともに半導体ウェハ１
が移動し、第１プローバ６は次の検査対象の半導体素子
１ａの検査を行う。

【００３５】これを繰り返して、半導体ウェハ１上の検
査対象とする全ての半導体素子１ａの検査を終え、その
後、検査済みの半導体ウェハ１を、第１搬送部２を経由
してウェハ収容用の第１アンローダ８に収容する。

【００３６】なお、第２検査系である第２ステーション
１４における第２プローバ１６についても第１プローバ
６と同様の検査方法によってプローブ検査を行う。

【００３７】また、本実施例の半導体素子の検査方法
は、第１ステーション４と第２ステーション１４とを１
つのテスタ本体部４０が制御するものである。

【００３８】ただし、前記半導体素子の検査装置が複数
個の検査系を有する場合には、１つのテスタ本体部４０
が前記複数個の検査系を制御する。

【００３９】ここで、テスタ本体部４０には、第１プロ
ーバ６および第２プローバ１６を別々に制御する制御手
段である制御用回路４１と、検査保留状態のステーショ
ンの電気的印加条件を変化させない保留手段である保留
用回路４２とが設けられているため、第１ウェハチャッ
ク１０および第２ウェハチャック２０を同時だけでな
く、個々に移動させることができ、かつ半導体素子１ａ
または半導体素子１１ａの検査を行うことができる。

【００４０】次に、本実施例の半導体素子の検査方法に
おける２ステーションの同時検査方法について説明す
る。

【００４１】なお、前記半導体素子の検査方法は、２ス
テーション同時検査におけるプローブ検査の任意の途中
段階でステーションごとの不良品有無の判定を行う不良
判別命令２１が設定されているものである。

【００４２】また、本実施例では、不良判別命令２１が
実行されるまでの所定項目の検査を前段検査２２と呼
び、不良判別命令２１が実行された後の次項目の検査を
後段検査２３と呼ぶことにする。

【００４３】したがって、不良判別命令２１は前段検査
２２終了時におけるステーションごとの良不良判別を行
うための命令である。

【００４４】まず、第１ステーション４および第２ステ
ーション１４に半導体ウェハ１および半導体ウェハ１１
をそれぞれ準備して、検査開始２４を実行する。

【００４５】続いて、第１ステーション４および第２ス
テーション１４において、半導体ウェハ１に形成された
半導体素子１ａ、半導体ウェハ１１に形成された半導体
素子１１ａの中のそれぞれ所定個数を第１プローバ６ま
たは第２プローバ１６によって各々所定項目を検査す
る。

【００４６】すなわち、各々のステーションにおいて、
前段検査２２である第１検査項目２５から第ｍ検査項目
２６までを実行、すなわち検査する。

【００４７】なお、各検査の終了時には、検査済みの半
導体素子１ａおよび半導体素子１１ａが全てＦＡＩＬか
否かの判定を行い、全てＦＡＩＬの場合には、未検査の
半導体素子１ａおよび半導体素子１１ａについて同じ検
査を繰り返して行う。

【００４８】さらに、前段検査２２が全て終了した時点
で、不良判別命令２１を実行する。これにより、例え
ば、第１ステーション４の検査対象の全ての半導体素子
１ａがＦＡＩＬし、第２ステーション１４には１つでも
ＰＡＳＳ素子が存在した場合、第２ステーション１４は
保留用回路４２の動作によって保留状態実行２７が行わ
れ、保留状態になる。

【００４９】また、第１ステーション４では、検査済み
の半導体素子１ａに対しＦＡＩＬ処理（終了処理）２８
を行なった後、半導体ウェハ１上の未検査の半導体素子
１ａについて、所定項目の検査、すなわち、前段検査２
２を繰り返して行う。

【００５０】その結果、第１ステーション４の前段検査
２２で１つでもＰＡＳＳ素子が存在すれば、第２ステー
ション１４の保留状態解除２９を実行し、第２ステーシ
ョン１４の保留状態を解除する。

【００５１】その後、両ステーションとも次項目の検
査、すなわち後段検査２３を行う。つまり、両ステーシ
ョンにおいて、後段検査２３である第ｍ+1検査項目３０
から第ｎ検査項目３１までの検査を行う。

【００５２】さらに、両ステーションの半導体素子１ａ
および半導体素子１１ａのPASS／FAIL判定３２を行い、
その後、検査終了３３を実行して両ステーションの検査
を終了する。

【００５３】次に、本実施例の半導体素子の検査方法お
よび装置によれば、以下のような作用効果が得られる。

【００５４】すなわち、半導体素子１ａおよび半導体素
子１１ａの２ステーション同時検査において、検査項目
の任意の途中段階に、各ステーションごとの不良品有無
の判定を行う不良判別命令２１を設けることにより、両
ステーションの同時検査の検査時間が、ＰＡＳＳ素子が
あるステーションの検査終了迄の待機時間よりも短いた
め、検査対象の半導体素子１ａまたは半導体素子１１ａ
が、全てＦＡＩＬしたステーションの検査時間に依存す
ることになる。

【００５５】その結果、２ステーション同時検査に費や
す全体の検査時間を短縮することができ、検査時間のス
ループットの向上を図ることができる。

【００５６】また、複数個の不良判別命令２１を設ける
ことにより、全ての半導体素子１ａまたは半導体素子１
１ａがＦＡＩＬした直後の検査時間に近づけることがで
きるため、全体の検査時間をさらに短縮させることがで
きる。

【００５７】その結果、２ステーションを用いたプロー
ブ検査のスループットをさらに向上させることができ
る。

【００５８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。

【００５９】例えば、前記実施例においては、半導体素
子の検査装置が２つの検査系を備えた場合について説明
したが、前記検査系は３つもしくは３つ以上の複数個で
あってもよい。

【００６０】また、前記半導体素子の検査装置では、２
つの検査系が１つのテスタ本体部にそれぞれ接続された
場合を説明したが、前記テスタ本体部は１つに限らず、
例えば、２つ、もしくは検査系と同数の台数を備えてい
てもよく、その場合、それぞれの検査系とテスタ本体部
とを１対１の関係で接続することも可能である。

【００６１】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６２】（１）．複数個の検査系を用いた半導体素
子の同時検査において、検査項目の途中段階で各検査系
ごとの不良品有無の判定を行うことにより、各検査系の
同時検査の検査時間が、ＰＡＳＳ素子がある検査系の検
査終了迄の待機時間よりも短いため、検査対象の半導体
素子が全てＦＡＩＬした検査系の検査時間に依存するこ
とになる。その結果、複数個の検査系の同時検査に費や
す全体の検査時間を短縮することができ、検査時間のス
ループットの向上を図ることができる。

【００６３】（２）．不良品有無の判定を複数回行うこ
とにより、全ての半導体素子がＦＡＩＬした直後の検査
時間に近づけることができるため、同時検査における全
体の検査時間をさらに短縮させることができる。その結
果、複数個の検査系を備えた半導体素子の検査装置にお
けるプローブ検査のスループットをさらに向上させるこ
とができる。

【図面の簡単な説明】

【図１】本発明による半導体素子の検査装置の構造の一
実施例を示す構成概念図である。

【図２】本発明による半導体素子の検査方法の手順の一
実施例を示すフローチャートである。

【符号の説明】

１ 半導体ウェハ １ａ 半導体素子（ＤＵＴ） ２ 第１搬送部 ３ 第１プロービング部 ４ 第１ステーション（第１検査系） ５ 第１プローブカード ５ａ 第１プローブ針 ６ 第１プローバ ６ａ 第１ローダ部 ７ 第１ローダ ８ 第１アンローダ ９ 第１アライメント部 ９ａ 第１アライメント光学系 １０ 第１ウェハチャック １１ 半導体ウェハ １１ａ 半導体素子（ＤＵＴ） １２ 第２搬送部 １３ 第２プロービング部 １４ 第２ステーション（第２検査系） １５ 第２プローブカード １５ａ 第２プローブ針 １６ 第２プローバ １６ａ 第２ローダ部 １７ 第２ローダ １８ 第２アンローダ １９ 第２アライメント部 １９ａ 第２アライメント光学系 ２０ 第２ウェハチャック ２１ 不良判別命令（不良品有無の判定） ２２ 前段検査（所定項目の検査） ２３ 後段検査（次項目の検査） ２４ 検査開始 ２５ 第１検査項目 ２６ 第ｍ検査項目 ２７ 保留状態実行 ２８ ＦＡＩＬ処理 ２９ 保留状態解除 ３０ 第ｍ+1検査項目 ３１ 第ｎ検査項目 ３２ PASS／FAIL判定 ３３ 検査終了 ４０ テスタ本体部 ４１ 制御用回路（制御手段） ４２ 保留用回路（保留手段） ４３ Ｘ方向 ４４ Ｙ方向 ４５ Ｚ方向 ４６ θ回転

Claims (4)

【特許請求の範囲】
1. 【請求項１】 プローバを用いる半導体素子の検査方法
   であって、 複数個の検査系でプローブ検査を行う半導体ウェハを準
   備し、 前記複数個の検査系において、各々の半導体ウェハに形
   成された半導体素子を前記プローバによってそれぞれ検
   査し、 所定検査終了後、各検査系ごとの不良品有無の判定を行
   うことによって、良品の半導体素子が存在した検査系に
   ついてはそこで検査を保留状態とし、検査済みの半導体
   素子が全て不良品となった検査系については繰り返して
   未検査の半導体素子の所定検査を行うことを特徴とする
   半導体素子の検査方法。
2. 【請求項２】 プローバを用いる半導体素子の検査方法
   であって、 ２つの検査系である第１および第２検査系でプローブ検
   査を行う半導体ウェハを準備し、 前記第１および第２検査系において、各々の半導体ウェ
   ハに形成された半導体素子の中の所定個数を前記プロー
   バによってそれぞれ所定項目検査し、 所定項目の検査終了後、各検査系ごとの不良品有無の判
   定を行うことによって、良品が存在する一方の検査系に
   ついてはその検査を保留状態とし、 所定個数の半導体素子全てが不良品となった他方の検査
   系では、他の半導体素子について前記所定項目の検査を
   繰り返して行い、 前記他方の検査系に良品が存在した時点で、前記一方の
   検査系の保留状態を解除し、 ２つの検査系とも良品の半導体素子について、次項目の
   検査を行うことを特徴とする半導体素子の検査方法。
3. 【請求項３】 請求項１または２記載の半導体素子の検
   査方法であって、前記複数個の検査系または前記第１検
   査系と第２検査系とを１つのテスタ本体部が制御するこ
   とを特徴とする半導体素子の検査方法。
4. 【請求項４】 ２つの検査系を備えた半導体素子の検査
   装置であって、 半導体ウェハを搬送する第１搬送部と前記半導体ウェハ
   に形成された半導体素子のプローブ検査が行われる第１
   プロービング部とを備えた第１検査系と、 半導体ウェハを搬送する第２搬送部と前記半導体ウェハ
   に形成された半導体素子のプローブ検査が行われる第２
   プロービング部とを備えた第２検査系と、 前記第１および第２検査系に接続され、かつ検査時に各
   々の検査系の第１または第２プローバに設置された第１
   または第２プローブカードに電気信号を印加するテスタ
   本体部とを有し、 前記テスタ本体部に、前記第１または第２プローバを別
   々に制御する制御手段と、検査保留状態の検査系の電気
   的印加条件を変化させない保留手段とが設けられている
   ことを特徴とする半導体素子の検査装置。