JPH0939309A

JPH0939309A - 読み出し専用メモリ、及び読み出し専用メモリを用いたプリンタ装置

Info

Publication number: JPH0939309A
Application number: JP19762095A
Authority: JP
Inventors: Kyoichi Ono; 恭一大野; Atsushi Kojima; 淳小嶋
Original assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Current assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Priority date: 1995-08-02
Filing date: 1995-08-02
Publication date: 1997-02-10

Abstract

(57)【要約】【課題】本発明はプリンタ装置に係り、特に複数のＣ
ＰＵを内蔵するプリンタ装置において、制御用ＲＯＭの
容量を小さくし、メンテナンスを容易とし、着脱可能な
ＥＭＣをオプションとして接続する場合でも、オプショ
ン用コネクタのピン数を増加することのないプリンタ装
置を提供することを目的とする。【解決手段】本発明は８ビットのＣＰＵ２と、３２ビ
ットのＲＩＳＣ・ＣＰＵ（ＣＰＵ３）を使用し、両ＣＰ
Ｕ２及び３の制御プログラムを制御用ＲＯＭ４に記憶
し、電源投入初期時、システムＲＯＭ１１の制御により
制御用ＲＯＭ４からＣＰＵ３の駆動に必要な制御プログ
ラム（制御データ）をＲＡＭ１２に読み出し、以後ＣＰ
Ｕ３の制御をＲＡＭ１２に記憶した制御データに従って
行う。そして、制御用ＲＯＭ４に記憶したプログラムに
基づいてＣＰＵ２がホスト機器から出力される印字情報
をデータＲＡＭ２２に入力し、データＲＡＭ２２に入力
した印字情報をＣＰＵ３の制御に従って解析処理し、ビ
ットマップデータに変換し、エンジン本体１９に出力し
て記録紙に印字を行う構成である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ等のホスト機器から出力される印字情報に従って
印字処理を行うプリンタ装置に関する。

【０００２】

【従来の技術】パーソナルコンピュータやオフィスコン
ピュータ等のホスト機器に接続され、ホスト機器から出
力される印字情報に基づき記録紙に印字を行う印字装置
として各種のプリンタ装置が知られている。このような
プリンタ装置は、ホスト機器とプリンタ装置間で印字情
報の授受を行い、入力した印字情報のコマンド解析を行
い、ビットマップデータに変換した後、このデータをメ
モリに展開し、記録紙に印字出力するものである。

【０００３】上述のようなプリンタ装置において、今
日、装置の高機能化、高速化の要求が大きく、この為、
プリンタ装置内に使用するＣＰＵ（中央処理部）とし
て、３２ビットのＲＩＳＣ・ＣＰＵが広く採用されてい
る。

【０００４】しかし、ＲＩＳＣ・ＣＰＵに上述の処理を
全て行わせる場合、ＲＩＳＣ・ＣＰＵの機能を充分に発
揮できない。例えば、ホスト機器とプリンタ装置間で印
字情報の授受を行う場合、プリンタ装置からホスト機器
にアクノリッジ信号、ビィジィー信号等の制御信号が出
力され、ホスト機器から例えば８ビット毎に印字情報が
出力され、頻繁に割り込み処理が入る。この為、プリン
タ装置内の他の処理、例えばコマンド解析やビットマッ
プデータの展開が途中で分断され、キャシュ機能等を有
効に活用できず、効率良い印字処理を行うことができな
い。

【０００５】そこで、従来８ビット、或いは１６ビット
の低価格のＣＰＵをホスト機器から出力される印字情報
の受信用に使用し、ＲＩＳＣ・ＣＰＵを印字情報のコマ
ンド解析やビットマップデータの展開制御に使用するプ
リンタ装置が開発されている。

【０００６】

【発明が解決しようとする課題】しかしながら従来のプ
リンタ装置では、以下の問題を有する。すなわち、
（イ）先ず、従来のプリンタ装置の構成では各ＣＰＵ毎
に制御用ＲＯＭが必要である。特に、ＲＩＳＣ・ＣＰＵ
を使用する場合、そのＣＰＵの高性能、高機能を発揮さ
せる為、高速な読み出しの可能なＲＯＭデバイスが必要
であると共に、プログラム自体も大きな容量となるの
で、ＲＩＳＣ・ＣＰＵの制御用ＲＯＭだけでも高価であ
る。

【０００７】（ロ）また、プリンタ装置に着脱可能なオ
プションとしてＥＭＣ（エミュレーション・カートリッ
ジカード）を接続し、印字処理を行う場合、各ＣＰＵを
制御する為の制御用ＲＯＭをＥＭＣ内に備えなければな
らない。また、複数の制御用ＲＯＭをＥＭＣに内蔵する
為、オプション用コネクタのピン数も増加する必要があ
る。

【０００８】（ハ）さらに、２個のＣＰＵを使用して印
字処理を行う場合、仕様の変更や機能の変更を行う度
に、各制御用ＲＯＭの変更だけではすまず、全ての制御
用ＲＯＭの交換又は変更が必要となり、メンテナンス性
が悪い。

【０００９】本発明の課題は、複数のＣＰＵを内蔵する
プリンタ装置において、制御用ＲＯＭの容量を小さく
し、メンテナンスを容易とし、ＥＭＣをオプションとし
て接続する場合でも、オプション用コネクタのピン数を
増加することのないプリンタ装置を提供することを目的
とする。

【００１０】

【課題を解決するための手段】上記目的は本発明によれ
ば、ホスト機器から出力される印字情報の入力制御を行
う第１のＣＰＵと、該第１のＣＰＵの制御により入力し
た印字情報を解析し、解析データの展開処理を行う第２
のＣＰＵを有するプリンタ装置に使用され、前記第１の
ＣＰＵの制御プログラムを記憶すると共に、前記第２の
ＣＰＵの制御プログラムを記憶する読み出し専用メモリ
を提供することにより達成される。

【００１１】また、上記読み出し専用メモリは、例えば
装置本体に対して装脱可能に構成するものであってもよ
い。一方、上記目的は本発明によれば、第１のＣＰＵ
と、第２のＣＰＵを有するプリンタ装置において、前記
第１のＣＰＵの制御プログラムを記憶すると共に、前記
第２のＣＰＵの制御プログラムを記憶する読み出し専用
記憶手段と、初期時、前記読み出し専用記憶手段から前
記第２のＣＰＵの制御プログラムを読み出し、該制御プ
ログラムを記憶手段に書き込む転送手段とを有し、前記
第２のＣＰＵは以後、前記記憶手段に書き込まれた制御
プログラムに従って駆動するように構成することで達成
できる。

【００１２】このように構成すれば、第１のＣＰＵと第
２のＣＰＵを１個の読み出し専用記憶手段（メモリ）で
駆動でき、メモリを削減できる。また、仕様の変更や機
能の変更が生じた場合でも、１個の読み出し専用記憶手
段（メモリ）を交換するだけでよい。

【００１３】また、前記転送手段は、例えば小容量の読
み出し専用記憶手段に記憶されたシステムプログラムに
従って、前記記憶手段に制御プログラムを書き込む構成
でも良い。

【００１４】この場合、第２のＣＰＵのシステム制御を
行う読み出し専用記憶手段が必要となるが、小容量であ
り、装置全体のメモリ容量は従来に比べて小さくなる。
また、前記第１のＣＰＵは、例えばホスト機器から出力
される印字情報の入力制御を行い、前記第２のＣＰＵ
は、例えば前記第１のＣＰＵの制御により入力した印字
情報を解析し、該解析データの展開処理を行う構成であ
る。

【００１５】さらに、前記読み出し専用記憶手段は、例
えば装置本体に対して装脱可能である。このように構成
することで、第１、第２のＣＰＵを１個の読み出し専用
記憶手段（ＥＭＣ）に内蔵することができ、例えば装置
本体への電源投入時（初期時）、第２のＣＰＵの制御プ
ログラムを装置本体のＲＡＭに記憶し、以後第２のＣＰ
Ｕの駆動制御をＲＡＭに記憶した制御プログラに従って
行うことで、メモリを削減できる。

【００１６】また、上記のように構成することで、装置
本体とＥＭＣを接続するコネクタの接続ピンの数が増加
することがない。すなわち、複数のＣＰＵを駆動する場
合、それぞれのＣＰＵを駆動する為の読み出し専用メモ
リを個々に記憶手段（ＥＭＣ）に内蔵し、ＣＰＵのそれ
ぞれと接続しなければならず、かかる場合、コネクタの
接続ピンの数が増加するが、上記本発明のように駆動制
御することでコネクタの接続ピン数を増加することがな
い。

【００１７】

【発明の実施の形態】以下、本発明を適用したプリンタ
装置の一実施例を説明する。図１は一実施例のプリンタ
装置の制御回路ブッロク図である。尚、特に本実施例で
はプリンタ装置自体の構成は示さないが、パーソナルコ
ンピュータ等のホスト機器に、例えばセントロニクスＩ
／Ｆを介して接続している。また、ＬＥＤ素子を光書き
込みに用いたプリンタ装置であれば、ＬＥＤヘッドや感
光体ドラム等を内蔵し、また、記録紙を搬送する用紙搬
送装置も内蔵されている。

【００１８】図１において、制御回路（Ｉ／Ｆ制御回路
（Ｉ／Ｆコントローラ））１は、８ビットのＣＰＵ２と
３２ビットのＲＩＳＣ・ＣＰＵ（以下、単にＣＰＵとい
う）３の２個のＣＰＵを有する、所謂デュアルＣＰＵで
構成されている。ＣＰＵ２はホスト機器から出力される
印字情報の受信処理や、受信データの解析処理を行い、
ＣＰＵ３は印字情報に含まれるコマンドの解析処理や、
ビットマップデータの展開処理、及びプリンタ装置１全
体のシステム制御を行う。

【００１９】ＣＰＵ２には制御用ＲＯＭ４、ＥＭＣＩ／
Ｆ５、データＲＡＭ６、パラレルＩ／Ｆ７、シリアルＩ
／Ｆ８が、バス線Ａを介して接続されている。制御用Ｒ
ＯＭ４は後述するメモリ領域を有し、ＣＰＵ２の制御プ
ログラムと制御データを記憶すると共に、ＣＰＵ３の制
御データを記憶する。ＥＭＣＩ／Ｆ５は、プリンタ装置
１に接続されたＥＭＣから出力されるデータを入力制御
するインターフェイスであり、コネクタ５’を介して接
続されたＥＭＣ１０内の制御プログラム及び制御データ
がＥＭＣＩ／Ｆ５を介して入力する。尚、データＲＡＭ
６はＣＰＵ２の印字処理の際発生するデータを一時格納
するワーク領域である。

【００２０】また、パラレルＩ／Ｆ７は、セントロニク
スＩ／Ｆコネクタ７’を介して接続されたホスト機器か
らの印字情報を入力制御するインターフェイスである。
また、シリアルＩ／Ｆ８は、ＲＳ−２３２ＣＩ／Ｆコネ
クタ８’を介して接続されたホスト機器からの印字情報
を入力制御するインターフェイスである。

【００２１】一方、ＣＰＵ３にはバス線Ｂを介してシス
テムＲＯＭ１１、ＲＡＭ１２、データＲＡＭ１３、フォ
ントＲＯＭ１４、フォントＩ／Ｆ１５、ビデオＩ／Ｆ１
６、オペレーションパネルＩ／Ｆ１７が接続されてい
る。システムＲＯＭ１１は、上述の制御用ＲＯＭ４に記
憶されたＣＰＵ３の制御データを読み出し、ＲＡＭ１２
にその制御データを書き込み、以後処理をＲＡＭ１２に
書き込んだ制御データに移行する処理プログラムのみ記
憶する。したがって、極めて小容量のメモリ領域で構成
されている。

【００２２】ＲＡＭ１２は上述のように、制御用ＲＯＭ
４から読み出した制御データを記憶するメモリであり、
データＲＡＭ１３はＣＰＵ３の印字処理の際発生するデ
ータを一時格納するワーク領域である。

【００２３】また、フォントＲＯＭ１４は、文字コード
に対応したビットマップデータを記憶するメモリであ
り、印字情報に含まれる文字コードに対応するビットマ
ップデータをビデオＩ／Ｆ１６を介してエンジン本体１
９に出力する。尚、フォントＩ／Ｆ１５は、プリンタ装
置１にオプションとしてフォントカートリッジ１８が接
続された時、フォントカートリッジ１８から出力される
ビットマップデータの入力制御を行うインターフェイス
である。

【００２４】また、ビデオＩ／Ｆ１６は、信号線１６’
でエンジン本体１９に接続され、例えばフォントＲＯＭ
１４から読み出すビットマップデータをエンジン本体１
９に出力する。尚、オペレーションパネルＩ／Ｆ１７に
は、例えば信号線１７’を介して装置本体のオペレーシ
ョンパネル２０が接続され、オペレーションパネル２０
に配設された表示部に表示データを出力し、オペレーシ
ョンパネル２０に設けられたキースイッチの操作信号を
入力する。

【００２５】一方、アービタ２１はＣＰＵ２側のバス線
ＡとＣＰＵ３側のバス線Ｂに接続され、両バス線Ａ、Ｂ
間でデータの授受を行う。また、データＲＡＭ２２はア
ービタ２１でのデータの授受の際、データを保持する為
のメモリである。

【００２６】以上の構成のプリンタ装置１において、図
２は、制御用ＲＯＭ４に記憶するＣＰＵ３の制御データ
をＲＡＭ１２に書き込む回路構成を説明する図である。
同図において、ＣＰＵ２、３、制御用ＲＯＭ４、システ
ムＲＯＭ１１、ＲＡＭ１２は、上述の図１で説明した回
路であり、フリップフロップ（以下、Ｆ／Ｆで示す）２
４、セレクタ２５、スリーステートバッファ２６は上述
のアービタ２１に内蔵される回路である。尚、図２に示
すＦ／Ｆ２４、セレクタ２５、スリーステートバッファ
２６は、特に装置本体への電源投入時（初期時）に駆動
する回路である。

【００２７】Ｆ／Ｆ２４はＣＰＵ２をホールド又はリセ
ット状態に設定し、セレクタ２５に選択信号を出力し、
スリーステートバッファ２６を駆動又は非駆動状態（フ
ロート状態）に設定する回路である。装置本体の電源を
投入すると（又は、装置本体の電源をリセットする
と）、Ｆ／Ｆ２４からＣＰＵ２に対しホールド信号が出
力し、ＣＰＵ２をホールド状態（すなわち、リセットが
かかったままの状態）に設定する。また、Ｆ／Ｆ２４か
らセレクタ２５に対しセレクト信号を出力し、ＣＰＵ３
の出力するアドレス信号を選択して制御用ＲＯＭ４に出
力する。制御用ＲＯＭ４はセレクタ２５を介して出力す
るアドレス信号に従って制御用ＲＯＭ４のプログラム等
を読み出し、スリーステートバッファ２６を介してＲＡ
Ｍ１２に書き込む。

【００２８】一方、ＣＰＵ３から解除信号がＦ／Ｆ２４
に入力すると、Ｆ／Ｆ２４からＣＰＵ２に対しリセット
信号を出力し、ＣＰＵ２のホールド状態を解除する。ま
た、Ｆ／Ｆ２４からセレクタ２５に対しセレクト信号を
出力し、ＣＰＵ２の出力するアドレス信号を選択して制
御用ＲＯＭ４に出力する。さらに、Ｆ／Ｆ２４からスリ
ーステートバッファ２６に対し制御信号を出力し、スリ
ーステートバッファ２６の駆動をフロート状態（非駆動
状態）に設定する。したがって、この場合、制御用ＲＯ
Ｍ４はセレクタ２５を介して出力するＣＰＵ２のアドレ
ス信号に従って制御用ＲＯＭ４のデータを読み出し、バ
ス線Ａに出力する。

【００２９】以上の回路構成のプリンタ装置１におい
て、上述の制御用ＲＯＭ４は図３に示すメモリ構成であ
る。すなわち、前述のように、制御用ＲＯＭ４はＣＰＵ
２の制御プログラムと制御データを記憶すると共に、Ｃ
ＰＵ３の制御データを記憶し、例えばアドレスａの領域
はＣＰＵ２の制御プログラムと制御データを記憶する領
域であり、アドレスｂの領域はＣＰＵ３の制御データを
記憶する領域である。

【００３０】尚、本実施例ではアドレスａの領域の中
で、ＣＰＵ２の制御プログラムと制御データが実際に記
憶されているのはアドレスａ１の領域であり、アドレス
ａ２はデータ容量が大きい場合に対処する予備領域であ
る。同様に、ＣＰＵ３の制御データについても、実際に
記憶されている領域はアドレスｂ１であり、アドレスｂ
２はこのデータの容量が大きい場合の予備領域である。

【００３１】また、アドレスｂ１に記憶するＣＰＵ３の
制御データは所定の手法で圧縮処理されたデータであ
る。尚、この圧縮手法は、例えばハフマン符号、算術符
号、等のアルゴリズムがあるが、本実施例では圧縮対象
が３２ビットＲＩＳＣ・ＣＰＵの命令コードである為、
基本的に命令が３２ビット固定長で、移動命令や算術演
算、論理演算等の限られた命令に対応する圧縮手法を用
いる。

【００３２】次に、上述の構成のプリンタ装置の処理動
作を説明する。先ずプリンタ装置１の電源を投入する
と、Ｆ／Ｆ２４からセレクト信号がセレクタ２５に出力
し、セレクタ２５がＣＰＵ３を選択することから、以後
ＣＰＵ３から出力するアドレス信号に従って駆動する。
ここで、ＣＰＵ３はシステムＲＯＭ１１に記憶されたシ
ステムプログラムに基づいて駆動し、前述のようにシス
テムＲＯＭ１１には制御用ＲＯＭ４からＣＰＵ３の制御
データを読み出すプログラムが記憶されており、ＣＰＵ
３の制御に従って制御用ＲＯＭ４のアドレス領域ｂ１か
らＣＰＵ３の制御データを読み出す。具体的には、ＣＰ
Ｕ３から出力するアドレス信号に従って、図３に示すア
ドレスｂ１−０、ｂ１−１、ｂ１−２、・・・の順に順
次アドレス指定し、アドレス領域ｂ１に記憶された制御
データをスリーステートバッファ２６を介してＲＡＭ１
２に書き込む。

【００３３】尚、制御用ＲＯＭ４に記憶された制御デー
タは前述のように圧縮処理されており、システムプログ
ラムに従って圧縮方式に対応した復元方式で圧縮データ
を伸張し、ＲＡＭ１２に書き込む。

【００３４】上述の処理により、制御用ＲＯＭ４のアド
レス領域ｂ１に記憶された全ての制御データがＲＡＭ１
２に書き込まれると、ＣＰＵ３は、このことを制御デー
タの最後に付加された識別子等で判断し、以後の処理を
ＲＡＭ１２に新たに書き込まれた制御データに移すべく
ＲＡＭ１２のアドレスにジャンプすると共に、解除信号
をＦ／Ｆ２４に出力する。

【００３５】Ｆ／Ｆ２４は解除信号が入力すると、前述
のようにＦ／Ｆ２４からＣＰＵ２に対しリセット信号を
出力し、ＣＰＵ２のホールド状態を解除し、セレクタ２
５に対しセレクト信号を出力し、以後ＣＰＵ２のアドレ
ス信号の出力を選択する。この為、以後ＣＰＵ２から出
力されるアドレス信号ａ１−０、ａ１−１、ａ１−２、
・・・の順に制御用ＲＯＭ４から制御データが読み出さ
れる。したがって、ＣＰＵ２は、ここで初めて電源投入
直後のような状態となる。また、この時、スリーステー
トバッファ２６はＦ／Ｆ２４から出力される制御信号に
従ってフロート状態に設定されており、制御用ＲＯＭ４
から出力されたデータはバス線Ａに出力され、以後制御
用ＲＯＭ４に記憶されたアドレス領域ａ１の制御データ
に従ってＣＰＵ２を駆動する。

【００３６】ＣＰＵ２は前述のように、ホスト機器から
出力される印字情報を入力制御する中央処理部であり、
例えばセントロニクスＩ／Ｆを介して接続されたホスト
機器の印字情報をパラレルＩ／Ｆ７→バス線Ａ→アービ
タ２１を介してデータＲＡＭ２２に書き込む。その後、
制御をＣＰＵ３に移行し、データＲＡＭ２２に記憶した
印字情報の解析処理をＣＰＵ３の制御に従って行う。Ｃ
ＰＵ３は前述のように、３２ビット構成のＲＩＳＣ・Ｃ
ＰＵであり、印字情報のコマンド解析を高速で行い、印
字情報に含まれる文字コードはフォントＲＯＭ１４で対
応するビットマップデータに変換し、印字情報に含まれ
る制御コマンドは解析処理し、当該コマンドが指示する
命令を実行する。その後、指定する処理が施されたビッ
トマップデータはビデオＩ／Ｆ１６を介してエンジン本
体１９に出力され、例えばフレームメモリに高速で展開
した後、印字ヘッドにより記録紙にデータを印字する。

【００３７】以上のように処理することにより、ＣＰＵ
２の制御によりホスト機器から印字情報を入力し、ＲＩ
ＳＣ・ＣＰＵであるＣＰＵ３により高速に印字情報の解
析処理、及びビットマップデータの展開処理を行うもの
であり、ＣＰＵ２及び３を効率良く使用し、印字処理を
行うことができる。

【００３８】尚、上述の実施例では制御用ＲＯＭ４に記
憶した制御データを使用し、ＣＰＵ２及び３の駆動制御
を行ったが、プリンタ装置１にＥＭＣ１０を接続し、Ｅ
ＭＣ１０内の制御用ＲＯＭ１０’を使用してＣＰＵ２及
び３を駆動制御してもよい。かかる場合、上述の実施例
と同様に制御でき、例えばプリンタ装置１の電源を投入
すると、Ｆ／Ｆ２４からセレクト信号がセレクタ２５に
出力し、セレクタ２５がＣＰＵ３を選択し、以後ＣＰＵ
３から出力するアドレス信号に従って制御用ＲＯＭ１
０’を駆動し、制御用ＲＯＭ１０’からＣＰＵ３の制御
データを読み出し、ＲＡＭ１２に書き込む。そして、全
ての制御データがＲＡＭ１２に書き込まれると、ＣＰＵ
３は解除信号をＦ／Ｆ２４に出力し、ＣＰＵ２に対しリ
セット信号を出力し、ＣＰＵ２のホールド状態を解除
し、以後ＣＰＵ２から出力されるアドレス信号に従って
駆動制御する。

【００３９】このように、ＥＭＣ１０に記憶した制御用
ＲＯＭ１０’によりＣＰＵ２及び３を駆動制御すること
ができ、例えばＣＰＵ２及び３に対する制御プログラム
をＥＭＣ毎に作成し、プリンタ装置１の仕様変更なしに
複数種のプリンタ装置の仕様を実現することができる。

【００４０】

【発明の効果】本発明によれば、複数のＣＰＵの制御を
１個の制御用ＲＯＭで実現することができ、メモリ容量
を小さくすることができる。

【００４１】また、仕様の変更や機能の変更が生じた場
合、制御用ＲＯＭの内容を変え、又は制御用ＲＯＭを交
換するだけでよく、極めてメンテナンスの優れたもので
ある。

【００４２】また、制御用ＲＯＭをプリンタ装置に着脱
可能なＥＭＣに内蔵し、複数のＣＰＵを駆動できるの
で、プリンタ装置の仕様に合った制御プログラムを設定
でき、プリンタ装置の仕様の変更をプログラムを書き換
えることで実現できる。

【００４３】さらに、上記のようにプリンタ装置にＥＭ
Ｃを接続し、複数のＣＰＵを駆動しても、コネクタの接
続ピン数を増加することがない。

【図面の簡単な説明】

【図１】一実施例のプリンタ装置の制御回路ブッロク図
である。

【図２】制御用ＲＯＭに記憶するＲＩＳＣ・ＣＰＵの制
御データをＲＡＭに書き込む回路構成を説明する図であ
る。

【図３】制御用ＲＯＭのメモリ構成である。

【符号の説明】

１Ｉ／Ｆコントローラ２、３ＣＰＵ４制御用ＲＯＭ５ＥＭＣＩ／Ｆ５’ コネクタ６データＲＡＭ７パラレルＩ／Ｆ７’ コネクタ８シリアルＩ／Ｆ８’ コネクタ１０ＥＭＣ１０’ 制御用ＲＯＭ１１システムＲＯＭ１２ＲＡＭ１３データＲＡＭ１４フォントＲＯＭ１５フォントＩ／Ｆ１６ビデオＩ／Ｆ１６’ 信号線１７オペレーションパネルＩ／Ｆ１７’ 信号線１８フォントカートリッジ１９エンジン本体２０オペレーションパネル２１アービタ２２データＲＡＭ２４Ｆ／Ｆ２５セレクタ２６スリーステートバッファＡ、Ｂバス線

Claims

【特許請求の範囲】

【請求項１】ホスト機器から出力される印字情報の入
力制御を行う第１のＣＰＵと、該第１のＣＰＵの制御に
より入力した印字情報を解析し、解析データの展開処理
を行う第２のＣＰＵを有するプリンタ装置に使用され、前記第１のＣＰＵの制御プログラムを記憶すると共に、
前記第２のＣＰＵの制御プログラムを記憶することを特
徴とする読み出し専用メモリ。
【請求項２】ホスト機器から出力される印字情報の入
力制御を行う第１のＣＰＵと、該第１のＣＰＵの制御に
より入力した印字情報を解析し、解析データの展開処理
を行う第２のＣＰＵを有するプリンタ装置に使用され、前記第１のＣＰＵの制御プログラムを記憶すると共に、
前記第２のＣＰＵの制御プログラムを記憶し、装置本体
に対して装脱可能であることを特徴とする読み出し専用
メモリ。
【請求項３】第１のＣＰＵと、第２のＣＰＵを有する
プリンタ装置において、前記第１のＣＰＵの制御プログラムを記憶すると共に、
前記第２のＣＰＵの制御プログラムを記憶する読み出し
専用記憶手段と、初期時、前記読み出し専用記憶手段から前記第２のＣＰ
Ｕの制御プログラムを読み出し、該制御プログラムを記
憶手段に書き込む転送手段と、を有し、前記第２のＣＰＵは以後、前記記憶手段に書き込まれた
制御プログラムに従って駆動することを特徴とするプリ
ンタ装置。
【請求項４】前記転送手段は、小容量の読み出し専用
記憶手段に記憶されたシステムプログラムに従って、前
記記憶手段に制御プログラムを書き込むことを特徴とす
る請求項３記載のプリンタ装置。
【請求項５】前記第１のＣＰＵはホスト機器から出力
される印字情報の入力制御を行い、前記第２のＣＰＵは
前記第１のＣＰＵの制御により入力した印字情報を解析
し、該解析データの展開処理を行うことを特徴とする請
求項３記載のプリンタ装置。
【請求項６】前記読み出し専用記憶手段は、装置本体
に対して装脱可能であることを特徴とする請求項３記載
のプリンタ装置。