JPH1120242A - 多ポート対応プリンタ装置 - Google Patents

Abstract

(57)【要約】 【課題】 低コスト、小型化を図り同時並列処理が可能
な多ポート対応プリンタ装置を提供する。 【解決手段】 ホストコンピュータにより印刷データを
受信する複数の入力ポート１と、受信処理を制御するた
めにポートごとに用意された受信制御部２１，２２と、
複数のポートそれぞれに用意され受信したデータを格納
する複数の受信バッファ３１，３２と、複数のポートで
受信された印刷データを解析し印刷画像データを生成す
る複数のデコード部４１，４２を有し、装置に一つのプ
リンタエンジンデバイス７とそのエンジンを制御しデコ
ード部が生成した印刷データを印刷していく印刷部６、
そして、ポート毎に用意されるいくつかのモジュールと
装置に一つの印刷部を制御して装置全体の処理を円滑に
制御する制御部５を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の入力ポート
を有するプリンタ装置にあって、各ポートにて最低限の
ハードウエアを用意して同時に並列処理ができかつ高速
に印刷できる多ポート対応プリンタ装置に関する。

【０００２】

【従来の技術】従来、複数の入力ポートを有するプリン
タ装置において、処理するＣＰＵが装置内に一つしかな
い場合には、複数の入力ポートに接続されたホストコン
ピュータから送付される印刷データは、排他的に一つの
ポートに入力されるデータのみにつき印刷動作の対象と
なっている。

【０００３】この場合、複数ポートを持ちながら排他的
な動作しかしないのでは、複数のホストコンピュータの
接続をつなぎ直すことなく印刷ができるという効果しか
なく、複数の入力ポートを有するメリットが十分発揮さ
れず、同時並列処理が行われていない。これは一つのＣ
ＰＵに対してホストコンピュータからの印刷データを受
信し解析する機構を一つしか保有できないことによる。

【０００４】このため、同時並列処理を行うべく、複数
の入力ポートそれぞれにＣＰＵを有し、ホストデータ受
信から画像データの生成までコントローラにてそれぞれ
のポートで処理し、プリンタエンジンデバイスのみを共
有するものがあり、それぞれのポートでのデータ処理／
エンジンへの印刷画像データの生成処理を並列に動作さ
せることができて、マルチポートプリンタとしての高い
処理性能を有する。

【０００５】

【発明が解決しようとする課題】上述のマルチポートプ
リンタは、それぞれの入力ポートに処理ＣＰＵを搭載す
ることになり、複数のホストコンピュータから同時にデ
ータを送られたとしても処理速度については、何ら問題
はない。

【０００６】ところが、各ポートに処理ＣＰＵを搭載し
た場合には、必然的にコントローラのコストが高くな
り、更に、コントローラ基盤実装上も面積を多く取らざ
るを得ない。

【０００７】本発明は、上述の問題に鑑み、各ポートに
処理ＣＰＵ搭載することなく、コントローラのコスト低
減およびコントローラ実装基盤の小面積化を図るように
した多ポート対応プリンタ装置の提供を目的とする。

【０００８】

【課題を解決するための手段】上述の問題を達成する本
発明は、次の発明特定事項を有する。

【０００９】（１）ホストコンピュータからの印刷デー
タを受信するインタフェースを複数備え、この複数のホ
ストコンピュータからの印刷データの受信を同時に可能
とするプリンタ装置において、全体をコントロールする
ＣＰＵを一つ搭載した制御部を備え、上記ＣＰＵの配下
にて動作するインタフェースポート、受信制御部、印刷
データを格納する受信バッファ、上記印刷データを解析
して印刷画像データを生成するデコード部それぞれをポ
ート個数分備え、更に、上記ＣＰＵにてコントロールさ
れる一つの印刷部を備えたことを特徴とする。

【００１０】（２）上記（１）において、受信制御部、
デコード部、印刷部それぞれの処理部分に簡易ＣＰＵを
配置したことを特徴とする。

【００１１】本発明は、それぞれのポートに印刷データ
処理のための最低限のハードウエア資源を用意し、他方
可能な限りハードウエア資源を共通なものとし、制御部
にてポート毎に用意されるいくつかのモジュールと一つ
の印刷部とを制御下に置き、装置全体の処理を円滑に制
御するものである。

【００１２】

【発明の実施の形態】ここで、図を参照して本発明の実
施の形態の一例を説明する。図１は、一例の基本ブロッ
ク図であり、二つのポートを有する場合を例示する。

【００１３】図１において、ホストコンピュータから印
刷データを受信する複数の入力ポート１１、この入力ポ
ート１１の通信手順（例えばシリアル／パラレル）の制
御と、後述の受信バッファにデータを格納してゆく受信
制御部２１、各ポート毎に受信したデータを格納する受
信バッファ３１、印刷データを解析して印刷画像データ
を生成するデコード部４１を有する。

【００１４】もう一つのポートについても、ポート１
２、受信制御部２２、受信バッファ３２、デコード部４
２を同様に有する。

【００１５】装置内には一つのプリンタエンジンデバイ
ス７、このエンジンを制御し各ポートのデコード部４
１，４２が生成した印刷データを印刷する印刷部６、ポ
ート毎に用意される各モジュールと印刷部６とを制御し
て装置全体の処理を円滑に制御する制御部５を有する。

【００１６】かかるブロック構成によれば、各ポートご
とに受信手段を有し、かつ印刷画像データを生成する機
能を有しており、他方、印刷を行うエンジン７およびそ
れを制御する印刷部６は単一であり、これら各ポートの
機能および印刷部６は、ＣＰＵを内部に有する制御部５
によって制御される。すなわち、受信制御部２１，２
２、デコード部４１，４２、印刷部６は、制御部５のＣ
ＰＵにて処理される処理部分を有し、またこれらはそれ
自体のハードウエアによっても処理される。

【００１７】制御部５は、各ポートを対象としたＣＰＵ
処理時間を、要求の優先度を判断して分け与え、更に無
駄のないようＣＰＵ時間の分配を行う。

【００１８】このため、ＣＰＵを一つしか持たない装置
でも複数用意されたポートでの個々の処理能力と必要な
ＣＰＵ時間を最適に分配することによって、並列処理が
可能となり、装置内の複数ポートから受信したデータの
処理を高速かつ並列に進めることができる。

【００１９】次に、図２により制御部５の動作フローチ
ャートを述べる。

【００２０】ポート１１，１２でそれぞれに接続された
ホストコンピュータよりデータを受信する。受信制御部
２１，２２はそれぞれのポートで同時に動き、それぞれ
に用意された受信バッファ３１，３２に受信したデータ
を格納してゆく。

【００２１】デコード部４１，４２は、受信バッファ３
１，３２に格納されたデータを取り出して、デコード処
理を行い、印刷部６に印刷のために渡す内部データを作
成していく。

【００２２】このとき、受信制御部２１，２２およびデ
コード部４１，４２は、それぞれのポート毎に動作する
ため、４つの処理部分が、ＣＰＵでの処理を必要とす
る。それぞれの処理部分は、ＣＰＵ処理が必要になった
時点で、制御部５にＣＰＵ時間を要求する。制御部５
は、図２の制御フローにもとづき処理を行う。制御部５
は、処理の継続にＣＰＵを必要としなくなった時点、た
とえば「ＤＭＡ回路を起動してＣＰＵを介さずデータの
転送を開始するとき」、また、「文字コードを与えるこ
とによって、文字パターンを生成して内部ＲＡＭ上に文
字パターンを生成する回路を起動するとき」等の状態に
入った時点で速やかにＣＰＵ時間の開放を制御部５に通
知する。

【００２３】制御部５は、それぞれの処理部の優先順位
を判断しながら、的確に各処理部分にＣＰＵ時間を配分
し、装置内の円滑な処理を監視する。

【００２４】デコード部によって印刷データができあが
った時点で、印刷部６に印刷データを渡す。印刷部６も
上記と同様に必要に応じてＣＰＵ時間を制御部５に要求
し、処理を行う。

【００２５】こうして、状態を監視しながら、状態変化
によりＣＰＵ使用要求があると、優先度を判断してＣＰ
Ｕ使用時間を配分し、同時にＣＰＵ開放監視を行い、Ｃ
ＰＵ開放があったとき、ＣＰＵ使用要求をみる。

【００２６】次に、図３にて受信制御部２１，２２、デ
コード部４１，４２、印刷部６の構成例を示す。まず、
受信制御部２１，２２では、受信制御部２１，２２が、
セントロインタフェースのプロトコル制御のためセント
ロコントローラ２ａ、データを直接受信バッファに書き
込むためのＤＭＡ回路２ｂを制御して、セントロインタ
フェースにて接続されたホストコンピュータからのデー
タの送受信手段を実現する。

【００２７】デコード部４１，４２は、ホストコンピュ
ータより送られた印刷のデータの編集を行う。デコード
部４１，４２は、印刷データに含まれるデータの制御コ
ードを解析するために、基本シーケンスデコード回路を
制御して処理を行い、印刷データ格納ＲＡＭ４ｄに印刷
に必要な情報を格納していく。そのときに制御コードの
中に文字コードが検出された場合には、フォントコード
ＲＯＭ４ｂ、文字パターン発生回路４ｃ、文字キャッシ
ュＲＡＭ４ｄを制御して、文字コードをピットマップイ
メージに変換し、印刷に可能な情報として印脱データ格
納ＲＡＭ４ａに格納していく。

【００２８】すなわち、デコード部４１，４２は、アウ
トライン文字データの入ったフォントコードＲＯＭ４ｂ
と、そのアウトライン文字をピットマップイメージに展
開する文字パターン発生回路４ｃ、および生成したピッ
トマップ文字パターンを格納する文字キャッシュＲＡＭ
４ｄをもつ。また、受信したデータを印刷部６が処理可
能な印刷データに変換するための基本デコード回路４ｅ
と、変換された印刷データを格納するための印刷データ
格納ＲＡＭ４ａを有する。デコード部４１，４２はこれ
らのハードウエア資源を使いながら、受信バッファ３
１，３２に格納されたホストからの印字データを処理し
ていく。デコード部４１，４２は受信制御部２１，２２
によって起動され、制御部５に対してＣＰＵ時間を要求
して処理を開始するが、ハードウエア動作中には制御部
５にＣＰＵを開放する。

【００２９】印刷部６は、エンジンに出力するピットマ
ップイメージを生成し、完成するとエンジンを制御して
ピットマップイメージを送り出して印刷を実現する。印
刷部６は、印刷データ描画回路６ａを制御し、デコード
部の生成した、印刷データ格納ＲＡＭ４ａから印刷に必
要な情報を読み出しながら、ピットマップイメージを生
成してピットマップイメージ格納ＲＡＭ６ｂに格納して
いく。ピットマップイメージ生成が完了した時点で、エ
ンジンを制御しＤＭＡ回路６ｃを制御しながら、ピット
マップイメージエンジンに送り出していく。

【００３０】すなわち、印刷部６は、デコード部４１，
４２が１枚の印刷データの処理を終了した時点で起動さ
れる。印刷部６にはデコード部４１，４２で生成された
印刷データを読み出してピットマッップイメージに展開
していく印刷データ描画回路６ａを有し、また生成され
たピットマップイメージを格納する、ピットマップイメ
ージ格納ＲＡＭ６ｂおよびエンジンにピットマップイメ
ージを出力するためのＤＭＡ回路６ｃを有している。印
刷部６は、これらのハードウエアおよびエンジン７を制
御するためにＣＰＵ時間を制御部５に要求し、処理を行
う。ハードウエア制御のみで処理が可能な場合はＣＰＵ
時間を開放する。

【００３１】このように、それぞれの処理部が、ＣＰＵ
処理を必要としないハードウエア制御回路を持ち、ＣＰ
Ｕの処理時間を短くすることで、複数の処理部同時動作
が可能となり、また、制御部５が必要なＣＰＵ時間を有
効に割り振り管理することによって、複数ポートから受
信されたデータの効率的な並列処理が可能となる。

【００３２】なお、受信側制御部２１，２２、デコード
部４１，４２、印刷部６の制御部分に簡易ＣＰＵを使用
することにより、例えば８ビット程度の低速、低コス
ト、小型チップを配置することで、メインＣＰＵである
制御部５の占有率を下げることが可能となる。

【００３３】

【発明の効果】以上説明したように本発明によれば、そ
れぞれのポートに処理部を並列に配置し、処理部内の処
理をＣＰＵ処理とハードウエア回路単独処理に分割する
ことによって、ＣＰＵ処理時間を軽減し、複数のポート
からの受信データ処理を並列／分散処理可能としたこと
により、複数ある受信ポートから印字データを、高速に
受信／同時印刷を可能とできる。また、ＣＰＵをポート
ごとに配置することなく単一ＣＰＵにより複数ポートか
らの同時受信印刷、低コスト、小型化を実現することが
できる。

【図面の簡単な説明】

【図１】本発明の実施の形態の一例の基本ブロック図。

【図２】制御部５の動作フローチャート。

【図３】受信制御部２１，２２、デコード部４１，４
２、印刷部６のブロック図。

【符号の説明】

１１，１２ ポート ２１，２２ 受信制御部 ３１，３２ 受信バッファ ４１，４２ デコード部 ５ 制御部 ６ 印刷部 ７ エンジンデバイス

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ホストコンピュータからの印刷データを
   受信するインタフェースを複数備え、この複数のホスト
   コンピュータからの印刷データの受信を同時に可能とす
   るプリンタ装置において、 全体をコントロールするＣＰＵを一つ搭載した制御部を
   備え、 上記ＣＰＵの配下にて動作するインタフェースポート、
   受信制御部、印刷データを格納する受信バッファ、上記
   印刷データを解析して印刷画像データを生成するデコー
   ド部それぞれをポート個数分備え、 更に上記ＣＰＵにてコントロールされる一つの印刷部を
   備えた、 ことを特徴とする多ポート対応プリンタ装置。
2. 【請求項２】 受信制御部、デコード部、印刷部それぞ
   れの処理部分に簡易ＣＰＵを配置した請求項１記載の多
   ポート対応プリンタ装置。