JPH0934728A - データ処理装置および方法 - Google Patents
データ処理装置および方法Info
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- JPH0934728A JPH0934728A JP7207414A JP20741495A JPH0934728A JP H0934728 A JPH0934728 A JP H0934728A JP 7207414 A JP7207414 A JP 7207414A JP 20741495 A JP20741495 A JP 20741495A JP H0934728 A JPH0934728 A JP H0934728A
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- circuit
- timing
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- signal
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Abstract
(57)【要約】
【課題】 任意の、かつ複数の割込要求のタイミング
を、簡単かつ正確に検出、保持する。 【解決手段】 複数の割込要求信号Ａ乃至Ｄを、対応す
る割込ラッチレジスタ１Ａ乃至１Ｄにラッチさせる。条
件選択レジスタ２Ａ乃至２Ｄの所定のものに、高レベル
の信号を書き込むことで、割込ラッチレジスタ１Ａ乃至
１Ｄの出力のうち、所定のものを、アンド回路３Ａ乃至
３Ｄを介して、オア回路４に出力する。オア回路４より
出力された信号の低レベルから高レベルに変化するエッ
ジをエッジ検出回路５で検出し、検出タイミングで発生
されるパルスがカウント値保持レジスタ６に入力された
とき、カウント値保持レジスタ６は、カウンタ７のその
ときのカウント値を保持する。
を、簡単かつ正確に検出、保持する。 【解決手段】 複数の割込要求信号Ａ乃至Ｄを、対応す
る割込ラッチレジスタ１Ａ乃至１Ｄにラッチさせる。条
件選択レジスタ２Ａ乃至２Ｄの所定のものに、高レベル
の信号を書き込むことで、割込ラッチレジスタ１Ａ乃至
１Ｄの出力のうち、所定のものを、アンド回路３Ａ乃至
３Ｄを介して、オア回路４に出力する。オア回路４より
出力された信号の低レベルから高レベルに変化するエッ
ジをエッジ検出回路５で検出し、検出タイミングで発生
されるパルスがカウント値保持レジスタ６に入力された
とき、カウント値保持レジスタ６は、カウンタ７のその
ときのカウント値を保持する。
Description
【０００１】
【発明の属する技術分野】本発明は、データ処理装置お
よび方法に関し、特に任意の複数の割り込み要求のタイ
ミングを、簡単かつ正確に検出し、保持することができ
るようにしたデータ処理装置および方法に関する。
よび方法に関し、特に任意の複数の割り込み要求のタイ
ミングを、簡単かつ正確に検出し、保持することができ
るようにしたデータ処理装置および方法に関する。
【０００２】
【従来の技術】コンピュータのＣＰＵが多くの処理を効
率的に行うことができるように、所定のプログラムを実
行中に他のプログラムを実行させたい場合、ＣＰＵに対
して割り込み要求を入力するようにしている。ＣＰＵ
は、割り込み要求を受けたとき、現在実行中のプログラ
ムを中断し、優先順位および緊急性のより高い処理を実
行する。
率的に行うことができるように、所定のプログラムを実
行中に他のプログラムを実行させたい場合、ＣＰＵに対
して割り込み要求を入力するようにしている。ＣＰＵ
は、割り込み要求を受けたとき、現在実行中のプログラ
ムを中断し、優先順位および緊急性のより高い処理を実
行する。
【０００３】優先順位にはいくつかのレベルがあり、す
べての割り込み要求を緊急に実行することはできない。
例えば、時間的に連続している必要がある一連の処理を
実行中の場合、割り込み処理は禁止される。また、割り
込み処理Ａが割り込み処理Ｂよりも優先される場合、割
り込み処理Ａが終了するまで割り込み処理Ｂの処理は禁
止される。
べての割り込み要求を緊急に実行することはできない。
例えば、時間的に連続している必要がある一連の処理を
実行中の場合、割り込み処理は禁止される。また、割り
込み処理Ａが割り込み処理Ｂよりも優先される場合、割
り込み処理Ａが終了するまで割り込み処理Ｂの処理は禁
止される。
【０００４】また、ＣＰＵが、例えばＤＭＡコントロー
ラなどの別のデバイスにバス権を委ねている場合、ＣＰ
Ｕは、割り込みを受け付けても、そのプログラムを読み
込むことができないことがある。さらに、割り込みプロ
グラムが大きい場合、その中の所定の処理に到達するま
での時間が無視できないほど長くなることもある。
ラなどの別のデバイスにバス権を委ねている場合、ＣＰ
Ｕは、割り込みを受け付けても、そのプログラムを読み
込むことができないことがある。さらに、割り込みプロ
グラムが大きい場合、その中の所定の処理に到達するま
での時間が無視できないほど長くなることもある。
【０００５】以上のように、割り込み処理といえども、
必ずしも緊急に処理されるとは限らない。従って、例え
ば、割り込み処理ルーチン内で、カウンタの値を読み取
り、その割り込みの発生したタイミングを検出しようと
しても、誤差が発生し、しかも、その誤差は一定ではな
い。
必ずしも緊急に処理されるとは限らない。従って、例え
ば、割り込み処理ルーチン内で、カウンタの値を読み取
り、その割り込みの発生したタイミングを検出しようと
しても、誤差が発生し、しかも、その誤差は一定ではな
い。
【０００６】そこで、特定の割り込み信号をトリガとし
て、計時動作を行っているカウンタのカウント値をレジ
スタに保持したり、あるいはカウント動作を停止するこ
とにより、割り込み信号の発生タイミングを正確に検出
し、保存するようにすることが行われている。
て、計時動作を行っているカウンタのカウント値をレジ
スタに保持したり、あるいはカウント動作を停止するこ
とにより、割り込み信号の発生タイミングを正確に検出
し、保存するようにすることが行われている。
【０００７】これは、例えば、ライトペンが表示モニタ
の発光を検知した瞬間の画面の縦方向および横方向の座
標値（水平ラインの数およびピクセルの数）を読み取る
といったような用途に適用されている。
の発光を検知した瞬間の画面の縦方向および横方向の座
標値（水平ラインの数およびピクセルの数）を読み取る
といったような用途に適用されている。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うなカウンタのカウント値を割り込み要求に対応して保
持する従来のシステムは、カウンタの用途がプログラム
毎に変化するため、汎用性を持たせることが困難である
課題があった。また、２以上の割り込みのタイミング
を、簡単かつ正確に検出し、保持することが困難である
課題があった。
うなカウンタのカウント値を割り込み要求に対応して保
持する従来のシステムは、カウンタの用途がプログラム
毎に変化するため、汎用性を持たせることが困難である
課題があった。また、２以上の割り込みのタイミング
を、簡単かつ正確に検出し、保持することが困難である
課題があった。
【０００９】本発明はこのような状況に鑑みてなされた
ものであり、任意のかつ複数の割り込みの発生タイミン
グを、簡単かつ正確に検出し、保持することができるよ
うにするものである。
ものであり、任意のかつ複数の割り込みの発生タイミン
グを、簡単かつ正確に検出し、保持することができるよ
うにするものである。
【００１０】
【課題を解決するための手段】請求項１に記載のデータ
処理装置は、複数の割り込み要求のうちの所定のものを
選択する選択手段と、計数動作を行う計数手段と、計数
手段の計数動作を、選択手段により選択された割り込み
要求に対応して制御する計数制御手段とを備えることを
特徴とする。
処理装置は、複数の割り込み要求のうちの所定のものを
選択する選択手段と、計数動作を行う計数手段と、計数
手段の計数動作を、選択手段により選択された割り込み
要求に対応して制御する計数制御手段とを備えることを
特徴とする。
【００１１】請求項３に記載のデータ処理方法は、複数
の割り込み要求のうちの所定のものを選択し、計数動作
を行い、選択された割り込み要求に対応して計数動作を
制御することを特徴とする。
の割り込み要求のうちの所定のものを選択し、計数動作
を行い、選択された割り込み要求に対応して計数動作を
制御することを特徴とする。
【００１２】請求項１に記載のデータ処理装置において
は、選択手段が、複数の割り込み要求のうちの所定のも
のを選択し、計数手段が、計数動作を行い、計数制御手
段が、計数手段の計数動作を、選択手段により選択され
た割り込み要求に対応して制御する。
は、選択手段が、複数の割り込み要求のうちの所定のも
のを選択し、計数手段が、計数動作を行い、計数制御手
段が、計数手段の計数動作を、選択手段により選択され
た割り込み要求に対応して制御する。
【００１３】請求項３に記載のデータ処理方法において
は、計数動作が、選択された割り込み要求に対応して制
御される。
は、計数動作が、選択された割り込み要求に対応して制
御される。
【００１４】
【発明の実施の形態】図１は、本発明のデータ処理装置
の一実施例の構成を示すブロック図である。この実施例
においては、図示せぬ装置から出力された複数（この実
施例の場合、４個）の割込要求信号Ａ乃至Ｄが、対応す
る４個の割込ラッチレジスタ１Ａ乃至１Ｄ（割込要求保
持手段）に供給され、ラッチされるようになされてい
る。割込ラッチレジスタ１Ａ乃至１Ｄ（以下、適宜、こ
れらを総称して、割込ラッチレジスタ１と称する）の出
力は、タイミング記憶回路２１のアンド回路３Ａ乃至３
Ｄ（以下、適宜、これらを総称して、アンド回路３と称
する）の一方の入力に供給されている。アンド回路３Ａ
乃至３Ｄの他方の入力には、条件選択レジスタ２Ａ乃至
２Ｄ（以下、適宜、これらを総称して、条件選択レジス
タ２と称する）（選択手段）の出力が、それぞれ供給さ
れている。
の一実施例の構成を示すブロック図である。この実施例
においては、図示せぬ装置から出力された複数（この実
施例の場合、４個）の割込要求信号Ａ乃至Ｄが、対応す
る４個の割込ラッチレジスタ１Ａ乃至１Ｄ（割込要求保
持手段）に供給され、ラッチされるようになされてい
る。割込ラッチレジスタ１Ａ乃至１Ｄ（以下、適宜、こ
れらを総称して、割込ラッチレジスタ１と称する）の出
力は、タイミング記憶回路２１のアンド回路３Ａ乃至３
Ｄ（以下、適宜、これらを総称して、アンド回路３と称
する）の一方の入力に供給されている。アンド回路３Ａ
乃至３Ｄの他方の入力には、条件選択レジスタ２Ａ乃至
２Ｄ（以下、適宜、これらを総称して、条件選択レジス
タ２と称する）（選択手段）の出力が、それぞれ供給さ
れている。
【００１５】アンド回路３Ａ乃至３Ｄの論理積演算出力
は、オア回路４により論理和演算が施された後、エッジ
検出回路５に出力されている。エッジ検出回路５は、オ
ア回路４の出力の低レベルから高レベルへの立ち上がり
エッジを検出したとき、パルスを出力するようになされ
ている。カウント値保持レジスタ６（計数制御手段）
は、エッジ検出回路５よりパルスが入力されたとき、カ
ウンタ７（計数手段）のカウント値を保持するようにな
されている。
は、オア回路４により論理和演算が施された後、エッジ
検出回路５に出力されている。エッジ検出回路５は、オ
ア回路４の出力の低レベルから高レベルへの立ち上がり
エッジを検出したとき、パルスを出力するようになされ
ている。カウント値保持レジスタ６（計数制御手段）
は、エッジ検出回路５よりパルスが入力されたとき、カ
ウンタ７（計数手段）のカウント値を保持するようにな
されている。
【００１６】カウンタ７は、図示せぬ回路から供給され
るクロックを計数するようになされている。また、その
カウント値は、図示せぬ回路から供給される制御信号に
対応してリセットされるようになされている（但し、こ
のような処理を、ＣＰＵ８に実行させるように構成する
ことも可能である）。
るクロックを計数するようになされている。また、その
カウント値は、図示せぬ回路から供給される制御信号に
対応してリセットされるようになされている（但し、こ
のような処理を、ＣＰＵ８に実行させるように構成する
ことも可能である）。
【００１７】割込ラッチレジスタ１Ａ乃至１Ｄの出力は
また、オア回路１０に入力され、論理和演算が施された
後、その演算結果が割込要求信号として、ＣＰＵ８に出
力されるようになされている。ＣＰＵ８は、アドレスバ
ス１２を介して、アドレスデコーダ９に所定のアドレス
を供給することで、アドレスデコーダ９に、割込ラッチ
レジスタ１Ａ乃至１Ｄを選択する割込ラッチレジスタ選
択信号、条件選択レジスタ２Ａ乃至２Ｄを選択する条件
選択レジスタ選択信号、カウント値保持レジスタ６を選
択するカウント値保持レジスタ選択信号、または、カウ
ンタ７を選択するカウンタ選択信号を出力させることが
できるようになされている。
また、オア回路１０に入力され、論理和演算が施された
後、その演算結果が割込要求信号として、ＣＰＵ８に出
力されるようになされている。ＣＰＵ８は、アドレスバ
ス１２を介して、アドレスデコーダ９に所定のアドレス
を供給することで、アドレスデコーダ９に、割込ラッチ
レジスタ１Ａ乃至１Ｄを選択する割込ラッチレジスタ選
択信号、条件選択レジスタ２Ａ乃至２Ｄを選択する条件
選択レジスタ選択信号、カウント値保持レジスタ６を選
択するカウント値保持レジスタ選択信号、または、カウ
ンタ７を選択するカウンタ選択信号を出力させることが
できるようになされている。
【００１８】また、ＣＰＵ８は、ライト信号を出力し、
割込ラッチレジスタ１Ａ乃至１Ｄまたは条件選択レジス
タ２Ａ乃至２Ｄに、それぞれ所定値（所定のレベルの信
号）を書き込ませる（ラッチさせる）ことができるよう
になされている。また、ＣＰＵ８は、リード信号を出力
し、割込ラッチラッチレジスタ１Ａ乃至１Ｄ、条件選択
レジスタ２Ａ乃至２Ｄ、カウント値保持レジスタ６また
はカウンタ７のカウント値を、データバス１１を介して
読み込むことができるようになされている。
割込ラッチレジスタ１Ａ乃至１Ｄまたは条件選択レジス
タ２Ａ乃至２Ｄに、それぞれ所定値（所定のレベルの信
号）を書き込ませる（ラッチさせる）ことができるよう
になされている。また、ＣＰＵ８は、リード信号を出力
し、割込ラッチラッチレジスタ１Ａ乃至１Ｄ、条件選択
レジスタ２Ａ乃至２Ｄ、カウント値保持レジスタ６また
はカウンタ７のカウント値を、データバス１１を介して
読み込むことができるようになされている。
【００１９】図２は、図１に示した実施例をゲーム装置
に応用した場合の構成例を表している。この実施例にお
いては、銃４１Ａの受光素子４２Ａの出力が、割込要求
信号Ｃとして割込ラッチレジスタ１Ｃに供給され、その
引き金スイッチ４３Ａの操作に対応して発生する信号
が、割込要求信号Ａとして割込ラッチレジスタ１Ａに供
給されるようになされている。また、同様に、銃４１Ｂ
の受光素子４２Ｂの出力が、割込要求信号Ｄとして割込
ラッチレジスタ１Ｄに供給され、引き金スイッチ４３Ｂ
の操作に対応して発生する信号が、割込要求信号Ｂとし
て割込ラッチレジスタ１Ｂに供給されるようになされて
いる。
に応用した場合の構成例を表している。この実施例にお
いては、銃４１Ａの受光素子４２Ａの出力が、割込要求
信号Ｃとして割込ラッチレジスタ１Ｃに供給され、その
引き金スイッチ４３Ａの操作に対応して発生する信号
が、割込要求信号Ａとして割込ラッチレジスタ１Ａに供
給されるようになされている。また、同様に、銃４１Ｂ
の受光素子４２Ｂの出力が、割込要求信号Ｄとして割込
ラッチレジスタ１Ｄに供給され、引き金スイッチ４３Ｂ
の操作に対応して発生する信号が、割込要求信号Ｂとし
て割込ラッチレジスタ１Ｂに供給されるようになされて
いる。
【００２０】銃４１Ａ，４１Ｂの受光素子４２Ａ，４２
Ｂは、鋭い指向性を有するように構成されている。従っ
て、モニタ５１がグラフィックエンジン３１からの画像
信号に対応して図中左上から右下方向に走査されている
とき、指向された位置の画素（指向点の画素）が光った
とき、検出信号を出力し、それ以外の残像の光が入力さ
れた場合においては、検出信号を出力しないようになさ
れている。
Ｂは、鋭い指向性を有するように構成されている。従っ
て、モニタ５１がグラフィックエンジン３１からの画像
信号に対応して図中左上から右下方向に走査されている
とき、指向された位置の画素（指向点の画素）が光った
とき、検出信号を出力し、それ以外の残像の光が入力さ
れた場合においては、検出信号を出力しないようになさ
れている。
【００２１】この実施例においては、図１に示したよう
に、条件選択レジスタ２、アンド回路３、オア回路４、
エッジ検出回路５、カウント値保持レジスタ６およびカ
ウンタ７を有するタイミング記憶回路２１が、タイミン
グ記憶回路２１−１乃至２１−４として４個設けられて
いる。そして、これらのタイミング記憶回路２１−１乃
至２１−４には、割込ラッチレジスタ１Ａ乃至１Ｄの出
力が、それぞれ供給されている。
に、条件選択レジスタ２、アンド回路３、オア回路４、
エッジ検出回路５、カウント値保持レジスタ６およびカ
ウンタ７を有するタイミング記憶回路２１が、タイミン
グ記憶回路２１−１乃至２１−４として４個設けられて
いる。そして、これらのタイミング記憶回路２１−１乃
至２１−４には、割込ラッチレジスタ１Ａ乃至１Ｄの出
力が、それぞれ供給されている。
【００２２】また、この実施例においては、所定の表示
画像データを発生し、モニタ５１に出力表示させるグラ
フィックエンジン３１が設けられている。そして、この
グラフィックエンジン３１が、モニタ５１に表示する画
像の画素（ピクセル）単位で発生するピクセルクロック
が、タイミング記憶回路２１−３と２１−４のカウンタ
７にクロックとして供給されている。また、グラフィッ
クエンジン３１は、モニタ５１に表示する画像の水平走
査線の終了のタイミングにおいて発生する水平ブランク
信号を、タイミング記憶回路２１−１乃至２１−４のカ
ウンタ７に出力するとともに、各フィールドの終了のタ
イミングにおいて発生する垂直ブランク信号を、タイミ
ング記憶回路２１−１と２１−２のカウンタ７に出力す
るようになされている。
画像データを発生し、モニタ５１に出力表示させるグラ
フィックエンジン３１が設けられている。そして、この
グラフィックエンジン３１が、モニタ５１に表示する画
像の画素（ピクセル）単位で発生するピクセルクロック
が、タイミング記憶回路２１−３と２１−４のカウンタ
７にクロックとして供給されている。また、グラフィッ
クエンジン３１は、モニタ５１に表示する画像の水平走
査線の終了のタイミングにおいて発生する水平ブランク
信号を、タイミング記憶回路２１−１乃至２１−４のカ
ウンタ７に出力するとともに、各フィールドの終了のタ
イミングにおいて発生する垂直ブランク信号を、タイミ
ング記憶回路２１−１と２１−２のカウンタ７に出力す
るようになされている。
【００２３】タイミング記憶回路２１−１と２１−２の
カウンタ７は、水平ブランク信号をクロックとしてカウ
ントし、そのカウント値を垂直ブランク信号によりリセ
ットするようになされている。
カウンタ７は、水平ブランク信号をクロックとしてカウ
ントし、そのカウント値を垂直ブランク信号によりリセ
ットするようになされている。
【００２４】また、タイミング記憶回路２１−３と２１
−４のカウンタ７は、ピクセルクロックをカウントし、
そのカウント値を、垂直ブランク信号によりリセットす
るようになされている。
−４のカウンタ７は、ピクセルクロックをカウントし、
そのカウント値を、垂直ブランク信号によりリセットす
るようになされている。
【００２５】次に、その動作について説明する。グラフ
ィックエンジン３１は、所定の画像データを発生し、モ
ニタ５１に出力し、表示させる。モニタ５１は、グラフ
ィックエンジン３１からの画像データに対応して、左上
から右下方向に走査点を順次移動させることで画像を表
示する。人間の目には走査点の光だけでなく、走査点が
通り過ぎた後の残像も光として感知されるため、モニタ
５１に表示された画像を１枚の画像として認識すること
ができる。
ィックエンジン３１は、所定の画像データを発生し、モ
ニタ５１に出力し、表示させる。モニタ５１は、グラフ
ィックエンジン３１からの画像データに対応して、左上
から右下方向に走査点を順次移動させることで画像を表
示する。人間の目には走査点の光だけでなく、走査点が
通り過ぎた後の残像も光として感知されるため、モニタ
５１に表示された画像を１枚の画像として認識すること
ができる。
【００２６】しかしながら、上述したように、銃４１
Ａ，４１Ｂは、鋭い指向性を有するように構成されてお
り、銃４１Ａ，４１Ｂが指向している（狙っている）範
囲内のピクセルが走査点として光った場合においての
み、受光素子４２Ａ，４２Ｂが検出信号を出力する。例
えば、ＮＴＳＣ方式の映像信号の場合、１フィールドの
走査時間は、１／６０秒とされている。従って、使用者
が、銃４１Ａ，４１Ｂをモニタ５１の表示画像の所定の
表示位置に狙いを定めると、その狙っている位置が、１
／６０秒周期で検出され、、受光素子４２Ａ，４２Ｂが
その検出信号としては割込要求信号Ｃまたは割込要求信
号Ｄを出力することになる。割込要求信号Ｃは、割込ラ
ッチレジスタ１Ｃによりラッチされ、割込要求信号Ｄ
は、割込ラッチレジスタ１Ｄにラッチされる。
Ａ，４１Ｂは、鋭い指向性を有するように構成されてお
り、銃４１Ａ，４１Ｂが指向している（狙っている）範
囲内のピクセルが走査点として光った場合においての
み、受光素子４２Ａ，４２Ｂが検出信号を出力する。例
えば、ＮＴＳＣ方式の映像信号の場合、１フィールドの
走査時間は、１／６０秒とされている。従って、使用者
が、銃４１Ａ，４１Ｂをモニタ５１の表示画像の所定の
表示位置に狙いを定めると、その狙っている位置が、１
／６０秒周期で検出され、、受光素子４２Ａ，４２Ｂが
その検出信号としては割込要求信号Ｃまたは割込要求信
号Ｄを出力することになる。割込要求信号Ｃは、割込ラ
ッチレジスタ１Ｃによりラッチされ、割込要求信号Ｄ
は、割込ラッチレジスタ１Ｄにラッチされる。
【００２７】割込ラッチレジスタ１にラッチされたデー
タは、タイミング記憶回路２１−１乃至２１−４のいず
れにも供給される。そして、上述したように、この４つ
のタイミング記憶回路２１−１乃至２１−４は、基本的
に、図１に示したように、同様の構成を有するものとさ
れている（すなわち、汎用性を有するものとされてい
る）。そこで、ＣＰＵ８は、４つのタイミング記憶回路
２１−１乃至２１−４に、それぞれ所定のタイミングを
記憶させるようにするために、それぞれの条件選択レジ
スタ２に対して、所定の設定を行う。
タは、タイミング記憶回路２１−１乃至２１−４のいず
れにも供給される。そして、上述したように、この４つ
のタイミング記憶回路２１−１乃至２１−４は、基本的
に、図１に示したように、同様の構成を有するものとさ
れている（すなわち、汎用性を有するものとされてい
る）。そこで、ＣＰＵ８は、４つのタイミング記憶回路
２１−１乃至２１−４に、それぞれ所定のタイミングを
記憶させるようにするために、それぞれの条件選択レジ
スタ２に対して、所定の設定を行う。
【００２８】例えば、ＣＰＵ８は、タイミング記憶回路
２１−１に、銃４１Ａのモニタ５１の表示面に対する指
向点のＹ座標を検出させるようにする場合、その４個の
条件検出レジスタ２Ａ乃至２Ｄのうちの条件選択レジス
タ２Ｃに対して、ライト信号を出力し、データバス１１
を介して高レベルの信号を供給し、これを保持させる。
その他の３つの条件選択レジスタ２Ａ，２Ｂ，２Ｄに
は、低レベルの信号を保持させるようにする。
２１−１に、銃４１Ａのモニタ５１の表示面に対する指
向点のＹ座標を検出させるようにする場合、その４個の
条件検出レジスタ２Ａ乃至２Ｄのうちの条件選択レジス
タ２Ｃに対して、ライト信号を出力し、データバス１１
を介して高レベルの信号を供給し、これを保持させる。
その他の３つの条件選択レジスタ２Ａ，２Ｂ，２Ｄに
は、低レベルの信号を保持させるようにする。
【００２９】従って、タイミング記憶回路２１−１のア
ンド回路３Ａ，３Ｂ，３Ｄの出力は、割込ラッチレジス
タ１Ａ，１Ｂ，１Ｄより、高レベルの信号が供給された
としても、常に低レベルのままとなる。これに対して、
アンド回路３Ｃは、割込ラッチレジスタ１Ｃが高レベル
の信号を出力したとき、高レベルの信号を出力する。こ
れにより、タイミング記憶回路２１−１は、割込要求信
号Ｃに対するタイミング検出動作を行うようになる。
ンド回路３Ａ，３Ｂ，３Ｄの出力は、割込ラッチレジス
タ１Ａ，１Ｂ，１Ｄより、高レベルの信号が供給された
としても、常に低レベルのままとなる。これに対して、
アンド回路３Ｃは、割込ラッチレジスタ１Ｃが高レベル
の信号を出力したとき、高レベルの信号を出力する。こ
れにより、タイミング記憶回路２１−１は、割込要求信
号Ｃに対するタイミング検出動作を行うようになる。
【００３０】アンド回路３Ｃの出力は、オア回路４を介
して、エッジ検出回路５に供給される。従って、割込要
求信号Ｃが割込ラッチレジスタ１Ｃによりラッチされ、
その出力が低レベルから高レベルに変化したとき、アン
ド回路３Ｃの出力も低レベルから高レベルに変化し、エ
ッジ検出回路５は、この低レベルから高レベルに変化す
るエッジを検出する。そして、エッジ検出回路５は、検
出したタイミングにおいてパルスを発生し、カウント値
保持レジスタ６に出力する。カウント値保持レジスタ６
は、エッジ検出回路５よりパルスが入力されたとき、そ
のときのカウンタ７のカウント値を保持する。
して、エッジ検出回路５に供給される。従って、割込要
求信号Ｃが割込ラッチレジスタ１Ｃによりラッチされ、
その出力が低レベルから高レベルに変化したとき、アン
ド回路３Ｃの出力も低レベルから高レベルに変化し、エ
ッジ検出回路５は、この低レベルから高レベルに変化す
るエッジを検出する。そして、エッジ検出回路５は、検
出したタイミングにおいてパルスを発生し、カウント値
保持レジスタ６に出力する。カウント値保持レジスタ６
は、エッジ検出回路５よりパルスが入力されたとき、そ
のときのカウンタ７のカウント値を保持する。
【００３１】タイミング記憶回路２１−１のカウンタ７
は、グラフィックエンジン３１が出力する水平ブランク
信号をクロックとしてその数を計数し、垂直ブランク信
号が入力されるとそのカウント値をリセットする動作を
繰り返している。すなわち、カウンタ７は、上から数え
た水平走査線の数を計数していることになる。その結
果、カウント値保持レジスタ６が、エッジ検出回路５よ
りパルスが入力されたタイミングにおいてカウンタ７の
カウント値を保持すると、その値は、銃４１Ｂの指向点
における水平走査線の上から順番に数えた数、すなわ
ち、その指向点のＹ座標ＹCに対応している。
は、グラフィックエンジン３１が出力する水平ブランク
信号をクロックとしてその数を計数し、垂直ブランク信
号が入力されるとそのカウント値をリセットする動作を
繰り返している。すなわち、カウンタ７は、上から数え
た水平走査線の数を計数していることになる。その結
果、カウント値保持レジスタ６が、エッジ検出回路５よ
りパルスが入力されたタイミングにおいてカウンタ７の
カウント値を保持すると、その値は、銃４１Ｂの指向点
における水平走査線の上から順番に数えた数、すなわ
ち、その指向点のＹ座標ＹCに対応している。
【００３２】一方、タイミング記憶回路２１−３は、銃
４１Ａの指向点のＸ座標ＸCを検出する目的で用いられ
る。このため、ＣＰＵ８は、タイミング記憶回路２１−
３の条件選択レジスタ２Ａ乃至２Ｄのうち、条件選択レ
ジスタ２Ｃに、上述した場合と同様にして、高レベルの
信号を保持させ、その他の条件選択レジスタ２Ａ，２
Ｂ，２Ｄには、低レベルの信号を保持させる。これによ
り、タイミング記憶回路２１−１における場合と同様
に、タイミング記憶回路２１−３のアンド回路３Ａ，３
Ｂ，３Ｄは、常にその出力が低レベルとなり、タイミン
グ記憶回路２１−３は、割込要求信号Ｃのみを受け付け
ることになる。
４１Ａの指向点のＸ座標ＸCを検出する目的で用いられ
る。このため、ＣＰＵ８は、タイミング記憶回路２１−
３の条件選択レジスタ２Ａ乃至２Ｄのうち、条件選択レ
ジスタ２Ｃに、上述した場合と同様にして、高レベルの
信号を保持させ、その他の条件選択レジスタ２Ａ，２
Ｂ，２Ｄには、低レベルの信号を保持させる。これによ
り、タイミング記憶回路２１−１における場合と同様
に、タイミング記憶回路２１−３のアンド回路３Ａ，３
Ｂ，３Ｄは、常にその出力が低レベルとなり、タイミン
グ記憶回路２１−３は、割込要求信号Ｃのみを受け付け
ることになる。
【００３３】そして、割込要求信号Ｃが、割込ラッチレ
ジスタ１Ｃによりラッチされ、その出力が、アンド回路
３Ｃ、オア回路４を介して、エッジ検出回路５に入力さ
れ、そのエッジが検出されたとき、カウント値保持レジ
スタ６は、エッジ検出回路５がパルスを出力するタイミ
ングにおいて、カウンタ７のカウント値を保持する。
ジスタ１Ｃによりラッチされ、その出力が、アンド回路
３Ｃ、オア回路４を介して、エッジ検出回路５に入力さ
れ、そのエッジが検出されたとき、カウント値保持レジ
スタ６は、エッジ検出回路５がパルスを出力するタイミ
ングにおいて、カウンタ７のカウント値を保持する。
【００３４】このタイミング記憶回路２１−３のカウン
タ７は、グラフィックエンジン３１が発生するピクセル
クロックを計数し、水平走査の終了のタイミングにおい
て発生する水平ブランク信号が入力されたとき、その計
数値をリセットする動作を繰り返している。従って、カ
ウント値保持レジスタ６に保持されるカウント値は、銃
４１Ａの指向点のＸ座標ＸCに対応している。
タ７は、グラフィックエンジン３１が発生するピクセル
クロックを計数し、水平走査の終了のタイミングにおい
て発生する水平ブランク信号が入力されたとき、その計
数値をリセットする動作を繰り返している。従って、カ
ウント値保持レジスタ６に保持されるカウント値は、銃
４１Ａの指向点のＸ座標ＸCに対応している。
【００３５】一方、タイミング記憶回路２１−２は、銃
４１Ｂの指向点のＹ座標ＹDを検出するために用いら
れ、タイミング記憶回路２１−４は、銃４１Ｂの指向点
のＸ座標ＸDを検出するために用いられる。このため、
ＣＰＵ８は、タイミング記憶回路２１−２と２１−４の
条件選択レジスタ２Ｄに高レベルの信号を保持させ、そ
の他の条件選択レジスタ２Ａ乃至２Ｃには、低レベルの
信号を保持させる。これにより、アンド回路３Ａ乃至３
Ｃの出力は、常に低レベルとなり、アンド回路３Ｄの出
力のみが、割込ラッチレジスタ１Ｄが割込要求信号Ｄを
ラッチしたとき、高レベルの信号を出力することにな
る。
４１Ｂの指向点のＹ座標ＹDを検出するために用いら
れ、タイミング記憶回路２１−４は、銃４１Ｂの指向点
のＸ座標ＸDを検出するために用いられる。このため、
ＣＰＵ８は、タイミング記憶回路２１−２と２１−４の
条件選択レジスタ２Ｄに高レベルの信号を保持させ、そ
の他の条件選択レジスタ２Ａ乃至２Ｃには、低レベルの
信号を保持させる。これにより、アンド回路３Ａ乃至３
Ｃの出力は、常に低レベルとなり、アンド回路３Ｄの出
力のみが、割込ラッチレジスタ１Ｄが割込要求信号Ｄを
ラッチしたとき、高レベルの信号を出力することにな
る。
【００３６】タイミング記憶回路２１−２のカウンタ７
は、タイミング記憶回路２１−１のカウンタ７と同様
に、グラフィックエンジン３１が出力する水平走査線の
数をカウントしている。また、タイミング記憶回路２１
−４のカウンタ７は、ピクセルクロックの数をカウント
している。従って、タイミング記憶回路２１−２のカウ
ント値保持レジスタ６は、銃４１Ｂの指向点のＹ座標
（水平走査線の数）ＹDを保持し、タイミング記憶回路
２１−４のカウント値保持レジスタ６は、銃４１Ｂの指
向点のＸ座標（ピクセルの数）ＸDを保持することにな
る。
は、タイミング記憶回路２１−１のカウンタ７と同様
に、グラフィックエンジン３１が出力する水平走査線の
数をカウントしている。また、タイミング記憶回路２１
−４のカウンタ７は、ピクセルクロックの数をカウント
している。従って、タイミング記憶回路２１−２のカウ
ント値保持レジスタ６は、銃４１Ｂの指向点のＹ座標
（水平走査線の数）ＹDを保持し、タイミング記憶回路
２１−４のカウント値保持レジスタ６は、銃４１Ｂの指
向点のＸ座標（ピクセルの数）ＸDを保持することにな
る。
【００３７】以上のようにして、割込要求信号Ｃおよび
Ｄが発生したタイミングの座標が、タイミング記憶回路
２１−１乃至２１−４に記憶されるため、オア回路１０
を介してＣＰＵ８に割込要求信号が入力されたとして
も、ＣＰＵ８は、割込要求信号ＣおよびＤに対する処理
を緊急に行う必要がなくなり、それ以外の割り込みを優
先して処理することが可能となる。
Ｄが発生したタイミングの座標が、タイミング記憶回路
２１−１乃至２１−４に記憶されるため、オア回路１０
を介してＣＰＵ８に割込要求信号が入力されたとして
も、ＣＰＵ８は、割込要求信号ＣおよびＤに対する処理
を緊急に行う必要がなくなり、それ以外の割り込みを優
先して処理することが可能となる。
【００３８】ＣＰＵ８は、オア回路１０を介して、割込
要求信号ＣまたはＤに対応する割込要求信号の入力を受
けたとき、この割込要求信号に対応して、それぞれの銃
４１Ａ，４１Ｂの指向点に対して、カーソルを表示させ
る割り込みルーチン処理を実行する。
要求信号ＣまたはＤに対応する割込要求信号の入力を受
けたとき、この割込要求信号に対応して、それぞれの銃
４１Ａ，４１Ｂの指向点に対して、カーソルを表示させ
る割り込みルーチン処理を実行する。
【００３９】この処理に対応して、ＣＰＵ８は、グラフ
ィックエンジン３１を制御し、モニタ５１に、銃４１Ａ
の指向点（ＸC，ＹC）にカーソルＫCを、また、銃４１
Ｂの指向点（ＸD，ＹD）にカーソルＫDを、それぞれ表
示させる。これにより、銃４１Ａ，４１Ｂの使用者は、
自分が使用している銃を向けている（狙っている）点を
確認することができる。
ィックエンジン３１を制御し、モニタ５１に、銃４１Ａ
の指向点（ＸC，ＹC）にカーソルＫCを、また、銃４１
Ｂの指向点（ＸD，ＹD）にカーソルＫDを、それぞれ表
示させる。これにより、銃４１Ａ，４１Ｂの使用者は、
自分が使用している銃を向けている（狙っている）点を
確認することができる。
【００４０】尚、この実施例においては、タイミング記
憶回路２１−１乃至２１−４は、引き金スイッチ４３
Ａ，４３Ｂが操作されたとき発生する割込要求信号Ａ，
Ｂのタイミング検出には用いられない。引き金スイッチ
４３Ａ，４３Ｂの操作に対応して割込要求信号Ａまたは
Ｂが発生したとき、これが割り込みラッチレジスタ１Ａ
または１Ｂでそれぞれラッチされ、それぞれに対応する
割込要求信号が、オア回路１０を介してＣＰＵ８に入力
される。ＣＰＵ８は、この入力に対応して、別のプログ
ラムで引き金がひかれた場合における画像処理ルーチン
を呼び出し、実行する。
憶回路２１−１乃至２１−４は、引き金スイッチ４３
Ａ，４３Ｂが操作されたとき発生する割込要求信号Ａ，
Ｂのタイミング検出には用いられない。引き金スイッチ
４３Ａ，４３Ｂの操作に対応して割込要求信号Ａまたは
Ｂが発生したとき、これが割り込みラッチレジスタ１Ａ
または１Ｂでそれぞれラッチされ、それぞれに対応する
割込要求信号が、オア回路１０を介してＣＰＵ８に入力
される。ＣＰＵ８は、この入力に対応して、別のプログ
ラムで引き金がひかれた場合における画像処理ルーチン
を呼び出し、実行する。
【００４１】以上の実施例においては、タイミング記憶
回路２１−１乃至２１−４により、銃４１Ａ，４１Ｂの
指向点の座標を検出するようにしたが、それぞれの銃が
発砲されたタイミングを記憶するようにすることも可能
もある。この場合においては、タイミング記憶回路２１
−１と２１−３の条件選択レジスタ２Ａに、高レベルの
信号を書き込み、条件選択レジスタ２Ｂ乃至２Ｄに、低
レベルの信号を書き込む。また、タイミング記憶回路２
１−２と２１−４の条件選択レジスタ２Ｂに、高レベル
の信号を書き込み、それ以外の条件選択レジスタ２Ａ，
２Ｃ，２Ｄには低レベルの信号を書き込む。
回路２１−１乃至２１−４により、銃４１Ａ，４１Ｂの
指向点の座標を検出するようにしたが、それぞれの銃が
発砲されたタイミングを記憶するようにすることも可能
もある。この場合においては、タイミング記憶回路２１
−１と２１−３の条件選択レジスタ２Ａに、高レベルの
信号を書き込み、条件選択レジスタ２Ｂ乃至２Ｄに、低
レベルの信号を書き込む。また、タイミング記憶回路２
１−２と２１−４の条件選択レジスタ２Ｂに、高レベル
の信号を書き込み、それ以外の条件選択レジスタ２Ａ，
２Ｃ，２Ｄには低レベルの信号を書き込む。
【００４２】このようにすることで、タイミング記憶回
路２１−１は、銃４１Ａの引き金スイッチ４３Ａが操作
された時刻を、水平走査線の数として検出、記憶し、タ
イミング記憶回路２１−３は、引き金スイッチ４３Ａの
操作された時刻を、各水平走査において、水平走査が開
始されたときからのピクセルの数として検出、記憶する
ことになる。同様に、タイミング記憶回路２１−２に
は、銃４１Ｂの引き金スイッチ４３Ｂを操作したタイミ
ングが、水平走査線の数として検出、記憶され、タイミ
ング記憶回路２１−４には、引き金スイッチ４３Ｂの操
作したタイミングが、水平走査開始点からのピクセルの
数として検出、記憶される。
路２１−１は、銃４１Ａの引き金スイッチ４３Ａが操作
された時刻を、水平走査線の数として検出、記憶し、タ
イミング記憶回路２１−３は、引き金スイッチ４３Ａの
操作された時刻を、各水平走査において、水平走査が開
始されたときからのピクセルの数として検出、記憶する
ことになる。同様に、タイミング記憶回路２１−２に
は、銃４１Ｂの引き金スイッチ４３Ｂを操作したタイミ
ングが、水平走査線の数として検出、記憶され、タイミ
ング記憶回路２１−４には、引き金スイッチ４３Ｂの操
作したタイミングが、水平走査開始点からのピクセルの
数として検出、記憶される。
【００４３】以上のように、基本的に図１に示す構成の
タイミング記憶回路２１の条件選択レジスタ２に所定の
設定を行うことで、タイミング記憶回路２１に種々の割
込要求信号に対応する計数値を保持させることが可能と
なる。
タイミング記憶回路２１の条件選択レジスタ２に所定の
設定を行うことで、タイミング記憶回路２１に種々の割
込要求信号に対応する計数値を保持させることが可能と
なる。
【００４４】尚、上記実施例では、エッジ検出回路５の
出力するパルスに同期してカウンタ７のカウント値を保
持するようにしたが、カウンタ７の計数動作を直接制御
するようにすることもできる。
出力するパルスに同期してカウンタ７のカウント値を保
持するようにしたが、カウンタ７の計数動作を直接制御
するようにすることもできる。
【００４５】以上、本発明をゲーム装置に応用した場合
を例として説明したが、本発明はその他のデータ処理装
置に応用することができる。
を例として説明したが、本発明はその他のデータ処理装
置に応用することができる。
【００４６】
【発明の効果】以上の如く、請求項１に記載のデータ処
理装置および請求項３に記載のデータ処理方法によれ
ば、複数の割り込み要求のうちの所定のものを選択し、
選択された割り込み要求に対応して計数動作を制御する
ようにしたので、任意の、かつ複数の割込要求のタイミ
ングを、簡単かつ正確に検出、保持することが可能とな
る。その結果、割込プログラムの構成を簡略化すること
ができる。また、割込処理の優先順位の自由度が高くな
り、システムの応答性を向上させることができる。
理装置および請求項３に記載のデータ処理方法によれ
ば、複数の割り込み要求のうちの所定のものを選択し、
選択された割り込み要求に対応して計数動作を制御する
ようにしたので、任意の、かつ複数の割込要求のタイミ
ングを、簡単かつ正確に検出、保持することが可能とな
る。その結果、割込プログラムの構成を簡略化すること
ができる。また、割込処理の優先順位の自由度が高くな
り、システムの応答性を向上させることができる。
【図１】本発明のデータ処理装置の構成例を示すブロッ
ク図である。
ク図である。
【図２】図１の実施例を適用したゲーム装置の構成例を
示すブロック図である。
示すブロック図である。
１，１Ａ乃至１Ｄ 割込ラッチレジスタ ２，２Ａ乃至２Ｄ 条件選択レジスタ ５ エッジ検出回路 ６ カウント値保持レジスタ ７ カウンタ ８ ＣＰＵ ９ アドレスデコーダ １１ データバス １２ アドレスバス ２１，２１−１乃至２１−４ タイミング記憶回路 ３１ グラフィックエンジン ４１Ａ，４１Ｂ 銃 ４２Ａ，４２Ｂ 受光素子 ４３Ａ，４３Ｂ 引き金スイッチ ５１ モニタ
Claims (3)
- 【請求項１】 複数の割り込み要求を保持する割込要求
保持手段と、 複数の前記割り込み要求のうちの所定のものを選択する
選択手段と、 計数動作を行う計数手段と、 前記計数手段の計数動作を、前記選択手段により選択さ
れた前記割り込み要求に対応して制御する計数制御手段
とを備えることを特徴とするデータ処理装置。 - 【請求項２】 前記選択手段は、前記割込要求保持手段
により保持された複数の前記割り込み要求の中から所定
のものを選択することを特徴とする請求項１に記載のデ
ータ処理装置。 - 【請求項３】 複数の割り込み要求を保持し、 複数の前記割り込み要求のうちの所定のものを選択し、 計数動作を行い、 選択された前記割り込み要求に対応して計数動作を制御
することを特徴とするデータ処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20741495A JP3599437B2 (ja) | 1995-07-21 | 1995-07-21 | データ処理装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20741495A JP3599437B2 (ja) | 1995-07-21 | 1995-07-21 | データ処理装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0934728A true JPH0934728A (ja) | 1997-02-07 |
| JP3599437B2 JP3599437B2 (ja) | 2004-12-08 |
Family
ID=16539359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20741495A Expired - Lifetime JP3599437B2 (ja) | 1995-07-21 | 1995-07-21 | データ処理装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3599437B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000134591A (ja) * | 1998-10-28 | 2000-05-12 | Sony Computer Entertainment Inc | データ生成装置及びデータ生成方法、データ受信装置及びデータ受信方法、並びにデータ通信システム及びデータ通信方法 |
-
1995
- 1995-07-21 JP JP20741495A patent/JP3599437B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000134591A (ja) * | 1998-10-28 | 2000-05-12 | Sony Computer Entertainment Inc | データ生成装置及びデータ生成方法、データ受信装置及びデータ受信方法、並びにデータ通信システム及びデータ通信方法 |
| US6999603B1 (en) | 1998-10-28 | 2006-02-14 | Sony Computer Entertainment Inc. | Data generation device and data generation method, data receiver and data reception method, and data communication system and data communication method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3599437B2 (ja) | 2004-12-08 |
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