JPS63113592A

JPS63113592A - 画像処理装置

Info

Publication number: JPS63113592A
Application number: JP61259804A
Authority: JP
Inventors: 成光山岡; 賢治岩本
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1986-10-31
Filing date: 1986-10-31
Publication date: 1988-05-18
Anticipated expiration: 2012-06-25
Also published as: JP2623541B2; US5045845A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、所定の画像データに基づいてＣＲ′ｒ表示
装置等に表示を行う際に用いて好適な画像処理装置に関
する。

「従来の技術」表示コントローラにおいては、ＶＲＡＭ（ビデオＲＡＭ
）に記憶された画像データを表示面の走査にしたがって
順次読出し、読出したデータに基づいて表示面上の各ド
ツトを表示するようにしている。この場合、ＶＲＡＭに
は、表示面に対応する表示エリアと、キャラクタデータ
やカーソルパターン等が記憶されるデータエリアとがあ
り、表示期間および表示面の画像書換時等においては、
表示エリアのみがアクセスされるようになっている。

例えば、第４図は一般的なＶＲＡＭのメモリマップを示
す図であり、図に示ずｅ２が表示エリア、ｅｌ、ｅ３が
その他のデータが記憶されるデータエリアである。この
場合、表示エリアｅ２は、２画面分のエリアからなって
おり、表示エリアｅ２ａ、ｅ２ｂがそれぞれ１画面に対
応している。

そして、表示エリアｅ２ａの先頭番地Ａｄｘｌからデー
タ読出しを行うとすると、表示面のスキャンに対応して
順次読出アドレスをインクリメントして行き、アクセス
の数が表示面上の全ラスク敗（あるいは全行数）に一致
した時に再び番地ＡｄＸ１に戻って、再度表示エリアｅ
２ａの記憶内容に基づく表示を行う。また、スクロール
を行うときは、ラスク単位あるいは行単位で読出先頭ア
ドレスを書き換え、ページングを行うときは、先頭アド
レスを表示エリアｅ２ｂの先頭アドレスＡｄｘ２に書き
換える。なお、表示エリアｅ２がさらに多数のページに
対応して設定されている場合も、上記処理と同様である
。

ところで、上述した従来の画像処理装置においては、例
えば、第４図に示すアドレスＡｄｘ２よりも大きなアド
レスＡｄｘ３を読出先頭アドレスとした場合は、このア
ドレスＡｄｘ３から所定のラスク数分（あるいは行数分
）だけアドレスがインクリメントされるから、アクセス
エリアが表示エリア２を越えてデータエリアｅ３に達し
てしまい、本来表示すべきでないデータを表示に用いて
してしまうという不都合が生じた。また、上記のような
場合は、画像処理装置が、エリアｅ２ｂ　−を表示エリ
アとして処理してしまうため、表示エリア内のデータ書
換処理を行うつもりであっても、データエリアｅ３内の
データを破壊してしまうという問題が生じた。

この発明は、上述した事情に鑑みてなされた乙ので、表
示エリア以外のデータを誤って表示したり破壊すること
がない画像処理装置を提供することを目的としている。

［発明が解決しようとする問題点」この発明は、上記問題点を解決するために、中央処理装
置の制御の下に、画像メモリの表示用エリア内の画像デ
ータを表示面の走査に対応して順次読出し、この読出し
た画像データに基づいて表示を制御する画像処理装置に
おいて、前記中央処理装置によりデータが設定されろ境
界データ記憶手段と、前記画像メモリについてのアクセ
スアドレスが前記境界データ記憶手段内のアドレスに対
応する値になったことを検出する一致検出手段と、ジャ
ンプ先アドレスとして前記表示用エリア内の任意のアド
レスが記憶されるジャンプ先アドレス記憶手段と、前記
一致検出手段が一致を検出したときに前記画像メモリへ
のアクセスをｍＪ　３Ｅジャンプ先アドレス記憶手段内
のアドレスにジャンプさＵ−るジャンプ制御手段とを具
備している。

「作用」中央処理装置によって前記境界データ記憶部内に表示エ
リアの境界アドレスに対応するデータを書き込めば、画
像メモリについてのアクセスが表「問題点を解決するた
めの手段」示用エリアを越えようとすると、ジャンプ制御手段によ
って表示用エリア内の他のアドレスに強制的にジャンプ
され、この結果、表示用以外のデータが誤って表示され
ることがない。また、アクセスが表示エリア内に制限さ
れるため、表示エリア以外のデータを誤って破壊したり
、書き換えたりすることがない。

「実施例」以下、図面を参照してこの発明の実施例について説明す
る。

（実施例の構成）第２図は、この発明の一実施例の全体構成を示すブロッ
ク図である。なお、この実施例は、この発明をキャラク
タディスプレイ装置に適用した場合の実施例である。

第２図においてｌは画像処理装置であり、ＣＰＵ２の制
御の下にＶＲＡＭ３内の画像データ（この場合はキャラ
クタコード）を読出し、この読出したデータに基づいて
ＣＲ’ｒ表示装置５に表示を行う。ＶＲＡＭ３は、マル
チプレクサ４の切換処理によって画像処理装置！もしく
はＣＰＵ２のいずれか一方から適宜アクセスされるよう
に構成されている。７はキャラクタジェネレータであり
、ＶＲＡＭ３から供給されるキャラクタコードと画像処
理装置Ｉから供給されるラスタアドレスＲＡに基づいて
、キャラクタパターンを構成するドツトデータを出力す
る。

ここで、ラスタアドレスＲＡについて説明する。

今、第３図に示すように、１行分の表示（行間ピッチを
含む）を行うのに８本のラスタを用いるとすると、図に
示す第０〜第７ラスクを示す番号がラスタアドレスとな
る。この場合、キャラクタパターンの垂直方向のドツト
数が図示のように６であるとすると、第６、第７ラスク
を示すラスタアドレスはキャラクタジェネレータにとっ
ては不要となり、単にラスタのみが表示される。

次に、第２図に示す８は、パラレル／シリアル変換器で
あり、ここでシリアルデータに変換されたパターンデー
タは、ビデオコントロール回路９に供給されるようにな
っている。ビデオコントロール回路９は、供給されたシ
リアルパターンデータを画像処理装置１から供給される
制御信号（同期信号およびドツトクロックパルス等）に
基づいて、ＣＲＴ表示装置５に表示する。

次に、この実施例の要部の構成について第１図を参照し
て説明する。第１図に示す回路は、画像処理装置ｌ内に
設けられている回路であり、図において、１５はＶＩＩ
ＡＭ３についてのアクセス開始アドレスがＣＰＵ２によ
って書き込まれるスタートアドレスレジスタである。ス
タートアドレスレジスタ１５の出力データは、セレクタ
１６の入力端Ｂに供給され、セレクタ１６の出力データ
はカウンタ１７のプリセットデータ入力端ＰＤに供給さ
れる。このセレクタ１６は、端子ＳＢに“ｌ”信号が供
給されると、入力端Ｂを選択し、“０”信号が供給され
ると入力端Ａを選択する。カウンタ１７のクロック入力
端には、アンドゲートＡＮ１を介してクロックパルスＣ
ＬＫ　（その周期がｌキャラクタの表示期間に対応）が
供給されるようになっている。この場合、アンドゲート
ＡＮＩは信号［−１Ｄ　Ｅが“ｌ”信号となっていると
きに開状態となり、この信号１−Ｉ　Ｄ　Ｅは水平表示
期間において“ｌ”信号となるように制御される。

カウンタ１７のカウント出力は、メモリアドレスデータ
ＭＡとしてＶＲＡＭ３のアドレス入力端に供給されると
ともに、セレクタ１８の入力端Ａに供給される。セレク
タ１８は、端子ＳＢに“１”信号が供給されると入力端
Ｂを選択し、“０”信号が供給されると入力端Ａを選択
する。１９は端子りに“１”信号が供給された時に、セ
レクタ１８の出力データをラッチするレジスタであり、
その出力データはセレクタ１６の入力端Ａに供給される
ようになっている。

２２は、表示画面における水平方向の総文字数、すなわ
ち、画面に表示されるキャラクタ数に水平帰線期間に対
応するキャラクタ数を加えた数がＣＰＵ２によって書き
込まれる水平総文字数レジスタである。すなわち、水平
総文字数レジスタに書き込まれる値は、ｌラスタの期間
（水平走査期間）に対応する。２４はキャラクタカウン
タであり、水平走査時間をキャラクタの数に変換してカ
ウントする。このキャラクタカウンタ２４および水平総
文字数レジスタ２２の出力データは、デジタルコンパレ
ータ２３によりその値の一致が検出されるようになって
いる。デジタルコンパレータ２３は、」二足２データの
一致を検出すると、出力信号■Ｉ　Ｍ　Ａ　Ｘを“１″
信号とする。すなわち、信号Ｉ−ＩＭ　Ａ　Ｘは、水平
走査の終了タイミングにおいてｌキャラクタの表示期間
に対応する間出力される。

そして、信号ＩＩ　Ｍ　Ａ　Ｘは、アンドゲートＡＮ２
゜３の各一方の入力端に供給される。また、キャラクタ
カウンタ２４は、各ラスタの走査が終了した時点におい
てリセットされるように構成されいる。

２５は、表示上の１行に対応するラスタ数（行間ピッチ
のラスタを含む）がＣＰ　Ｕ　２によって設定される１
行うスク敗レンスタであり、２６は画面に表示されたラ
スタの数をカウントするラスタカウンタである。１行う
スク数しノスタ２５の出力データとラスタカウンタ２６
のカウント出力は、デジタルコンパレータ２７によりそ
の一致が検出されるようになっており、一致時には出力
信号ＲＥＱ　ｈ（“ｌ”信号となるように構成されてい
る。

この信号ＲＥＱは、インバータＩＮＶＩを介してアンド
ゲートＡＮ２の他方の入力端に供給されるとともに、ア
ンドゲートＡＮ３の入力端に供給される。アンドゲート
ＡＮ２の出力信号はカウンタ１７のプリセット端子ＰＳ
に、アンドゲートＡＮ３の出力信号はレンスタ１９のロ
ード端子およびセットリセット・フリップフロップ（以
下、単にフリップフロップという）のリセット端子Ｒに
供給される。また、ラスタカウンタ２６は、各行の最終
ラスタの終了直前においてリセットされるように構成さ
れている。この場合、各行の最終ラスタの終了時におい
ては、まず、信号ＲＥＱと信号ＨＭ　Ａ　Ｘが“Ｉ”に
なり、次に、信号ＲＥ　Ｑが“０”、信号１４　Ｍ　Ａ
　Ｘが“Ｉ”になり、最後に信号■４〜ＩＡＸのみが“
ｌ”となる。

３０は、１表示画面中における表示行数がＣＰＵ２から
設定されろトータルラインレジスタであり、３１は、表
示されたライン（行）の数をカウントするラインカウン
タである。このトータルラインレジスタの出力データと
ラインカウンタ３１のカウント出力は、フレーム終了検
出部３２に供給される。フレーム終了検出部３２は、ト
ータルラインレジスタ３０、デジタルコンパレータ２７
、ラインカウンタ３１の各出力信号および垂直帰線期間
におけろライン数とに基づいてｌフレームの終了を検出
し、最終のラスタが走査されるタイミングにおいて、出
力信号ＶＴを“ｌ”信号とする。

この信号■′ｒは、フリップフロップ３５のセット端子
Ｓに供給される。また、ラインカウンタ３１は、１フレ
ームが終了する毎にリセットされるようになっている。

次に、４０はアクセスをジャンプさせるべきラインナン
バが書き込まれるラインナンバレジスタであり、このラ
インナンバレジスタ４０の出力データとラインカウンタ
３１のカウント出力がデジタルコンパレータ４１によっ
て比較され、一致が検出されると信号ＬＮＥＱが“ｌ”
信号となるように構成されている。４２は、ＶＲＡＭ３
へのアクセスをジャンプさせる場合のジャンプ先アドレ
スが、ＣＰＵ２によって書き込まれるジャンプ先アドレ
スレジスタである。

（実施例の動作）次に、上記構成によるこの実施例の動作について説明す
る。

まず、−例として４０字ＸＩＧ行の表示を行うとし、ス
タートアドレスとして第４図に示すＡｄｘｌを、１行う
スク数として８本を各々設定する。

この場合は、ＣＰＵ２がスタートアドレスレジスタ１５
にアドレスデータ（Ａｄｘｌ）を書き込み、次いで、水
平総文字数レジスタ２２に「３９」、１行うスク数レジ
スタ２５に「７」、トータルラインレジスタ３０に「１
５」を書き込む。また、ラインナンバレジスタ４０には
、表示行数よりも大きな値を書き込んでおく。

今、表示面の走査が開始されると、走査に応じて、各デ
ジタルコンパレータ２３．２７が適宜“！”信号を出力
する。そして、走査が表示面の最下ラスタに達し、さら
に、垂直帰線期間における最後のラスタ（ｌフレームの
最後のラスタ）が走査されると、フレーム終了検出部３
２の出力信号ＶＴが“ｌ”信号になり、これにより、フ
リップフロップ３５がセットされる。フリップフロップ
３５がセットされると、セレクタ１６が入力端Ｂを選択
し、これにより、スタートアドレスレジスタ１５内のア
ドレスデータＡｄｘｌがカウンタ１７のプリセットデー
タ入力端ＰＤに供給される。

次に、最終ラスタの終了直前になると、ラスタカウンタ
２６がリセットされてデジタルコンパレータ２７の出力
信号ｒｔＥＱが“０”信号になり、さらに、最終ラスタ
の走査が終了する時点において、デジタルコンパレータ
２３の出力信号１−Ｉ　Ｍ　Ａ　Ｘが“１”信号になる
。この結果、インバータＩＮＶｌの出力信号が“ｔ”、
信号ｔ（Ｍ　Ａ　Ｘが“【”となってアンドゲートＡ　
Ｎ　２が“１”信号を出力し、カウンタ１７がプリセッ
トデータを取り込む。すなわち、この時点において、ス
タートアドレスＡｄｘｌがカウンタＩ７にプリセットさ
れろ。

そして、次のフレームの走査が開始され、水平表示期間
に達すると、信号Ｉ　Ｄ　Ｅが“ｌ”信号に立ち上がり
、第０行目の表示が開始される。この信号Ｉ　Ｄ　Ｅが
“ｌ”信号に立ち上がると、アンドゲートＡＮＩが開状
態となって表示クロックパルスＣＬＫがカウンタ１７の
クロック端子ＣＫに供給される。この結果、カウンタ１
７のカウント出力は、スタートアドレスＡｄｘｌからク
ロックパルスＣＬＫに同期して、順次ｌづつインクリメ
ントされていく。この結果、Ｖ　ＲＡ　Ｍ　３からは、
各表示区画に表示すべきキャラクタのキャラクタコード
が順次出力され、該当するキャラクタパターンがキャラ
クタジェネレータ７から読出される。

この時読出されるキャラクタパターンは、ラスタアドレ
スが「０」であるから、ラスタアドレス「０」（第３図
参照）に対応するパターンデータである。そして、キャ
ラクタジェネレータ７から読出されたラスタアドレス「
０」のパターンデータは、パラレル／シリアル変換器８
によってシリアルデータに変換された後ビデオコントロ
ール９に供給され、これにより、ドツトクロックパルス
に基づいてＣｆｌＴ表示装置５に表示されろ。

以上のようにして、ラスタアドレス「０」表示が終了す
ると、このラスタの走査終了時点で信号１１　Ｍ　Ａ　
Ｘが“１”信号になり、これにより、アンドゲートＡＮ
２の出力信号が“ｌ”信号となって再びカウンタ１７が
プリセット動作を行う。この場合、セレクタ１６は、入
力端Ｂを選択しているから、この時プリセットされるの
はスタートアドレスＡｄｘｌである。そして、水平表示
期間になると、上記と同様の表示動作が行われるが、こ
の時点においては、ラスタカウンタ２６が１インクリメ
ントされているため、ラスタアドレス「１」のパターン
データが表示される。以後、順次ラスタアドレスｒ２Ｊ
、ｒ３Ｊ・・・・・・の表示が行われていく。そして、
ラスタアドレス「７」の表示が終了して、このラスタの
走査終了直前になると、信号１’ｌＥＱと信号Ｉ（Ｍ　
Ａ　Ｘの双方が“ｌ”信号となり、この結果、アンドゲ
ートＡＮ３が“ｌ”信号を出力する。アンドゲートＡＮ
３が“ｌ”信号を出力すると、フリップフロップ３５が
リセットされるとともに、レジスタ１９がロード動作を
行う。

この時、セレクタ１８は入力端Ａを選択しているので、
レジスタ１９は、ラスタアドレス「７」の表示期間終了
時点（信号ＩＩＤＥが“０”信号になった時点）におけ
るメモリアドレスＭＡの値をロードする。次に、ラスタ
アドレス「７」の走査終了時点になると、信号ｔｌ　Ｍ
ΔＸが“１”信号、信号ｆｌＥＱが“０”信号になり、
この結果、アンドゲートＡＮ２が“１”信号を出力し、
カウンタＩ７がプリセット動作を行う。この時、セレク
タＩ６は、フリップフロップ３５がリセットされている
ため、入力端Ａを選択しており、この結果、カウンタ１
７にプリセットされろデータは、レジスタ１９にロード
されたアドレスデータとなる。　そして、次の走査が開
始されて第１行目の水平表示期間になると、信号１−Ｉ
　Ｄ　Ｅが“Ｉ”信号に立ち上がってアンドゲートＡＮ
Ｉが開状態となり、この結果、カウンタ１７がアップカ
ウントを開始する。

したがって、ＶＲＡＭ３に対しては前回の行の最終読出
アドレスの次のアドレスから順次読出が行われ、この読
出されたデータによって上述の場合と同様の表示処理が
行われていく。この第１行目の表示が終了すると、第２
行目の表示の前に、再びカウンタ１７のプリセット値が
更新され、これにより、ＶＲＡＭ３の連続したアドレス
が順次アクセスされる。

以上のようにして順次各行の表示が進み、最終行である
第１５行目の表示が終了すると、その後の垂直帰線期間
の最終ラスタの終了時点において、１７　Ｌ／　−ム（
１）　表示ｈ＜Ｑ％了する。このフレーム終了直前にお
いては、フレーム終了検出部３２の出力信号ＶＴが“ｌ
”信号に立ち上がり、この結果、フリップフロップ３５
がセットされる。フリップフロップ３５がセットされる
と、セレクタ１６が入力端Ｂを選択し、再びスタートア
ドレスＡｄｘｌをカウンタ１７のプリセットデータ入力
端１）　Ｄに供給する。そして、最終ラスタの終了時点
においては、信号ＲＥＱが“０”、信号ＨＭ　Ａ　Ｘが
“ｌ”となり、アンドゲートＡＮ２が“ｌ“信号を出力
して、カウンタ１７がプリセット動作を行う。

この結果、次のフレームの表示開始時点からは、カウン
タ１７のカウント出力はスタートアドレスＡｄｘｌから
順次インクリメントされて行く。

以後は、上述の動作が繰り返され、これにより、表示面
上には、ＶＲＡＭａ内のデータに基づくキャラクタ表示
がなされていく。

次に、スクロールらしくはページング等を行う場合は、
スタートアドレスレジスタ１５内のデータを書き換える
。この結果、新たに指定されたスタートアドレスから、
上述した処理に従って１６行分の表示が行われる。例え
ば、ＶＲＡＭ３のメモリマツプが第４図に示すようにな
っており、スタートアドレスとしてＡｄｘ２が指定され
たとすると、このスタートアドレスＡｄｘ’２から順次
アクセスアドレスがインクリメントされて行き、ここか
ら１６行分のキャラクタコードが読出されて行く。すな
わち、表示エリアｅ２ｂの最終アドレスＡｄｘ４までア
クセスされる。

次に、スタートアドレスとして、第４図に示すＡｄｘ３
もしくはそれ以降のアドレスが指定された場合について
説明する。このようなアドレスが指定された場合は、指
定アドレスから１画面分のアクセスを行うと、表示エリ
アｅ２ｂを越えてアクセスが行われ、本来表示すべきで
ないデータに基づく表示が行イつれてしまう。そこで、
このような場合には以下に述べる動作が行われる。

まず、ＣＰＵ２はＶＲＡＭ３のメモリマツプを把握して
いるから、スタートアドレスとしてＡｄ　　″Ｘ３以降
のアドレスを指定する際には、アクセスが表示エリアｅ
２ｂを越えることを予期することができる。さらに、Ｃ
ＰＵ２は、表示画面上の何行目のアクセスにおいて表示
エリアｅ２ｂを越えるかを知ることができる。そして、
ＣＰＵ２は、スタートアドレスを書き込む際に、表示エ
リアｅ２ｂを越えない最終行のラインナンバを第１図に
示すラインナンバレジスタ４０に書き込む。さらに、Ｃ
ＰＵ２は、表示エリアｅ２ｂのアクセスが総て終了した
後においてアクセスするアドレスを、ジャンプ先アドレ
スとしてノヤンプ先アドレスレジスタ４２に書き込む。

以上のようなレジスタの設定を行うと、表示面上に表示
されている行数がラインナンバレジスタ４０内のデータ
に一致すると、デジタルコンパレータ４１の出力信号Ｌ
ＮＥＱが“ｌ”信号になり、セレクタ１８が入力端Ｂを
選択する。この結果、ジャンプ先アドレス４２内のアド
レスデータがレジスタ１９の入力端に供給される。そし
て、この行の最終ラスタの終了直前において信号ＲＥＱ
、ｒ（Ｍ　Ａ　Ｘが“１”となるためレジスタ１９が上
記ジャンプ先アドレスをロードし、最終ラスタの終了時
点において信号ＲＥＱが“０”、信号１−（Ｍ　Ａ×が
“ｌ”となって、ジャンプ先アドレスがカウンタ１７に
プリセットされる。この結果、次の行の走査は、ジャン
プ先アドレスから順次アクセスが行われる。

この場合、ジャンプ先アドレスとして第４図に示す表示
エリアｃ２の先頭アドレスＡｄｘｌを書き込んでおけば
、表示面上においては、表示画面の途中から最初の画像
に戻って表示が行われ、表示エリアがあたかもループし
ているような効果が得られる。なお、ジャンプ先アドレ
スとしては、他の任意の表示エリア内のアドレスを設定
してもよい。

なお、上記実施例は、この発明をキャラクタディスプレ
イに適用した実施例であったが、この発明はグラフィッ
クディスプレイにも勿論適用することができる。

また、上記実施例においては、表示面上の行によってジ
ャンプすべきか否かを判定したが、これに代えて、表示
エリアの最終アドレスをレジスタに記憶させ、実際のア
クセスアドレスが上記最終アドレスに一致したときにジ
ャンプを行わけるようにしてもよい。

「発明の効果」以上説明したように、この発明によれば、中央処理装置
の制御の下に、画像メモリの表示用エリア内の画像デー
タを表示面の走査に対応して順次読出し、この読出した
画像データに基づいて表示を制御する画像処理装置にお
いて、前記中央処理装置によりデータが設定される境界
データ記憶手段と、前記画像メモリについてのアクセス
アドレスが前記境界データ記憶手段内のアドレスに対応
する値になったことを検出する一致検出手段と、ジャン
プ先アドレスとして前記表示用エリア内の任意のアドレ
スが記憶されるジャンプ先アドレス記憶手段と、前記一
致検出手段が一致を検出したときに前記画像メモリへの
アクセスを前記ジャンプ先アドレス記憶手段内のアドレ
スにジャンプさせるジャンプ制御手段とを具備したので
、中央処理装置によって前記境界データ記憶部内に表示
エリアの境界アドレスに対応するデータを書き込めば、
画像メモリについてのアクセスが表示用エリアを越えよ
うとすると、ジャンプ制御手段によって表示用エリア内
の他のアドレスに強制的にジャンプされ、この結果、表
示用以外のデータか誤っ′　て表示されることがない利
点が得られる。また、アクセスが表示エリア内に制限さ
れるため、表示エリア以外のデータを誤って破壊したり
、書き換えたすすることがない。

【図面の簡単な説明】

第１図はこの発明の一実施例の要部の構成を示すブロッ
ク図、第２図は同実施例の全体構成を示すブロック図、
第３図はキャラクタパターンとラスクアドレスの関係を
示す図、第４図はＶ　ＲＡ　Ｍ内の表示エリアの例を示
すメモリマツプである。３・・・・・・ＶＲＡＭ、１６．１８・・・・・・セレ
クタ、１７・・・・・・カウンタ、１９・・・・・・レ
ジスタ（以上１６〜１９はジャンプ制御手段）、４０・
・・・・・ラインナンパレノスタ（境界データ記憶手段
）、４１・・・・・デジタルコンパレータ（一致検出手
段）、４２・・・・・・ジャンプ先アドレスレジスタ（
ジャンプ先アドレス記↑α手段）。

Claims

【特許請求の範囲】

中央処理装置の制御の下に、画像メモリの表示用エリア
内の画像データを表示面の走査に対応して順次読出し、
この読出した画像データに基づいて表示を制御する画像
処理装置において、前記中央処理装置によりデータが設
定される境界データ記憶手段と、前記画像メモリについ
てのアクセスアドレスが前記境界データ記憶手段内のア
ドレスに対応する値になったことを検出する一致検出手
段と、ジャンプ先アドレスとして前記表示用エリア内の
任意のアドレスが記憶されるジャンプ先アドレス記憶手
段と、前記一致検出手段が一致を検出したときに前記画
像メモリへのアクセスを前記ジャンプ先アドレス記憶手
段内のアドレスにジャンプさせるジャンプ制御手段とを
具備することを特徴とする画像処理装置。