JP3599437B2 - データ処理装置および方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、データ処理装置および方法に関し、特に任意の複数の割り込み要求のタイミングを、簡単かつ正確に検出し、保持することができるようにしたデータ処理装置および方法に関する。
【０００２】
【従来の技術】
コンピュータのＣＰＵが多くの処理を効率的に行うことができるように、所定のプログラムを実行中に他のプログラムを実行させたい場合、ＣＰＵに対して割り込み要求を入力するようにしている。ＣＰＵは、割り込み要求を受けたとき、現在実行中のプログラムを中断し、優先順位および緊急性のより高い処理を実行する。
【０００３】
優先順位にはいくつかのレベルがあり、すべての割り込み要求を緊急に実行することはできない。例えば、時間的に連続している必要がある一連の処理を実行中の場合、割り込み処理は禁止される。また、割り込み処理Ａが割り込み処理Ｂよりも優先される場合、割り込み処理Ａが終了するまで割り込み処理Ｂの処理は禁止される。
【０００４】
また、ＣＰＵが、例えばＤＭＡコントローラなどの別のデバイスにバス権を委ねている場合、ＣＰＵは、割り込みを受け付けても、そのプログラムを読み込むことができないことがある。さらに、割り込みプログラムが大きい場合、その中の所定の処理に到達するまでの時間が無視できないほど長くなることもある。
【０００５】
以上のように、割り込み処理といえども、必ずしも緊急に処理されるとは限らない。従って、例えば、割り込み処理ルーチン内で、カウンタの値を読み取り、その割り込みの発生したタイミングを検出しようとしても、誤差が発生し、しかも、その誤差は一定ではない。
【０００６】
そこで、特定の割り込み信号をトリガとして、計時動作を行っているカウンタのカウント値をレジスタに保持したり、あるいはカウント動作を停止することにより、割り込み信号の発生タイミングを正確に検出し、保存するようにすることが行われている。
【０００７】
これは、例えば、ライトペンが表示モニタの発光を検知した瞬間の画面の縦方向および横方向の座標値（水平ラインの数およびピクセルの数）を読み取るといったような用途に適用されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、このようなカウンタのカウント値を割り込み要求に対応して保持する従来のシステムは、カウンタの用途がプログラム毎に変化するため、汎用性を持たせることが困難である課題があった。また、２以上の割り込みのタイミングを、簡単かつ正確に検出し、保持することが困難である課題があった。
【０００９】
本発明はこのような状況に鑑みてなされたものであり、任意のかつ複数の割り込みの発生タイミングを、簡単かつ正確に検出し、保持することができるようにするものである。
【００１０】
【課題を解決するための手段】
上記課題を解決する本発明によるデータ処理装置は、以下のようなものである。
該データ処理装置は、計数動作を行う計数手段を備えてなる、複数種類の割り込み要求を受け付けるデータ処理装置である。そして、割り込み要求を受け付けると共に、それを保持する割込要求保持手段と、前記複数種類の割込み要求の種類を特定するための情報が書き込み可能とされており、書き込まれたその情報に基いて、前記割込要求保持手段が受け付けた割り込み要求の種類を特定する選択手段と、前記計数手段から、計数についての情報を受け付けると共に、前記選択手段が前記割り込み要求の種類を特定した時点における前記計数についての情報を保持する保持手段と、を備えることを特徴とする。
【００１１】
上記課題を解決する本発明によるデータ処理装置は、以下のようなものとしてもよい。
前記割込要求保持手段は、割込み要求を受け付ける複数の割込ラッチレジスタを含んでいると共に、前記選択手段は、前記複数の割込ラッチレジスタのそれぞれに対応させて設けられた条件選択レジスタ、及びアンド回路を含んでおり、前記条件選択レジスタは、前記複数種類の割込み要求の種類を特定するための情報が書き込み可能とされると共に、前記アンド回路は、対応した前記割込要求保持手段が受け付けた割り込み要求を受け付け、これと前記条件選択レジスタに書き込まれた前記情報とに基いて、所定の信号を生成するようにされており、アンド回路が生成した前記所定の信号を受け付けた時点における前記計数についての情報を前記保持手段が保持するようになっていてもよい。
【００１２】
上記課題を解決する本発明によるタイミング記憶回路は、以下のようなものである。
該タイミング記憶回路は、計数動作を行うカウンタ、及び各々異なる割り込み要求を受け付けると共に、それを保持する複数の割込ラッチレジスタに接続されており、前記割込ラッチレジスタが受け付けた複数種類の割込み要求があったタイミングについての情報を保持するタイミング記憶回路である。そして、前記複数の割込ラッチレジスタのそれぞれに対応させて設けられた複数の条件選択レジスタ、及び複数のアンド回路と、前記複数のアンド回路からの出力、及び前記カウンタからの計数についての情報を受け付けるカウント値保持レジスタと、を備えており、前記条件選択レジスタは、前記複数種類の割込み要求の種類を特定するための情報が書き込み可能とされ、前記アンド回路は、対応した前記割込ラッチレジスタが受け付けた割り込み要求を受けつけ、これと前記条件選択レジスタに書き込まれた前記情報とに基いて、所定の信号を生成するようにされると共に、前記カウント値保持レジスタは、前記所定の信号を受け付けた時点における前記計数についての情報を保持するようになっている。
【００１３】
上記課題を解決する本発明によるデータ処理方法は、以下のようなものである。
該データ処理方法は、計数動作を行う計数手段と、複数種類の割込み要求の種類を特定するための情報が書き込み可能とされた選択手段と、を備えてなる、複数種類の割り込み要求を受け付けるデータ処理装置にて実行される方法である。そして、前記データ処理装置が、前記選択手段に、前記複数種類の割込み要求の種類を特定するための情報を書き込む過程、割り込み要求を受け付ける過程、受け付けたその割り込み要求を保持する過程、前記選択手段に書き込まれた前記情報に基いて、受け付けた前記割り込み要求の種類を特定する過程、前記計数手段から、計数についての情報を受け付けると共に、前記割り込み要求の種類を特定した時点における前記計数についての情報を保持する過程、を含む。
【００１４】
【発明の実施の形態】
図１は、本発明のデータ処理装置の一実施例の構成を示すブロック図である。この実施例においては、図示せぬ装置から出力された複数（この実施例の場合、４個）の割込要求信号Ａ乃至Ｄが、対応する４個の割込ラッチレジスタ１Ａ乃至１Ｄ（割込要求保持手段）に供給され、ラッチされるようになされている。割込ラッチレジスタ１Ａ乃至１Ｄ（以下、適宜、これらを総称して、割込ラッチレジスタ１と称する）の出力は、タイミング記憶回路２１のアンド回路３Ａ乃至３Ｄ（以下、適宜、これらを総称して、アンド回路３と称する）の一方の入力に供給されている。アンド回路３Ａ乃至３Ｄの他方の入力には、条件選択レジスタ２Ａ乃至２Ｄ（以下、適宜、これらを総称して、条件選択レジスタ２と称する）（選択手段）の出力が、それぞれ供給されている。
【００１５】
アンド回路３Ａ乃至３Ｄの論理積演算出力は、オア回路４により論理和演算が施された後、エッジ検出回路５に出力されている。エッジ検出回路５は、オア回路４の出力の低レベルから高レベルへの立ち上がりエッジを検出したとき、パルスを出力するようになされている。カウント値保持レジスタ６（計数制御手段）は、エッジ検出回路５よりパルスが入力されたとき、カウンタ７（計数手段）のカウント値を保持するようになされている。
【００１６】
カウンタ７は、図示せぬ回路から供給されるクロックを計数するようになされている。また、そのカウント値は、図示せぬ回路から供給される制御信号に対応してリセットされるようになされている（但し、このような処理を、ＣＰＵ８に実行させるように構成することも可能である）。
【００１７】
割込ラッチレジスタ１Ａ乃至１Ｄの出力はまた、オア回路１０に入力され、論理和演算が施された後、その演算結果が割込要求信号として、ＣＰＵ８に出力されるようになされている。ＣＰＵ８は、アドレスバス１２を介して、アドレスデコーダ９に所定のアドレスを供給することで、アドレスデコーダ９に、割込ラッチレジスタ１Ａ乃至１Ｄを選択する割込ラッチレジスタ選択信号、条件選択レジスタ２Ａ乃至２Ｄを選択する条件選択レジスタ選択信号、カウント値保持レジスタ６を選択するカウント値保持レジスタ選択信号、または、カウンタ７を選択するカウンタ選択信号を出力させることができるようになされている。
【００１８】
また、ＣＰＵ８は、ライト信号を出力し、割込ラッチレジスタ１Ａ乃至１Ｄまたは条件選択レジスタ２Ａ乃至２Ｄに、それぞれ所定値（所定のレベルの信号）を書き込ませる（ラッチさせる）ことができるようになされている。また、ＣＰＵ８は、リード信号を出力し、割込ラッチラッチレジスタ１Ａ乃至１Ｄ、条件選択レジスタ２Ａ乃至２Ｄ、カウント値保持レジスタ６またはカウンタ７のカウント値を、データバス１１を介して読み込むことができるようになされている。
【００１９】
図２は、図１に示した実施例をゲーム装置に応用した場合の構成例を表している。この実施例においては、銃４１Ａの受光素子４２Ａの出力が、割込要求信号Ｃとして割込ラッチレジスタ１Ｃに供給され、その引き金スイッチ４３Ａの操作に対応して発生する信号が、割込要求信号Ａとして割込ラッチレジスタ１Ａに供給されるようになされている。また、同様に、銃４１Ｂの受光素子４２Ｂの出力が、割込要求信号Ｄとして割込ラッチレジスタ１Ｄに供給され、引き金スイッチ４３Ｂの操作に対応して発生する信号が、割込要求信号Ｂとして割込ラッチレジスタ１Ｂに供給されるようになされている。
【００２０】
銃４１Ａ，４１Ｂの受光素子４２Ａ，４２Ｂは、鋭い指向性を有するように構成されている。従って、モニタ５１がグラフィックエンジン３１からの画像信号に対応して図中左上から右下方向に走査されているとき、指向された位置の画素（指向点の画素）が光ったとき、検出信号を出力し、それ以外の残像の光が入力された場合においては、検出信号を出力しないようになされている。
【００２１】
この実施例においては、図１に示したように、条件選択レジスタ２、アンド回路３、オア回路４、エッジ検出回路５、カウント値保持レジスタ６およびカウンタ７を有するタイミング記憶回路２１が、タイミング記憶回路２１−１乃至２１−４として４個設けられている。そして、これらのタイミング記憶回路２１−１乃至２１−４には、割込ラッチレジスタ１Ａ乃至１Ｄの出力が、それぞれ供給されている。
【００２２】
また、この実施例においては、所定の表示画像データを発生し、モニタ５１に出力表示させるグラフィックエンジン３１が設けられている。そして、このグラフィックエンジン３１が、モニタ５１に表示する画像の画素（ピクセル）単位で発生するピクセルクロックが、タイミング記憶回路２１−３と２１−４のカウンタ７にクロックとして供給されている。また、グラフィックエンジン３１は、モニタ５１に表示する画像の水平走査線の終了のタイミングにおいて発生する水平ブランク信号を、タイミング記憶回路２１−１乃至２１−４のカウンタ７に出力するとともに、各フィールドの終了のタイミングにおいて発生する垂直ブランク信号を、タイミング記憶回路２１−１と２１−２のカウンタ７に出力するようになされている。
【００２３】
タイミング記憶回路２１−１と２１−２のカウンタ７は、水平ブランク信号をクロックとしてカウントし、そのカウント値を垂直ブランク信号によりリセットするようになされている。
【００２４】
また、タイミング記憶回路２１−３と２１−４のカウンタ７は、ピクセルクロックをカウントし、そのカウント値を、垂直ブランク信号によりリセットするようになされている。
【００２５】
次に、その動作について説明する。グラフィックエンジン３１は、所定の画像データを発生し、モニタ５１に出力し、表示させる。モニタ５１は、グラフィックエンジン３１からの画像データに対応して、左上から右下方向に走査点を順次移動させることで画像を表示する。人間の目には走査点の光だけでなく、走査点が通り過ぎた後の残像も光として感知されるため、モニタ５１に表示された画像を１枚の画像として認識することができる。
【００２６】
しかしながら、上述したように、銃４１Ａ，４１Ｂは、鋭い指向性を有するように構成されており、銃４１Ａ，４１Ｂが指向している（狙っている）範囲内のピクセルが走査点として光った場合においてのみ、受光素子４２Ａ，４２Ｂが検出信号を出力する。例えば、ＮＴＳＣ方式の映像信号の場合、１フィールドの走査時間は、１／６０秒とされている。従って、使用者が、銃４１Ａ，４１Ｂをモニタ５１の表示画像の所定の表示位置に狙いを定めると、その狙っている位置が、１／６０秒周期で検出され、、受光素子４２Ａ，４２Ｂがその検出信号としては割込要求信号Ｃまたは割込要求信号Ｄを出力することになる。割込要求信号Ｃは、割込ラッチレジスタ１Ｃによりラッチされ、割込要求信号Ｄは、割込ラッチレジスタ１Ｄにラッチされる。
【００２７】
割込ラッチレジスタ１にラッチされたデータは、タイミング記憶回路２１−１乃至２１−４のいずれにも供給される。そして、上述したように、この４つのタイミング記憶回路２１−１乃至２１−４は、基本的に、図１に示したように、同様の構成を有するものとされている（すなわち、汎用性を有するものとされている）。そこで、ＣＰＵ８は、４つのタイミング記憶回路２１−１乃至２１−４に、それぞれ所定のタイミングを記憶させるようにするために、それぞれの条件選択レジスタ２に対して、所定の設定を行う。
【００２８】
例えば、ＣＰＵ８は、タイミング記憶回路２１−１に、銃４１Ａのモニタ５１の表示面に対する指向点のＹ座標を検出させるようにする場合、その４個の条件検出レジスタ２Ａ乃至２Ｄのうちの条件選択レジスタ２Ｃに対して、ライト信号を出力し、データバス１１を介して高レベルの信号を供給し、これを保持させる。その他の３つの条件選択レジスタ２Ａ，２Ｂ，２Ｄには、低レベルの信号を保持させるようにする。
【００２９】
従って、タイミング記憶回路２１−１のアンド回路３Ａ，３Ｂ，３Ｄの出力は、割込ラッチレジスタ１Ａ，１Ｂ，１Ｄより、高レベルの信号が供給されたとしても、常に低レベルのままとなる。これに対して、アンド回路３Ｃは、割込ラッチレジスタ１Ｃが高レベルの信号を出力したとき、高レベルの信号を出力する。これにより、タイミング記憶回路２１−１は、割込要求信号Ｃに対するタイミング検出動作を行うようになる。
【００３０】
アンド回路３Ｃの出力は、オア回路４を介して、エッジ検出回路５に供給される。従って、割込要求信号Ｃが割込ラッチレジスタ１Ｃによりラッチされ、その出力が低レベルから高レベルに変化したとき、アンド回路３Ｃの出力も低レベルから高レベルに変化し、エッジ検出回路５は、この低レベルから高レベルに変化するエッジを検出する。そして、エッジ検出回路５は、検出したタイミングにおいてパルスを発生し、カウント値保持レジスタ６に出力する。カウント値保持レジスタ６は、エッジ検出回路５よりパルスが入力されたとき、そのときのカウンタ７のカウント値を保持する。
【００３１】
タイミング記憶回路２１−１のカウンタ７は、グラフィックエンジン３１が出力する水平ブランク信号をクロックとしてその数を計数し、垂直ブランク信号が入力されるとそのカウント値をリセットする動作を繰り返している。すなわち、カウンタ７は、上から数えた水平走査線の数を計数していることになる。その結果、カウント値保持レジスタ６が、エッジ検出回路５よりパルスが入力されたタイミングにおいてカウンタ７のカウント値を保持すると、その値は、銃４１Ｂの指向点における水平走査線の上から順番に数えた数、すなわち、その指向点のＹ座標ＹＣに対応している。
【００３２】
一方、タイミング記憶回路２１−３は、銃４１Ａの指向点のＸ座標ＸＣを検出する目的で用いられる。このため、ＣＰＵ８は、タイミング記憶回路２１−３の条件選択レジスタ２Ａ乃至２Ｄのうち、条件選択レジスタ２Ｃに、上述した場合と同様にして、高レベルの信号を保持させ、その他の条件選択レジスタ２Ａ，２Ｂ，２Ｄには、低レベルの信号を保持させる。これにより、タイミング記憶回路２１−１における場合と同様に、タイミング記憶回路２１−３のアンド回路３Ａ，３Ｂ，３Ｄは、常にその出力が低レベルとなり、タイミング記憶回路２１−３は、割込要求信号Ｃのみを受け付けることになる。
【００３３】
そして、割込要求信号Ｃが、割込ラッチレジスタ１Ｃによりラッチされ、その出力が、アンド回路３Ｃ、オア回路４を介して、エッジ検出回路５に入力され、そのエッジが検出されたとき、カウント値保持レジスタ６は、エッジ検出回路５がパルスを出力するタイミングにおいて、カウンタ７のカウント値を保持する。
【００３４】
このタイミング記憶回路２１−３のカウンタ７は、グラフィックエンジン３１が発生するピクセルクロックを計数し、水平走査の終了のタイミングにおいて発生する水平ブランク信号が入力されたとき、その計数値をリセットする動作を繰り返している。従って、カウント値保持レジスタ６に保持されるカウント値は、銃４１Ａの指向点のＸ座標ＸＣに対応している。
【００３５】
一方、タイミング記憶回路２１−２は、銃４１Ｂの指向点のＹ座標ＹＤを検出するために用いられ、タイミング記憶回路２１−４は、銃４１Ｂの指向点のＸ座標ＸＤを検出するために用いられる。このため、ＣＰＵ８は、タイミング記憶回路２１−２と２１−４の条件選択レジスタ２Ｄに高レベルの信号を保持させ、その他の条件選択レジスタ２Ａ乃至２Ｃには、低レベルの信号を保持させる。これにより、アンド回路３Ａ乃至３Ｃの出力は、常に低レベルとなり、アンド回路３Ｄの出力のみが、割込ラッチレジスタ１Ｄが割込要求信号Ｄをラッチしたとき、高レベルの信号を出力することになる。
【００３６】
タイミング記憶回路２１−２のカウンタ７は、タイミング記憶回路２１−１のカウンタ７と同様に、グラフィックエンジン３１が出力する水平走査線の数をカウントしている。また、タイミング記憶回路２１−４のカウンタ７は、ピクセルクロックの数をカウントしている。従って、タイミング記憶回路２１−２のカウント値保持レジスタ６は、銃４１Ｂの指向点のＹ座標（水平走査線の数）ＹＤを保持し、タイミング記憶回路２１−４のカウント値保持レジスタ６は、銃４１Ｂの指向点のＸ座標（ピクセルの数）ＸＤを保持することになる。
【００３７】
以上のようにして、割込要求信号ＣおよびＤが発生したタイミングの座標が、タイミング記憶回路２１−１乃至２１−４に記憶されるため、オア回路１０を介してＣＰＵ８に割込要求信号が入力されたとしても、ＣＰＵ８は、割込要求信号ＣおよびＤに対する処理を緊急に行う必要がなくなり、それ以外の割り込みを優先して処理することが可能となる。
【００３８】
ＣＰＵ８は、オア回路１０を介して、割込要求信号ＣまたはＤに対応する割込要求信号の入力を受けたとき、この割込要求信号に対応して、それぞれの銃４１Ａ，４１Ｂの指向点に対して、カーソルを表示させる割り込みルーチン処理を実行する。
【００３９】
この処理に対応して、ＣＰＵ８は、グラフィックエンジン３１を制御し、モニタ５１に、銃４１Ａの指向点（ＸＣ，ＹＣ）にカーソルＫＣを、また、銃４１Ｂの指向点（ＸＤ，ＹＤ）にカーソルＫＤを、それぞれ表示させる。これにより、銃４１Ａ，４１Ｂの使用者は、自分が使用している銃を向けている（狙っている）点を確認することができる。
【００４０】
尚、この実施例においては、タイミング記憶回路２１−１乃至２１−４は、引き金スイッチ４３Ａ，４３Ｂが操作されたとき発生する割込要求信号Ａ，Ｂのタイミング検出には用いられない。引き金スイッチ４３Ａ，４３Ｂの操作に対応して割込要求信号ＡまたはＢが発生したとき、これが割り込みラッチレジスタ１Ａまたは１Ｂでそれぞれラッチされ、それぞれに対応する割込要求信号が、オア回路１０を介してＣＰＵ８に入力される。ＣＰＵ８は、この入力に対応して、別のプログラムで引き金がひかれた場合における画像処理ルーチンを呼び出し、実行する。
【００４１】
以上の実施例においては、タイミング記憶回路２１−１乃至２１−４により、銃４１Ａ，４１Ｂの指向点の座標を検出するようにしたが、それぞれの銃が発砲されたタイミングを記憶するようにすることも可能もある。この場合においては、タイミング記憶回路２１−１と２１−３の条件選択レジスタ２Ａに、高レベルの信号を書き込み、条件選択レジスタ２Ｂ乃至２Ｄに、低レベルの信号を書き込む。また、タイミング記憶回路２１−２と２１−４の条件選択レジスタ２Ｂに、高レベルの信号を書き込み、それ以外の条件選択レジスタ２Ａ，２Ｃ，２Ｄには低レベルの信号を書き込む。
【００４２】
このようにすることで、タイミング記憶回路２１−１は、銃４１Ａの引き金スイッチ４３Ａが操作された時刻を、水平走査線の数として検出、記憶し、タイミング記憶回路２１−３は、引き金スイッチ４３Ａの操作された時刻を、各水平走査において、水平走査が開始されたときからのピクセルの数として検出、記憶することになる。同様に、タイミング記憶回路２１−２には、銃４１Ｂの引き金スイッチ４３Ｂを操作したタイミングが、水平走査線の数として検出、記憶され、タイミング記憶回路２１−４には、引き金スイッチ４３Ｂの操作したタイミングが、水平走査開始点からのピクセルの数として検出、記憶される。
【００４３】
以上のように、基本的に図１に示す構成のタイミング記憶回路２１の条件選択レジスタ２に所定の設定を行うことで、タイミング記憶回路２１に種々の割込要求信号に対応する計数値を保持させることが可能となる。
【００４４】
尚、上記実施例では、エッジ検出回路５の出力するパルスに同期してカウンタ７のカウント値を保持するようにしたが、カウンタ７の計数動作を直接制御するようにすることもできる。
【００４５】
以上、本発明をゲーム装置に応用した場合を例として説明したが、本発明はその他のデータ処理装置に応用することができる。
【００４６】
【発明の効果】
以上の如く、請求項１に記載のデータ処理装置および請求項３に記載のデータ処理方法によれば、複数の割り込み要求のうちの所定のものを選択し、選択された割り込み要求に対応して計数動作を制御するようにしたので、任意の、かつ複数の割込要求のタイミングを、簡単かつ正確に検出、保持することが可能となる。その結果、割込プログラムの構成を簡略化することができる。また、割込処理の優先順位の自由度が高くなり、システムの応答性を向上させることができる。
【図面の簡単な説明】
【図１】本発明のデータ処理装置の構成例を示すブロック図である。
【図２】図１の実施例を適用したゲーム装置の構成例を示すブロック図である。
【符号の説明】
１，１Ａ乃至１Ｄ 割込ラッチレジスタ
２，２Ａ乃至２Ｄ 条件選択レジスタ
５ エッジ検出回路
６ カウント値保持レジスタ
７ カウンタ
８ ＣＰＵ
９ アドレスデコーダ
１１ データバス
１２ アドレスバス
２１，２１−１乃至２１−４ タイミング記憶回路
３１ グラフィックエンジン
４１Ａ，４１Ｂ 銃
４２Ａ，４２Ｂ 受光素子
４３Ａ，４３Ｂ 引き金スイッチ
５１ モニタ
【発明の属する技術分野】
本発明は、データ処理装置および方法に関し、特に任意の複数の割り込み要求のタイミングを、簡単かつ正確に検出し、保持することができるようにしたデータ処理装置および方法に関する。
【０００２】
【従来の技術】
コンピュータのＣＰＵが多くの処理を効率的に行うことができるように、所定のプログラムを実行中に他のプログラムを実行させたい場合、ＣＰＵに対して割り込み要求を入力するようにしている。ＣＰＵは、割り込み要求を受けたとき、現在実行中のプログラムを中断し、優先順位および緊急性のより高い処理を実行する。
【０００３】
優先順位にはいくつかのレベルがあり、すべての割り込み要求を緊急に実行することはできない。例えば、時間的に連続している必要がある一連の処理を実行中の場合、割り込み処理は禁止される。また、割り込み処理Ａが割り込み処理Ｂよりも優先される場合、割り込み処理Ａが終了するまで割り込み処理Ｂの処理は禁止される。
【０００４】
また、ＣＰＵが、例えばＤＭＡコントローラなどの別のデバイスにバス権を委ねている場合、ＣＰＵは、割り込みを受け付けても、そのプログラムを読み込むことができないことがある。さらに、割り込みプログラムが大きい場合、その中の所定の処理に到達するまでの時間が無視できないほど長くなることもある。
【０００５】
以上のように、割り込み処理といえども、必ずしも緊急に処理されるとは限らない。従って、例えば、割り込み処理ルーチン内で、カウンタの値を読み取り、その割り込みの発生したタイミングを検出しようとしても、誤差が発生し、しかも、その誤差は一定ではない。
【０００６】
そこで、特定の割り込み信号をトリガとして、計時動作を行っているカウンタのカウント値をレジスタに保持したり、あるいはカウント動作を停止することにより、割り込み信号の発生タイミングを正確に検出し、保存するようにすることが行われている。
【０００７】
これは、例えば、ライトペンが表示モニタの発光を検知した瞬間の画面の縦方向および横方向の座標値（水平ラインの数およびピクセルの数）を読み取るといったような用途に適用されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、このようなカウンタのカウント値を割り込み要求に対応して保持する従来のシステムは、カウンタの用途がプログラム毎に変化するため、汎用性を持たせることが困難である課題があった。また、２以上の割り込みのタイミングを、簡単かつ正確に検出し、保持することが困難である課題があった。
【０００９】
本発明はこのような状況に鑑みてなされたものであり、任意のかつ複数の割り込みの発生タイミングを、簡単かつ正確に検出し、保持することができるようにするものである。
【００１０】
【課題を解決するための手段】
上記課題を解決する本発明によるデータ処理装置は、以下のようなものである。
該データ処理装置は、計数動作を行う計数手段を備えてなる、複数種類の割り込み要求を受け付けるデータ処理装置である。そして、割り込み要求を受け付けると共に、それを保持する割込要求保持手段と、前記複数種類の割込み要求の種類を特定するための情報が書き込み可能とされており、書き込まれたその情報に基いて、前記割込要求保持手段が受け付けた割り込み要求の種類を特定する選択手段と、前記計数手段から、計数についての情報を受け付けると共に、前記選択手段が前記割り込み要求の種類を特定した時点における前記計数についての情報を保持する保持手段と、を備えることを特徴とする。
【００１１】
上記課題を解決する本発明によるデータ処理装置は、以下のようなものとしてもよい。
前記割込要求保持手段は、割込み要求を受け付ける複数の割込ラッチレジスタを含んでいると共に、前記選択手段は、前記複数の割込ラッチレジスタのそれぞれに対応させて設けられた条件選択レジスタ、及びアンド回路を含んでおり、前記条件選択レジスタは、前記複数種類の割込み要求の種類を特定するための情報が書き込み可能とされると共に、前記アンド回路は、対応した前記割込要求保持手段が受け付けた割り込み要求を受け付け、これと前記条件選択レジスタに書き込まれた前記情報とに基いて、所定の信号を生成するようにされており、アンド回路が生成した前記所定の信号を受け付けた時点における前記計数についての情報を前記保持手段が保持するようになっていてもよい。
【００１２】
上記課題を解決する本発明によるタイミング記憶回路は、以下のようなものである。
該タイミング記憶回路は、計数動作を行うカウンタ、及び各々異なる割り込み要求を受け付けると共に、それを保持する複数の割込ラッチレジスタに接続されており、前記割込ラッチレジスタが受け付けた複数種類の割込み要求があったタイミングについての情報を保持するタイミング記憶回路である。そして、前記複数の割込ラッチレジスタのそれぞれに対応させて設けられた複数の条件選択レジスタ、及び複数のアンド回路と、前記複数のアンド回路からの出力、及び前記カウンタからの計数についての情報を受け付けるカウント値保持レジスタと、を備えており、前記条件選択レジスタは、前記複数種類の割込み要求の種類を特定するための情報が書き込み可能とされ、前記アンド回路は、対応した前記割込ラッチレジスタが受け付けた割り込み要求を受けつけ、これと前記条件選択レジスタに書き込まれた前記情報とに基いて、所定の信号を生成するようにされると共に、前記カウント値保持レジスタは、前記所定の信号を受け付けた時点における前記計数についての情報を保持するようになっている。
【００１３】
上記課題を解決する本発明によるデータ処理方法は、以下のようなものである。
該データ処理方法は、計数動作を行う計数手段と、複数種類の割込み要求の種類を特定するための情報が書き込み可能とされた選択手段と、を備えてなる、複数種類の割り込み要求を受け付けるデータ処理装置にて実行される方法である。そして、前記データ処理装置が、前記選択手段に、前記複数種類の割込み要求の種類を特定するための情報を書き込む過程、割り込み要求を受け付ける過程、受け付けたその割り込み要求を保持する過程、前記選択手段に書き込まれた前記情報に基いて、受け付けた前記割り込み要求の種類を特定する過程、前記計数手段から、計数についての情報を受け付けると共に、前記割り込み要求の種類を特定した時点における前記計数についての情報を保持する過程、を含む。
【００１４】
【発明の実施の形態】
図１は、本発明のデータ処理装置の一実施例の構成を示すブロック図である。この実施例においては、図示せぬ装置から出力された複数（この実施例の場合、４個）の割込要求信号Ａ乃至Ｄが、対応する４個の割込ラッチレジスタ１Ａ乃至１Ｄ（割込要求保持手段）に供給され、ラッチされるようになされている。割込ラッチレジスタ１Ａ乃至１Ｄ（以下、適宜、これらを総称して、割込ラッチレジスタ１と称する）の出力は、タイミング記憶回路２１のアンド回路３Ａ乃至３Ｄ（以下、適宜、これらを総称して、アンド回路３と称する）の一方の入力に供給されている。アンド回路３Ａ乃至３Ｄの他方の入力には、条件選択レジスタ２Ａ乃至２Ｄ（以下、適宜、これらを総称して、条件選択レジスタ２と称する）（選択手段）の出力が、それぞれ供給されている。
【００１５】
アンド回路３Ａ乃至３Ｄの論理積演算出力は、オア回路４により論理和演算が施された後、エッジ検出回路５に出力されている。エッジ検出回路５は、オア回路４の出力の低レベルから高レベルへの立ち上がりエッジを検出したとき、パルスを出力するようになされている。カウント値保持レジスタ６（計数制御手段）は、エッジ検出回路５よりパルスが入力されたとき、カウンタ７（計数手段）のカウント値を保持するようになされている。
【００１６】
カウンタ７は、図示せぬ回路から供給されるクロックを計数するようになされている。また、そのカウント値は、図示せぬ回路から供給される制御信号に対応してリセットされるようになされている（但し、このような処理を、ＣＰＵ８に実行させるように構成することも可能である）。
【００１７】
割込ラッチレジスタ１Ａ乃至１Ｄの出力はまた、オア回路１０に入力され、論理和演算が施された後、その演算結果が割込要求信号として、ＣＰＵ８に出力されるようになされている。ＣＰＵ８は、アドレスバス１２を介して、アドレスデコーダ９に所定のアドレスを供給することで、アドレスデコーダ９に、割込ラッチレジスタ１Ａ乃至１Ｄを選択する割込ラッチレジスタ選択信号、条件選択レジスタ２Ａ乃至２Ｄを選択する条件選択レジスタ選択信号、カウント値保持レジスタ６を選択するカウント値保持レジスタ選択信号、または、カウンタ７を選択するカウンタ選択信号を出力させることができるようになされている。
【００１８】
また、ＣＰＵ８は、ライト信号を出力し、割込ラッチレジスタ１Ａ乃至１Ｄまたは条件選択レジスタ２Ａ乃至２Ｄに、それぞれ所定値（所定のレベルの信号）を書き込ませる（ラッチさせる）ことができるようになされている。また、ＣＰＵ８は、リード信号を出力し、割込ラッチラッチレジスタ１Ａ乃至１Ｄ、条件選択レジスタ２Ａ乃至２Ｄ、カウント値保持レジスタ６またはカウンタ７のカウント値を、データバス１１を介して読み込むことができるようになされている。
【００１９】
図２は、図１に示した実施例をゲーム装置に応用した場合の構成例を表している。この実施例においては、銃４１Ａの受光素子４２Ａの出力が、割込要求信号Ｃとして割込ラッチレジスタ１Ｃに供給され、その引き金スイッチ４３Ａの操作に対応して発生する信号が、割込要求信号Ａとして割込ラッチレジスタ１Ａに供給されるようになされている。また、同様に、銃４１Ｂの受光素子４２Ｂの出力が、割込要求信号Ｄとして割込ラッチレジスタ１Ｄに供給され、引き金スイッチ４３Ｂの操作に対応して発生する信号が、割込要求信号Ｂとして割込ラッチレジスタ１Ｂに供給されるようになされている。
【００２０】
銃４１Ａ，４１Ｂの受光素子４２Ａ，４２Ｂは、鋭い指向性を有するように構成されている。従って、モニタ５１がグラフィックエンジン３１からの画像信号に対応して図中左上から右下方向に走査されているとき、指向された位置の画素（指向点の画素）が光ったとき、検出信号を出力し、それ以外の残像の光が入力された場合においては、検出信号を出力しないようになされている。
【００２１】
この実施例においては、図１に示したように、条件選択レジスタ２、アンド回路３、オア回路４、エッジ検出回路５、カウント値保持レジスタ６およびカウンタ７を有するタイミング記憶回路２１が、タイミング記憶回路２１−１乃至２１−４として４個設けられている。そして、これらのタイミング記憶回路２１−１乃至２１−４には、割込ラッチレジスタ１Ａ乃至１Ｄの出力が、それぞれ供給されている。
【００２２】
また、この実施例においては、所定の表示画像データを発生し、モニタ５１に出力表示させるグラフィックエンジン３１が設けられている。そして、このグラフィックエンジン３１が、モニタ５１に表示する画像の画素（ピクセル）単位で発生するピクセルクロックが、タイミング記憶回路２１−３と２１−４のカウンタ７にクロックとして供給されている。また、グラフィックエンジン３１は、モニタ５１に表示する画像の水平走査線の終了のタイミングにおいて発生する水平ブランク信号を、タイミング記憶回路２１−１乃至２１−４のカウンタ７に出力するとともに、各フィールドの終了のタイミングにおいて発生する垂直ブランク信号を、タイミング記憶回路２１−１と２１−２のカウンタ７に出力するようになされている。
【００２３】
タイミング記憶回路２１−１と２１−２のカウンタ７は、水平ブランク信号をクロックとしてカウントし、そのカウント値を垂直ブランク信号によりリセットするようになされている。
【００２４】
また、タイミング記憶回路２１−３と２１−４のカウンタ７は、ピクセルクロックをカウントし、そのカウント値を、垂直ブランク信号によりリセットするようになされている。
【００２５】
次に、その動作について説明する。グラフィックエンジン３１は、所定の画像データを発生し、モニタ５１に出力し、表示させる。モニタ５１は、グラフィックエンジン３１からの画像データに対応して、左上から右下方向に走査点を順次移動させることで画像を表示する。人間の目には走査点の光だけでなく、走査点が通り過ぎた後の残像も光として感知されるため、モニタ５１に表示された画像を１枚の画像として認識することができる。
【００２６】
しかしながら、上述したように、銃４１Ａ，４１Ｂは、鋭い指向性を有するように構成されており、銃４１Ａ，４１Ｂが指向している（狙っている）範囲内のピクセルが走査点として光った場合においてのみ、受光素子４２Ａ，４２Ｂが検出信号を出力する。例えば、ＮＴＳＣ方式の映像信号の場合、１フィールドの走査時間は、１／６０秒とされている。従って、使用者が、銃４１Ａ，４１Ｂをモニタ５１の表示画像の所定の表示位置に狙いを定めると、その狙っている位置が、１／６０秒周期で検出され、、受光素子４２Ａ，４２Ｂがその検出信号としては割込要求信号Ｃまたは割込要求信号Ｄを出力することになる。割込要求信号Ｃは、割込ラッチレジスタ１Ｃによりラッチされ、割込要求信号Ｄは、割込ラッチレジスタ１Ｄにラッチされる。
【００２７】
割込ラッチレジスタ１にラッチされたデータは、タイミング記憶回路２１−１乃至２１−４のいずれにも供給される。そして、上述したように、この４つのタイミング記憶回路２１−１乃至２１−４は、基本的に、図１に示したように、同様の構成を有するものとされている（すなわち、汎用性を有するものとされている）。そこで、ＣＰＵ８は、４つのタイミング記憶回路２１−１乃至２１−４に、それぞれ所定のタイミングを記憶させるようにするために、それぞれの条件選択レジスタ２に対して、所定の設定を行う。
【００２８】
例えば、ＣＰＵ８は、タイミング記憶回路２１−１に、銃４１Ａのモニタ５１の表示面に対する指向点のＹ座標を検出させるようにする場合、その４個の条件検出レジスタ２Ａ乃至２Ｄのうちの条件選択レジスタ２Ｃに対して、ライト信号を出力し、データバス１１を介して高レベルの信号を供給し、これを保持させる。その他の３つの条件選択レジスタ２Ａ，２Ｂ，２Ｄには、低レベルの信号を保持させるようにする。
【００２９】
従って、タイミング記憶回路２１−１のアンド回路３Ａ，３Ｂ，３Ｄの出力は、割込ラッチレジスタ１Ａ，１Ｂ，１Ｄより、高レベルの信号が供給されたとしても、常に低レベルのままとなる。これに対して、アンド回路３Ｃは、割込ラッチレジスタ１Ｃが高レベルの信号を出力したとき、高レベルの信号を出力する。これにより、タイミング記憶回路２１−１は、割込要求信号Ｃに対するタイミング検出動作を行うようになる。
【００３０】
アンド回路３Ｃの出力は、オア回路４を介して、エッジ検出回路５に供給される。従って、割込要求信号Ｃが割込ラッチレジスタ１Ｃによりラッチされ、その出力が低レベルから高レベルに変化したとき、アンド回路３Ｃの出力も低レベルから高レベルに変化し、エッジ検出回路５は、この低レベルから高レベルに変化するエッジを検出する。そして、エッジ検出回路５は、検出したタイミングにおいてパルスを発生し、カウント値保持レジスタ６に出力する。カウント値保持レジスタ６は、エッジ検出回路５よりパルスが入力されたとき、そのときのカウンタ７のカウント値を保持する。
【００３１】
タイミング記憶回路２１−１のカウンタ７は、グラフィックエンジン３１が出力する水平ブランク信号をクロックとしてその数を計数し、垂直ブランク信号が入力されるとそのカウント値をリセットする動作を繰り返している。すなわち、カウンタ７は、上から数えた水平走査線の数を計数していることになる。その結果、カウント値保持レジスタ６が、エッジ検出回路５よりパルスが入力されたタイミングにおいてカウンタ７のカウント値を保持すると、その値は、銃４１Ｂの指向点における水平走査線の上から順番に数えた数、すなわち、その指向点のＹ座標ＹＣに対応している。
【００３２】
一方、タイミング記憶回路２１−３は、銃４１Ａの指向点のＸ座標ＸＣを検出する目的で用いられる。このため、ＣＰＵ８は、タイミング記憶回路２１−３の条件選択レジスタ２Ａ乃至２Ｄのうち、条件選択レジスタ２Ｃに、上述した場合と同様にして、高レベルの信号を保持させ、その他の条件選択レジスタ２Ａ，２Ｂ，２Ｄには、低レベルの信号を保持させる。これにより、タイミング記憶回路２１−１における場合と同様に、タイミング記憶回路２１−３のアンド回路３Ａ，３Ｂ，３Ｄは、常にその出力が低レベルとなり、タイミング記憶回路２１−３は、割込要求信号Ｃのみを受け付けることになる。
【００３３】
そして、割込要求信号Ｃが、割込ラッチレジスタ１Ｃによりラッチされ、その出力が、アンド回路３Ｃ、オア回路４を介して、エッジ検出回路５に入力され、そのエッジが検出されたとき、カウント値保持レジスタ６は、エッジ検出回路５がパルスを出力するタイミングにおいて、カウンタ７のカウント値を保持する。
【００３４】
このタイミング記憶回路２１−３のカウンタ７は、グラフィックエンジン３１が発生するピクセルクロックを計数し、水平走査の終了のタイミングにおいて発生する水平ブランク信号が入力されたとき、その計数値をリセットする動作を繰り返している。従って、カウント値保持レジスタ６に保持されるカウント値は、銃４１Ａの指向点のＸ座標ＸＣに対応している。
【００３５】
一方、タイミング記憶回路２１−２は、銃４１Ｂの指向点のＹ座標ＹＤを検出するために用いられ、タイミング記憶回路２１−４は、銃４１Ｂの指向点のＸ座標ＸＤを検出するために用いられる。このため、ＣＰＵ８は、タイミング記憶回路２１−２と２１−４の条件選択レジスタ２Ｄに高レベルの信号を保持させ、その他の条件選択レジスタ２Ａ乃至２Ｃには、低レベルの信号を保持させる。これにより、アンド回路３Ａ乃至３Ｃの出力は、常に低レベルとなり、アンド回路３Ｄの出力のみが、割込ラッチレジスタ１Ｄが割込要求信号Ｄをラッチしたとき、高レベルの信号を出力することになる。
【００３６】
タイミング記憶回路２１−２のカウンタ７は、タイミング記憶回路２１−１のカウンタ７と同様に、グラフィックエンジン３１が出力する水平走査線の数をカウントしている。また、タイミング記憶回路２１−４のカウンタ７は、ピクセルクロックの数をカウントしている。従って、タイミング記憶回路２１−２のカウント値保持レジスタ６は、銃４１Ｂの指向点のＹ座標（水平走査線の数）ＹＤを保持し、タイミング記憶回路２１−４のカウント値保持レジスタ６は、銃４１Ｂの指向点のＸ座標（ピクセルの数）ＸＤを保持することになる。
【００３７】
以上のようにして、割込要求信号ＣおよびＤが発生したタイミングの座標が、タイミング記憶回路２１−１乃至２１−４に記憶されるため、オア回路１０を介してＣＰＵ８に割込要求信号が入力されたとしても、ＣＰＵ８は、割込要求信号ＣおよびＤに対する処理を緊急に行う必要がなくなり、それ以外の割り込みを優先して処理することが可能となる。
【００３８】
ＣＰＵ８は、オア回路１０を介して、割込要求信号ＣまたはＤに対応する割込要求信号の入力を受けたとき、この割込要求信号に対応して、それぞれの銃４１Ａ，４１Ｂの指向点に対して、カーソルを表示させる割り込みルーチン処理を実行する。
【００３９】
この処理に対応して、ＣＰＵ８は、グラフィックエンジン３１を制御し、モニタ５１に、銃４１Ａの指向点（ＸＣ，ＹＣ）にカーソルＫＣを、また、銃４１Ｂの指向点（ＸＤ，ＹＤ）にカーソルＫＤを、それぞれ表示させる。これにより、銃４１Ａ，４１Ｂの使用者は、自分が使用している銃を向けている（狙っている）点を確認することができる。
【００４０】
尚、この実施例においては、タイミング記憶回路２１−１乃至２１−４は、引き金スイッチ４３Ａ，４３Ｂが操作されたとき発生する割込要求信号Ａ，Ｂのタイミング検出には用いられない。引き金スイッチ４３Ａ，４３Ｂの操作に対応して割込要求信号ＡまたはＢが発生したとき、これが割り込みラッチレジスタ１Ａまたは１Ｂでそれぞれラッチされ、それぞれに対応する割込要求信号が、オア回路１０を介してＣＰＵ８に入力される。ＣＰＵ８は、この入力に対応して、別のプログラムで引き金がひかれた場合における画像処理ルーチンを呼び出し、実行する。
【００４１】
以上の実施例においては、タイミング記憶回路２１−１乃至２１−４により、銃４１Ａ，４１Ｂの指向点の座標を検出するようにしたが、それぞれの銃が発砲されたタイミングを記憶するようにすることも可能もある。この場合においては、タイミング記憶回路２１−１と２１−３の条件選択レジスタ２Ａに、高レベルの信号を書き込み、条件選択レジスタ２Ｂ乃至２Ｄに、低レベルの信号を書き込む。また、タイミング記憶回路２１−２と２１−４の条件選択レジスタ２Ｂに、高レベルの信号を書き込み、それ以外の条件選択レジスタ２Ａ，２Ｃ，２Ｄには低レベルの信号を書き込む。
【００４２】
このようにすることで、タイミング記憶回路２１−１は、銃４１Ａの引き金スイッチ４３Ａが操作された時刻を、水平走査線の数として検出、記憶し、タイミング記憶回路２１−３は、引き金スイッチ４３Ａの操作された時刻を、各水平走査において、水平走査が開始されたときからのピクセルの数として検出、記憶することになる。同様に、タイミング記憶回路２１−２には、銃４１Ｂの引き金スイッチ４３Ｂを操作したタイミングが、水平走査線の数として検出、記憶され、タイミング記憶回路２１−４には、引き金スイッチ４３Ｂの操作したタイミングが、水平走査開始点からのピクセルの数として検出、記憶される。
【００４３】
以上のように、基本的に図１に示す構成のタイミング記憶回路２１の条件選択レジスタ２に所定の設定を行うことで、タイミング記憶回路２１に種々の割込要求信号に対応する計数値を保持させることが可能となる。
【００４４】
尚、上記実施例では、エッジ検出回路５の出力するパルスに同期してカウンタ７のカウント値を保持するようにしたが、カウンタ７の計数動作を直接制御するようにすることもできる。
【００４５】
以上、本発明をゲーム装置に応用した場合を例として説明したが、本発明はその他のデータ処理装置に応用することができる。
【００４６】
【発明の効果】
以上の如く、請求項１に記載のデータ処理装置および請求項３に記載のデータ処理方法によれば、複数の割り込み要求のうちの所定のものを選択し、選択された割り込み要求に対応して計数動作を制御するようにしたので、任意の、かつ複数の割込要求のタイミングを、簡単かつ正確に検出、保持することが可能となる。その結果、割込プログラムの構成を簡略化することができる。また、割込処理の優先順位の自由度が高くなり、システムの応答性を向上させることができる。
【図面の簡単な説明】
【図１】本発明のデータ処理装置の構成例を示すブロック図である。
【図２】図１の実施例を適用したゲーム装置の構成例を示すブロック図である。
【符号の説明】
１，１Ａ乃至１Ｄ 割込ラッチレジスタ
２，２Ａ乃至２Ｄ 条件選択レジスタ
５ エッジ検出回路
６ カウント値保持レジスタ
７ カウンタ
８ ＣＰＵ
９ アドレスデコーダ
１１ データバス
１２ アドレスバス
２１，２１−１乃至２１−４ タイミング記憶回路
３１ グラフィックエンジン
４１Ａ，４１Ｂ 銃
４２Ａ，４２Ｂ 受光素子
４３Ａ，４３Ｂ 引き金スイッチ
５１ モニタ
Claims (1)
- 画素を有するモニタ、そのモニタで表示する画像についての表示画像データを生成するグラフィックエンジン、前記モニタの前記画素の発光を画素単位で捕らえることのできる受光素子を備えたコントローラを備えたゲーム装置に応用されるものであり、
計数動作を行う計数手段と、
複数種類の割り込み要求を受け付けると共に、それを保持する、複数の割込ラッチレジスタを含んでいる割込要求保持手段と、
前記複数種類の割込み要求の種類を特定するための情報が書き込み可能とされており、書き込まれたその情報に基いて、前記割込要求保持手段が受け付けた割り込み要求の種類を特定するものとされ、前記複数の割込ラッチレジスタのそれぞれに接続して設けられた複数の条件選択レジスタ、及び各条件選択レジスタのそれぞれに対応させて設けられたアンド回路を含んでいる選択手段と、
前記計数手段から、計数についての情報を受け付けると共に、前記選択手段が前記割り込み要求の種類を特定した時点における前記計数についての情報を保持する保持手段と、
を備えており、
前記条件選択レジスタは、前記複数種類の割込み要求の種類を特定するための情報が書き込み可能とされると共に、前記アンド回路は、対応した前記割込要求保持手段が受け付けた割り込み要求を受け付け、これと前記条件選択レジスタに書き込まれた前記情報とに基いて、所定の信号を生成するようにされており、
前記アンド回路が生成した前記所定の信号を受け付けた時点における前記計数についての情報を前記保持手段が保持するようになっている、データ処理装置であって、
前記グラフィックエンジンが前記表示画像データを生成するために使用するクロックが、前記計数手段のそれぞれに送られてそれが前記計数の対象となるようにされており、
且つ前記条件選択レジスタのうちの一つは、当該条件選択レジスタに書き込まれた前記情報により、前記受光素子が指向している前記モニタの前記画素が光ったときにそれを前記受光素子から割り込み信号として受付けるとともに、その割り込み信号を受付けたタイミングを、光った時点における前記画素のＹ座標に関連する情報として保持するようになるとともに、
前記条件選択レジスタの他の一つは、当該条件選択レジスタに書き込まれた前記情報により、前記受光素子が指向している前記モニタの前記画素が光ったときにそれを前記受光素子から割り込み信号として受付けるとともに、その割り込み信号を受付けたタイミングを、光った時点における前記画素のＸ座標に関連する情報として保持するようになるようにされている、
ことを特徴とするデータ処理装置。
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20741495A JP3599437B2 (ja) | 1995-07-21 | 1995-07-21 | データ処理装置および方法 |
Publications (2)
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| JPH0934728A JPH0934728A (ja) | 1997-02-07 |
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Family Applications (1)
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Country Status (1)
| Country | Link |
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| JP (1) | JP3599437B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000134591A (ja) | 1998-10-28 | 2000-05-12 | Sony Computer Entertainment Inc | データ生成装置及びデータ生成方法、データ受信装置及びデータ受信方法、並びにデータ通信システム及びデータ通信方法 |
-
1995
- 1995-07-21 JP JP20741495A patent/JP3599437B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH0934728A (ja) | 1997-02-07 |
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