JPH09312063A

JPH09312063A - セクタシンク検出回路

Info

Publication number: JPH09312063A
Application number: JP15042396A
Authority: JP
Inventors: Satoshi Kaga; 諭加賀; Tomonori Fujimoto; 知則藤本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-05-23
Filing date: 1996-05-23
Publication date: 1997-12-02

Abstract

(57)【要約】【課題】小規模の回路でセクタ単位の同期パターンを
検出できるセクタシンク検出回路を提供する。【解決手段】記録メディアから再生されたデジタルデ
ータより、同期パターンの「00 FF FF FF FF FF FF FF
FF FF FF 00」を検索するセクタシンク検出回路におい
て、再生されたデジタルデータから１バイトのデータの
「00」を検出する「00」検出手段14と、このデジタルデ
ータから１バイトのデータの「FF」を検出する「FF」検
出手段15と、データ入力回数を数えるカウンタ11と、こ
のカウンタの出力値と再生されたデジタルデータとから
カウンタ用のリセット信号、ロード信号及びイネーブル
信号を検出する検出手段17とを設ける。少ないビット数
のデータ記憶手段を用いて、セクタ同期パターンが検出
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フロッピーディス
クやハードディスクなどから再生されたデジタルデータ
よりセクタ単位の同期パターンを検出するセクタシンク
検出回路に関し、特に、小規模の回路構成で同期パター
ンの検出を可能にしたものである。

【０００２】

【従来の技術】近年、デジタル信号の記録・再生は、コ
ンピュータ用のフロッピーディスク、ハードディスクや
ＰＣＭ信号を記録するコンパクトディスク、デジタルテ
ープレコーダー等において幅広く行なわれている。デジ
タル記録の一部では、デジタルデータの一定量のバイト
数を１セクタと定義し、セクタ単位で「00 FF FF FF FF
FF FF FF FF FF FF 00」という同期パターンを置くこと
が規格として設けられている。この記録を再生してデジ
タルデータを処理する際には、この同期パターンを検出
することにより、各セクタの区切りを明確化している。
この同期パターンを検出する回路を“セクタシンク検出
回路”と定義する。

【０００３】従来のセクタシンク検出回路は、図２に示
すように、入力データが“00”であることを検出する
“00”データ検出器５と、データ検出器５の出力をシフ
トする１２ビットシフトレジスタ２と、論理素子により
構成された“100000000001”パターン検出器１と、入力
データが“FF”であることを検出する“FF”データ検出
器６と、データ検出器６の出力をシフトする１２ビット
シフトレジスタ４と、論理素子により構成された“0111
11111110”パターン検出器３と、パターン検出器１及び
パターン検出器３の出力を検出する１、３出力検出器７
とで構成されている。

【０００４】このセクタシンク検出回路の動作について
説明する。まず、８ビットデータがデータ検出器５及び
６に入力する。データ検出器５の出力が“１”になるの
は、入力されたデータの全てが“00”の場合のみであ
り、データ検出器６の出力が“１”になるのは、入力さ
れたデータの全てが“FF”の場合のみである。データ検
出器５、６から出力されるデータは、シフトレジスタ２
及び４で次々と記憶されて行く。

【０００５】シフトレジスタ２、４で記憶されたデータ
のパターンがパターン検出器１及び３により検出され
る。パターン検出器１の出力が“１”になるのは、シフ
トレジスタ２で記憶されているデータが“10000000000
1”の場合のみであり、パターン検出器３の出力が“１”
になるのはシフトレジスタ４で記憶されているデータが
“011111111110”の時のみである。即ち、パターン検出
器１及びパターン検出器３の出力が両方同時に“１”に
なるのは、データ検出器５及び６に入力されたデータが
「00 FF FF FF FF FF FF FF FF FF FF 00」という同期
パターンの時のみということが容易に分かる。そして、
パターン検出器１及び３の出力が両方１であることを出
力検出器７が検出することにより前記規格の同期信号を
検出することができる。

【０００６】

【発明が解決しようとする課題】しかし、図２の構成で
は、素子が一番大きく、かつ、電力を多く消費するデー
タ記憶手段を２４ビットも使用することになるため、デ
ジタル回路のコストダウンや低消費電力化を実現するこ
とに大きな障害となっていた。

【０００７】本発明は、こうした従来の問題点を解決す
るものであり、小規模の回路でセクタ単位の同期パター
ンを検出することができるセクタシンク検出回路を提供
することを目的としている。

【０００８】

【課題を解決するための手段】そこで、本発明のセクタ
シンク検出回路では、再生されたデジタルデータから、
「00」を検出する検出手段と、「FF」を検出する検出手
段と、データ入力回数を数えるカウンタと、カウンタの
出力値と再生されたデジタルデータとからカウンタ用リ
セット信号、ロード信号及びイネーブル信号を検出する
手段とを設け、このカウンタのキャリー信号をセクタ信
号として得ることができるように構成している。

【０００９】この回路では、従来の検出回路に比べて、
構成回路数や消費電力を大幅に削減することができる。

【００１０】

【発明の実施の形態】本発明の請求項１に記載の発明
は、記録メディアから再生されたデジタルデータより、
同期パターンの「00 FF FF FF FF FF FF FF FF FF FF 0
0」を検索するセクタシンク検出回路において、再生さ
れたデジタルデータから１バイトのデータの「00」を検
出する「00」検出手段と、再生されたデジタルデータか
ら１バイトのデータの「FF」を検出する「FF」検出手段
と、データ入力回数を数えるカウンタと、このカウンタ
の出力値と再生されたデジタルデータとからカウンタ用
のリセット信号、ロード信号及びイネーブル信号を検出
する検出手段と、このカウンタのキャリー信号を基に前
記同期パターンの検出結果を出力するキャリー信号発生
手段とを設けたものであり、少ないビット数のデータ記
憶手段を使用して、セクタ同期パターンを検出すること
ができる。

【００１１】以下、本発明の実施の形態について、図面
を用いて説明する。

【００１２】本発明の実施形態のセクタシンク検出回路
は、図１に示すように、０、１、２、３の各桁のフリッ
プフロップを備える４ビットカウンタ11と、４ビットカ
ウンタ11の各桁のフリップフロップの出力が“１、１、
１、１”（即ち、カウント値がＦ）になったときのキャ
リー信号としてセクタ同期パターンの検出結果を表すセ
クタシンク出力を出力するキャリー信号発生器12と、４
ビットカウンタ11のカウント値が１、２、３、Ｅ、Ｆの
ときに０を出力し、４からＤまでのカウント値のときに
１を出力する“４−Ｄ”データ検出器13と、入力データ
が“00”のときに１を出力し、それ以外のときに０を出
力する“00”データ検出器14と、入力データが“FF”の
ときに１を出力し、それ以外のときに０を出力する“F
F”データ検出器15と、４ビットカウンタ11のカウント
値がＥのときに０を出力する“Ｅ”データ検出器16と、
“４−Ｄ”データ検出器13、“00”データ検出器14、
“FF”データ検出器15及び“Ｅ”データ検出器16から出
力される信号に基づいて４ビットカウンタ11のリセッ
ト、イネーブル及びプリセット信号を発生する信号発生
器17とを備えている。

【００１３】この信号発生器17は、４ビットカウンタ11
のカウント値が１、２、３、Ｅ、Ｆ以外の状態で入力デ
ータ“FF”が入力されたときに１を出力する論理素子20
と、４ビットカウンタ11のカウント値がＥの状態で入力
データ“00”が入力されると１を出力する論理素子23
と、論理素子20の出力または論理素子23の出力が１のと
きに１を出力し、その他の場合に０のリセット信号（Ｒ
ＳＴ）を出力する論理素子22（４ビットカウンタ11は、
ＲＳＴ信号が０のときにリセットされる）と、入力信号
“00”が入力されたとき、または、４ビットカウンタ11
のカウント値が１、２、３、Ｅ、Ｆ以外の状態で入力デ
ータ“FF”が入力されたときにイネーブル信号を出力す
る論理素子21と、４ビットカウンタ11のカウント値がＥ
以外の状態において入力信号“00”が入力されたとき、
ロード信号ＬＤとして０を出力する（４ビットカウンタ
11には４のカウント値、即ち、０、１、０、０がロード
される）論理素子24とを備えている。

【００１４】次に、この回路の動作について説明する。
記録メディアより再生されたデジタルデータがデータ検
出器14及び15に入力する。データ検出器14は、入力デー
タが“FF”のときのみ“１”を出力し、データ検出器15
は、入力データが“00”のときのみ“１”を出力する。
入力データが“00”、“FF”以外の時は、信号発生器17
のRST_0が“０”になるので、カウンタ11の出力は
“０”になる。

【００１５】この状態で“00”が始めて入力すると、信
号発生器17のEN_0が“１”になり、また、LD_0が“０”
になるため、リセットされたカウンタ11に“４”がロー
ドされ、カウンタ11の出力が“４”になる。その後、入
力データとして“FF”が続いて入力する場合には、４ビ
ットカウンタ11は次々とカウントアップを行ない、それ
以外のデータが入力した場合は、リセットされる。

【００１６】“00”の後に“FF”の入力が１０回連続す
る場合には、４ビットカウンタ11のカウント値は“５”
から“Ｅ”にカウントアップする。この後、カウント値
が“Ｅ”から“Ｆ”になるのは、入力データが“00”の
時のみである。即ち、入力データが「FF FF FF FF FF F
F FF FF FF FF 00」と連続した場合にのみ、信号発生器
17のEN_0は“１”になる。

【００１７】４ビットカウント11のカウント値が“Ｆ”
になると、キャリー信号発生器12は、セクタ同期パター
ンの検出を表す“１”を出力する。

【００１８】

【発明の効果】以上の説明から明らかなように、本発明
のセクタシンク検出回路は、４ビットのデータ記憶手段
を用いるのみでセクタ同期パターンを検出することがで
きるため、従来の２４ビットのデータ記憶手段を必要と
する回路に比べて、回路数や消費電力を凡そ６分の１に
削減することができ、コストダウンと低消費電力化とを
実現することができる。

【図面の簡単な説明】

【図１】本発明の実施形態におけるセクタシンク検出回
路の回路図、

【図２】従来のセクタシンク検出回路図である。

【符号の説明】

１ “100000000001”パターン検出器２、４１２ビットシフトレジスタ３ “011111111110”パターン検出器５、14 “00”データ検出器６、13 “FF”データ検出器７出力検出器 11 ４ビットカウンタ 12 キャリー信号発生器 13 “４−Ｄ”データ検出器 16 “Ｅ”データ検出器 17 リセット、イネーブル、プリセット信号発生器 20〜24 論理素子

Claims

【特許請求の範囲】

【請求項１】記録メディアから再生されたデジタルデ
ータより、同期パターンの「00 FF FF FF FF FF FF FF
FF FF FF 00」を検索するセクタシンク検出回路におい
て、再生されたデジタルデータから１バイトのデータの「0
0」を検出する「00」検出手段と、再生されたデジタルデータから１バイトのデータの「F
F」を検出する「FF」検出手段と、データ入力回数を数えるカウンタと、前記カウンタの出力値と再生された前記デジタルデータ
とから前記カウンタ用のリセット信号、ロード信号及び
イネーブル信号を検出する検出手段と、前記カウンタのキャリー信号を基に前記同期パターンの
検出結果を出力するキャリー信号発生手段とを備えるこ
とを特徴とするセクタシンク検出回路。