JPH09288962A - 電子放出素子およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 チップ先端部およびその表面形状に起因する
放射電流の安定化を達成し、電子放射特性の信頼性を向
上させる。 【解決手段】 ｎ型シリコン基板１と、ｎ型シリコン基
板１上に形成されたｐ型シリコン層１ａと、ｐ型シリコ
ン層１ａに突出して形成された複数のチップ４ａと、ｐ
型シリコン層１ａ上にチップ４ａを囲む周辺部に形成さ
れたシリコン絶縁層３と、シリコン絶縁層３上にチップ
４ａの先端部に開口部６を近接して形成されたゲート電
極５と、シリコン絶縁層３上にこのシリコン絶縁層３を
貫通してｐ型シリコン層１ａに一端を接続させて形成さ
れた電圧印加用電極１１と、ｎ型シリコン基板１の裏面
に形成された裏面電極１２とを有し、ｎ型シリコン基板
１とｐ型シリコン層１ａとの接合部にバイアス電圧を印
加させる構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界放出を利用し
た電子放出素子およびその製造方法に係わり、特に電子
放出陰極の電極構造およびその形成方法に関するもので
ある。

【０００２】

【従来の技術】図１０は、従来より提案されている電子
放出素子として例えばスピント型電子放出素子の構成を
説明する要部断面図である。図１０において、寸法が約
２ｍｍ角の低抵抗ｎ型シリコン基板１上には、そのほぼ
中央部分に断面が擂り鉢状の開口部２を有するシリコン
絶縁層３が形成され、この開口部２内の底部には、露出
したシリコン基板１上に同一のシリコン部材からなる微
小円錐状の突起（以下、チップという）４が突出して一
体的に形成されている。

【０００３】また、このシリコン絶縁層３上の開口部２
の周辺部には、例えばＭｏ材などからなるゲート電極５
がその開口部６をシリコン絶縁層３の開口部２に一致さ
せて形成されている。この場合、このゲート電極５は、
その開口部６の内径がシリコン絶縁層３の開口部２の開
口径よりも小さくし、開口部６の周縁部がチップ４の先
端部に１〜２μｍ程度の間隔で近接して形成される構造
となっている。

【０００４】このように構成された電子放出素子は、こ
の電子放出素子の上方に配設される蛍光面形成用陽極電
極７とシリコン基板１との間にアノード電圧供給用直流
電源８を接続し、さらにゲート電極５とシリコン基板１
との間にゲート電圧供給用直流電源９を接続して陽極電
極７とシリコン電極１との間に陽極電極７が正電圧とな
る１ＫＶ程度のアノード電圧を印加し、ゲート電極５と
シリコン基板１との間にゲート電極５が正電圧となる５
０〜２５０Ｖ程度のゲート電圧を印加してチップ４の先
端部に電界を集中させ、これによってチップ４の先端部
から電子が真空中に放出されるとともに、陽極電極７の
方向に向かって放射され、この陽極電極７の表面に形成
される図示しない蛍光面を発光させる。

【０００５】この電子放出現象は、量子力学的トンネリ
ング現象に基づいて電子を固体から真空中に放出させる
ものであり、フィールドエミッターまたはコールドエミ
ッターとも称されている。一般に金属または半導体中の
電子は、仕事函数ｑφ（ｅＶ）だけ真空レベルから低い
ために通常では真空中に飛び出すことができないが、こ
のフィールドエミッターのように外部から強い電界（１
０⁹ Ｖ／ｍ以上）を作用させると、ポテンシャルバリア
ーが極めて薄くなり、電子がその部分をトンネリング
し、真空中へ飛び出すことができ、この電子放出を利用
して例えば蛍光面に電子ビームを放出する光源用表示管
用電子放出素子を作製することができる。

【０００６】このように構成される電子放出素子におい
て、電極材料として用いる半導体は仕事函数または電子
親和力（物質から電子を真空中まで取り出すのに必要な
エネルギー）が４〜６ｅＶと比較的高いので、チップ４
から真空中に効率良く電子放出を起こさせるためには、
チップ４の先端部を例えば曲率半径１０ｎｍ程度に鋭く
尖らせたり、ゲート電極５の開口部６の開口径を可能な
限り小さくしてその内周縁部をチップ４の先端部に極端
に近付ける必要がある。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うに構成される電子放出素子は、例えば蛍光表示管の電
子放射源として用いる場合、シリコン基板１上に多数個
のチップ４を集積させた電界放射エミッタアレー（ＦＥ
Ａ）構造が用いられが、シリコン基板１上にチップ４の
全てを同一（均一）寸法で形成することは技術的に極め
て困難であり、このために各チップ４の先端部およびそ
の表面形状のばらつきによる放射電流が変動し、これに
起因して電流放出特性のばらつきおよび不安定さが生じ
る。これらは個々に制御することできず、電子放射特性
の信頼性を低下させるという問題があった。

【０００８】また、電子放出素子としてｎ型シリコンを
用いた場合、図１１（ａ）にバンドエネルギー図で示す
ようにＣ．Ｂ（コンダクションバンド：伝導帯）に存在
する電子ｅ^- に４ｅＶ以上の高いエネルギーを付与しな
ければ、Ｅ．Ａ（電子親和力）を超えることができな
い。しかし、高電圧を加えるとバンドが曲がり、内部電
子が薄くなったバリアーをトンネル効果で抜けて真空中
へ放出される。また、図１１（ｂ）に示すようにシリコ
ン表面に表面電荷が多いと、電子ｅ^-は空乏層より内部
に追いやられ、電子ｅ^- が空乏層を超えるための余分な
エネルギーを必要とする。このために必然的に高電圧印
加が必要となるとともに、チップ先端部の形状などにば
らつきのある各チップに均等に電子親和力を超えて電子
を真空中に引き出すのに必要な電界を加えることが困難
である。したがって、大きな放電電流を得ようとする
と、局部的な電流集中が起こり、チップ４が破損してし
まうという問題があった。なお、図１１（ａ），（ｂ）
において、Ｖ．Ｂはバレンスバンド（価電子帯）を示し
ている。

【０００９】また、電界放出によるエミッション量は、
チップ４とゲート電極５との間の電位差，チップ４とゲ
ート電極５との間の距離，チップ４の先端部の先鋭度ま
たは電子が放出される半導体表面部分の表面準位の濃度
などのファクタによって決定され、より多くの放射電流
を得るためにには、各ファクタを最高に水準まで高める
必要があった。

【００１０】したがって、本発明は、前述した従来の課
題を解決するためになされたものであり、その目的は、
チップ先端部およびその表面形状に起因する放射電流の
安定化を達成し、電子放射特性の信頼性を向上させるこ
とができる電子放出素子およびその製造方法を提供する
ことにある。

【００１１】

【課題を解決するための手段】このような目的を達成す
るために本発明による電子放出素子は、第１導電型の半
導体基板上に第２導電型の半導体層を設け、この第２導
電型の半導体層上に複数の錐状突起を一体的に突出して
一体的に設けて第１導電型の半導体基板と第２導電型の
半導体層との間に順方向のバイアス電圧を印加すること
により、その接合部を通して第２導電型の半導体層内に
電子が注入され、錐状突起に達し、その先端部から真空
中に電子が放出される。

【００１２】また、本発明による電子放出素子の製造方
法は、第１導電型の半導体基板上に第２導電型の半導体
層を形成し、この第２導電型の半導体層上に第１の絶縁
層を形成し、この第１の絶縁層を所定の大きさの寸法に
加工して複数の絶縁層パターンを形成した後、この絶縁
層パターンをマスクとして２導電型の半導体層をエッチ
ングして錐状突起を形成し、絶縁層パターンおよび第２
導電型の半導体層上に所定の厚さを有する第２の絶縁層
を形成した後、錐状突起の表面に第３の絶縁層を形成
し、第２の絶縁層上にゲート電極層を形成した後、錐状
突起の表面を覆う第３の絶縁層をエッチング除去すると
ともに錐状突起上に形成された絶縁層パターン，第２の
絶縁層およびゲート電極層の積層構造をエッチング除去
し、第２の絶縁層上に第２導電型の半導体層に連通する
コンタクトホールを形成し、このコンタクトホール内に
第２導電型の半導体層に一端を接続する第１の電極を形
成した後、第１導電型の半導体基板に第２の電極を形成
するようにしたものである。

【００１３】

【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について詳細に説明する。図１は、本発明による
電子放出素子の一実施の形態による構成を説明する要部
断面図であり、図１０と同一部分には同一符号を付して
ある。図１において、図１０と異なる点は、ｎ型シリコ
ン基板１上にはｐ型シリコン層１ａが形成され、このｐ
型シリコン層１ａには微小円錐状に突出して多数個のチ
ップ４ａが一体的に形成されている。

【００１４】また、ｐ型シリコン層１ａ上に形成された
シリコン絶縁層３の一部には、コンタクトホール１０を
形成し、このコンタクトホール１０内に一端部をｐ型シ
リコン層１ａに接続させ、その他端側をシリコン絶縁層
３上に延在させて形成された電圧印加用電極１１が形成
されている。また、このシリコン基板１の裏面側には負
電圧供給用の裏面電極１２が形成されている。

【００１５】このように構成された電子放出素子は、例
えば蛍光表示管内の真空中で蛍光面を形成した陽極電極
７に対向配置され、ｐ型シリコン層１ａに接続された電
圧印加用電極１１と陽極電極７との間には直流電源８が
接続され、同様に電圧印加用電極１１とゲート電極５と
の間には直流電源９が接続され、さらに電圧印加用電極
１１と裏面電極１２との間にはｐ型シリコン層１ａ側が
正電圧となるバイアス電圧供給用直流電源１３が接続さ
れる。

【００１６】このような構成においては、ｐ型シリコン
層１ａ内では電子の濃度が低いので、この状態では、放
射電流は電子の濃度により低く抑えられている。この状
態において、電圧印加用電極１１と裏面電極１２との間
に直流電源１３により順方向に数Ｖ程度のバイアスが印
加されることにより、ｎ型シリコン基板１とｐ型シリコ
ン層１ａとのｐｎ接合部を通して電子が注入され、ｐ型
シリコン層１ａに供給されて各チップ４ａまで達する。
ここで、各チップ４ａとゲート電極５との間にはゲート
電圧が印加されているので、注入された電子が各チップ
４ａの先端部から真空中に放出され、さらに陽極電極７
と電圧印加用電極１１との間にはアノード電圧が印加さ
れているので、放出された電子は陽極電極７に向かって
放射されることになる。

【００１７】この場合、ｎ型シリコン基板１上のｐ型シ
リコン層１ａに多数個形成されたチップ４ａは、ｎ型シ
リコン基板１の表面からｐ型シリコンチップ４ａの先端
部までの高さａとし、隣接するｐ型シリコンるチップ４
ａ間の距離をｂとしたときにａ＜Ｌｎ＜ｂ（Ｌｎは電子
の拡散距離）の関係を持たせて形成されている。ここ
で、チップ４ａの高さａを電子の拡散距離Ｌｎよりも小
さくしないと、電子の拡散が大きくなって電子がチップ
４ａの先端部に届かなくなり、また、距離ｂを電子拡散
距離Ｌｎより大きくしないと、隣接側のｐｎ接合部から
電子が注入されてしまうことになる。

【００１８】このような構成によれば、各チップ４ａの
電流は、各々のチップ４ａに独立に注入された電子によ
って制御され、各チップ４ａの先端部のばらつき，チッ
プ４ａの表面状態のばらつきによる放射電流のばらつき
をほぼ一定の注入電流で一定化することが可能となる。

【００１９】また、寸法が約２ｍｍ角のｎ型シリコン基
板１上に形成したｐ型シリコン層１ａに約６００個のチ
ップ４ａを形成して電子放出素子を構成し、ゲート電極
５にゲート電圧約１５０Ｖ，陽極電極７にアノード電圧
約６００Ｖを印加することにより、蛍光面発光可能なア
ノード電流２０μＡが得られるが、ｎ型シリコン基板１
とｐ型シリコン層１ａとの間に直流電源１３から約１．
５Ｖのバイアス電圧を印加することにより、アノード電
流を約５０μＡに変化させることができた。

【００２０】次にこのように構成された電子放出素子の
製造方法について説明する。図２〜図９は、本発明によ
る電子放出素子の製造方法の一実施の形態を説明するた
めの各工程における断面図である。まず、図２に示すよ
うに比抵抗が数Ω・ｃｍのｎ型単結晶シリコン基板２１
上にエピタキシャル成長法により厚さ約３μｍのｐ型シ
リコン層２２を形成する。

【００２１】次にこのｐ型シリコン層２２を熱酸化法に
より表面を酸化し、厚さ約０．４μｍのＳｉＯ₂ 層を形
成した後、このＳｉＯ₂ 層を弗酸エッチャントにより直
径約４μｍの大きさにフォトエッチングし、図３に示す
ように円板状のＳｉＯ₂ 膜２３を形成する。

【００２２】次いで図４に示すようにこの円板状のＳｉ
Ｏ₂ 膜２３をエッチングマスクとしてｐ型シリコン層２
２をプラズマエッチングし、概ね円錐状に加工してｐ型
シリコンチップ２４を形成する。このプラズマエッチン
グは、チップ２４の先端部を形成するためのものであ
り、ＣＦ₄＋Ｏ₂混合ガス中にて高周波プラズマを発生さ
せ、このプラズマ中のラジカルＦがｐ型シリコン層２２
と化学反応し、エッチングが進行して前述した円板形状
のＳｉＯ₂ 膜２３下のｐ型シリコン層２２の厚さのほぼ
２／３以上をチップ状に加工する。この場合、このプラ
ズマエッチングにより、チップ２４は約１．５μｍの高
さの原型が形成される。

【００２３】次に図５に示すようにチップ２４上のＳｉ
Ｏ₂ 膜２３を含むｐ型シリコン層２２の全面に電子ビー
ム蒸着法によりＳｉＯ₂ 層２５を約１．２μｍの厚さに
蒸着する。この場合、チップ２の表面にはＳｉＯ₂ 層２
３があるために蒸着法によるＳｉＯ₂ 層２５は形成され
ない。このＳｉＯ₂ 層２５は、図１におけるｐ型シリコ
ン層１ａとゲート電極５との間のシリコン絶縁層３とし
て用いられる。

【００２４】次に再度シリコン基板２１の熱酸化を行っ
て図６に示すようにチップ２４の表面に厚さ約１μｍの
ＳｉＯ₂ 膜２６を形成する。次に図７に示すようにこの
ＳｉＯ₂ 膜２５上の主要面に電子ビーム蒸着法によりモ
リブデン（Ｍｏ）金属を約０．３μｍの厚さに蒸着して
ゲート電極膜２７を形成する。

【００２５】次にＨＦ系のエッチャントを用いてエッチ
ングを行うと、チップ２４の表面に形成されているＳｉ
Ｏ₂ 膜２６およびチップ２４の先端部に載っているＳｉ
Ｏ₂膜２３，ＳｉＯ₂ 膜２５，ゲート電極膜２７の多層
膜構造が溶解され、さらにチップ２４の周縁部にあるＳ
ｉＯ₂ 層２５の内側の側壁部が湾曲状にサイドエッチン
グされ、図８に示すように開口部２８が形成されてゲー
ト電極構造が形成される。

【００２６】次にｐ型シリコン層２２上に形成されてい
るＳｉＯ₂ 膜２５の一部をプラズマエッチング法または
弗酸と弗化アンモニウムとの溶液を用いたエッチング法
により除去してｐ型シリコン層２２に連通するコンタク
トホール２９を形成した後、このコンタクトホール２９
を形成したＳｉＯ₂ 膜２５上に蒸着法によりアルミニウ
ムを約０．３μｍの厚さに蒸着して一端部をｐ型シリコ
ン層２２に接続するバイアス電圧供給用電極３０を形成
する。

【００２７】最後に図９に示すようにシリコン基板２１
の裏面側にも蒸着法によりアルミニウムを約０．３μｍ
の厚さに蒸着して負電圧供給用の裏面電極３１を形成し
て完成する。

【００２８】

【発明の効果】以上、説明したように本発明による電子
放出素子によれば、第１導電型の半導体基板上に第２導
電型の半導体層を設け、この第２導電型の半導体層上に
複数の錐状突起を一体的に突出して形成し、第１導電型
の半導体基板と第２導電型の半導体層との間に順方向の
バイアス電圧を印加し、その接合部を介して第２導電型
半導体層に電子を供給するようにしたので、錐状突起の
先端部およびその表面形状に起因する放射電流の安定化
を達成でき、電子放射特性の信頼性を大幅に向上させる
ことができるという極めて優れた効果が得られる。

【００２９】また、本発明による電子放出素子によれ
ば、第１導電型の半導体基板と複数の錐状突起を有する
第２導電型の半導体層との間に順方向のバイアス電圧を
印加してその接合部を介して第２導電型の半導体層に電
子を供給するようにした一種の定電流回路が形成される
構造となるので、各錐状突起からの電流値が制限され、
多くの電流が出る錐状突起からは電流を制限し、少しの
電流が出る錐状突起には電流を増加させることができ
る。したがって、電流が一部分に集中して錐状突起が破
壊されるということがなくなり、信頼性を大幅に向上さ
せることができるという極めて優れた効果が得られる。

【００３０】また、本発明による電子放出素子によれ
ば、従来の第１導電型の半導体基板に錐状突起を設けた
構造に比べて電流放出量が数倍に増えるので、電子放射
がより効率良く行えるという極めて優れた効果が得られ
る。また、本発明による電子放出素子によれば、第１導
電型の半導体基板上に第２導電型の半導体層を設け、こ
の第２導電型の半導体層に複数の錐状突起を設けたこと
により、この第２導電型の半導体層のキャリア濃度によ
り電流の制限が広い範囲で可能となるので、放電電流の
制御が簡単にできるという極めて優れた効果が得られ
る。

【００３１】また、本発明による電子放出素子の製造方
法によれば、第２導電型の半導体層に形成する複数の錐
状突起がその先端部および表面形状に影響されることな
く、形成することができるので、電子放出陰極構造が低
コストで生産性良く得られるという極めて優れた効果が
得られる。

【図面の簡単な説明】

【図１】 本発明による電子放出素子の一実施の形態に
よる構成を示す断面図である。

【図２】 本発明による電子放出素子の製造方法の一実
施の形態を説明するスタートの工程を示す断面図であ
る。

【図３】 図２に引き続く工程の断面図である。

【図４】 図３に引き続く工程の断面図である。

【図５】 図４に引き続く工程の断面図である。

【図６】 図５に引き続く工程の断面図である。

【図７】 図６に引き続く工程の断面図である。

【図８】 図７に引き続く工程の断面図である。

【図９】 図８に引き続く工程の断面図である。

【図１０】 従来の電子放出素子の構成を示す図であ
る。

【図１１】 ｎ型シリコンのバンドエネルギーおよびバ
ンドの曲がりを示す図である。

【符号の説明】

１…ｎ型シリコン基板、１ａ…ｐ型シリコン層、２…開
口部、３…シリコン絶縁層、４ａ…微小円錐状突起（チ
ップ）、５…ゲート電極、６…開口部、７…陽極電極、
８，９…直流電源、１０…コンタクトホール、１１…電
圧印加用電極、１２…裏面電極、１３…直流電源、２１
…ｎ型単結晶シリコン基板、２２…ｐ型シリコン層、２
３…円板状のＳｉＯ₂ 膜、２４…ｐ型シリコンチップ、
２５…ＳｉＯ₂ 層、２６…ＳｉＯ₂ 膜、２７…ゲート電
極膜、２８…開口部、２９…コンタクトホール、３０…
バイアス電圧供給用電極、３１…裏面電極。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板と、 前記第１導電型の半導体基板上に形成された第２導電型
   の半導体層と、 前記第２導電型の半導体層に突出して形成された複数の
   錐状突起と、 前記第２導電型の半導体層上に前記錐状突起を囲む周辺
   部に形成された絶縁層と、 前記絶縁層上に前記錐状突起の先端部に開口部を近接し
   て形成されたゲート電極と、 前記絶縁層上に前記絶縁層を貫通して前記第２導電型の
   半導体層に一端を接続させて形成された第１の電極と、 前記第１導電型の半導体基板に形成された第２の電極
   と、を備え、 前記第１導電型の半導体基板と第２導電型の半導体層と
   の接合部にバイアス電圧を印加させることを特徴とする
   電子放出素子。
2. 【請求項２】 第１導電型の半導体基板上に第２導電型
   の半導体層を形成する工程と、 前記第２導電型の半導体層上に第１の絶縁層を形成する
   工程と、 前記第１の絶縁層を所定の大きさ加工して複数の絶縁層
   パターンを形成する工程と、 前記絶縁層パターンをマスクとして前記第２導電型の半
   導体層をエッチングして複数の錐状突起を形成する工程
   と、 前記絶縁層パターンおよび第２導電型の半導体層上に所
   定の厚さを有する第２の絶縁層を形成する工程と、 前記錐状突起の表面に第３の絶縁層を形成する工程と、 前記第２の絶縁層上にゲート電極層を形成する工程と、 前記錐状突起の表面を覆う第３の絶縁層をエッチング除
   去するとともに前記錐状突起上に形成された前記絶縁層
   パターン，第２の絶縁層およびゲート電極層の積層構造
   をエッチング除去する工程と、 前記第２の絶縁層上に前記第２導電型の半導体層に連通
   するコンタクトホールを形成し、前記コンタクトホール
   内に前記第２導電型の半導体層に一端を接続する第１の
   電極を形成する工程と、 前記第１導電型の半導体基板に第２の電極を形成する工
   程と、を有することを特徴とする電子放出素子の製造方
   法。