JPH09264757A - 静電容量型センサ - Google Patents

Abstract

(57)【要約】 【課題】 確実にノイズによる誤動作を防止でき、安価
な静電容量型センサを提供する。 【解決手段】 第１および第２の遅延回路２、３の出力
パルスの発生ごとに各出力パルスの位相の進み遅れに応
じてアップカウントまたはダウンカウントを行うアップ
ダウンカウンタ５と、アップダウンカウンタ５が３から
０にアップカウントしたときおよび０から３にダウンカ
ウントしたときにそれぞれ発生する出力によって変換器
２ａの静電容量に基づく物体の接離または有無を判定す
るフリップフロップ６とを設けているので、デジタル的
に物体の接離または有無を判定でき、確実にノイズによ
る誤動作を防止できる。また、従来のように精度の高い
高価なフィルタを用いる必要がなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の技術分野】本発明は、静電容量型センサに関す
る。

【０００２】

【従来の技術】従来の静電容量型センサは、例えば実公
昭６３−３６２４６号公報に開示されているように、パ
ルス発生回路と、このパルス発生回路の出力を２つに分
岐し、各々の出力を遅延させる２つの遅延回路とを持
ち、この２つの遅延回路の位相弁別を行う位相弁別回路
を有しているものがある。

【０００３】

【発明が解決しようとする課題】上記のものでは、ノイ
ズの進入などにより一瞬遅延回路の静電容量が変化した
だけでも検出信号を発生してしまい、誤動作してしまう
問題点を有していた。

【０００４】位相弁別回路の後にコンデンサと抵抗など
からなる簡単なフィルタを挿入しても、この誤動作を防
止することは難しく、精度の高いフィルタを用いると応
答速度が遅くなったり、費用がかかってしまう。

【０００５】

【課題を解決するための手段】本発明は、第１および第
２の遅延回路の出力パルスの発生ごとに各出力パルスの
位相の進みまたは遅れに応じて生じるパルスを複数回積
算的にカウントしたときに初めて検出手段の静電容量に
基づく物体の接離または有無を判定することにより、デ
ジタル的に物体の接離または有無を判定でき、確実にノ
イズによる誤動作を防止できる。また、従来のように精
度の高い高価なフィルタを用いる必要がないので安価な
静電容量型センサを提供できる。

【０００６】

【発明の実施の形態】本願の請求項１に係る発明は、静
電容量変化型の検出手段と、前記検出手段の静電容量を
遅延要素とする第１の遅延回路と、第２の遅延回路と、
前記第１および第２の遅延回路にパルスを供給するパル
ス発生回路と、前記第１および第２の遅延回路の出力パ
ルスの発生ごとに各出力パルスの位相の進み遅れに応じ
てアップカウントまたはダウンカウントを行うアップダ
ウンカウンタと、このアップダウンカウンタが第１の値
までアップカウントしたときおよび第２の値までダウン
カウントしたときにそれぞれ発生する出力によって前記
検出手段の静電容量に基づく物体の接離または有無を判
定する判定手段とを備えている。

【０００７】本願の請求項２に係る発明は、請求項１に
おいて、前記判定手段を、前記アップダウンカウンタが
第１の値までアップカウントしたときに出力を発生した
際、その後の所望時間は前記アップダウンカウンタが第
２の値までダウンカウントしたときに発生する出力の入
力を禁止し、前記アップダウンカウンタが第２の値まで
ダウンカウントしたときに出力を発生した際、その後の
所望時間は前記アップダウンカウンタが第１の値までア
ップカウントしたときに発生する出力の入力を禁止する
禁止手段を備えているものとしている。

【０００８】本願の請求項３に係る発明は、請求項１ま
たは２において、前記カウンタを前記パルス発生回路の
出力パルスの立ち上がり時および立ち下がり時にカウン
トを行うものとしている。

【０００９】本願の請求項４に係る発明は、静電容量変
化型の検出手段と、前記検出手段の静電容量を遅延要素
とする第１の遅延回路と、第２の遅延回路と、前記第１
および第２の遅延回路にパルスを供給するパルス発生回
路と、前記第１の遅延回路の出力が前記第２の遅延回路
の出力より進んでいる場合にカウントを行う第１のカウ
ンタと、前記第２の遅延回路の出力が前記第１の遅延回
路の出力より進んでいる場合にカウントを行う第２のカ
ウンタと、前記２つのカウンタの出力に応じて物体の接
離または有無を判定する判定手段とを備えている。

【００１０】本願の請求項５に係る発明は、請求項４に
おいて、前記２つのカウンタをおのおの任意の所定の計
数値を設定可能なプリセッタブルカウンタとしてある。

【００１１】本願の請求項６に係る発明は、請求項４ま
たは５において、前記第１のカウンタの出力信号または
入力信号が前記第２のカウンタをリセットし、前記第２
のカウンタの出力信号または入力信号が前記第１のカウ
ンタをリセットするものとしている。

【００１２】本願の請求項７に係る発明は、請求項４〜
６のいずれかにおいて、前記カウンタは前記パルス発生
回路の出力パルスの立ち上がり時および立ち下がり時に
カウントを行うものとしている。

【００１３】本願の請求項８に係る発明は、請求項１ま
たは４において、前記第２の遅延回路は、静電容量変化
型の検出手段の静電容量を遅延要素とするものとしてい
る。

【００１４】

【実施例】以下、本発明を図面に示す実施例を参照して
説明する。

【００１５】図１において、１はパルス発生回路で、矩
形波を出力する。２は第１の遅延回路で、コンデンサと
抵抗からなる積分回路（図示せず。）などからなり、静
電容量変化型の検出手段を構成する変換器２ａが接続し
てある。物体が変換器２ａに近づくことにより変換器２
ａの静電容量が変化すると、これが接続されている遅延
回路２の全体の静電容量も変化する。３は第２の遅延回
路で、コンデンサと抵抗からなる積分回路（図示せ
ず。）などからなり、その遅延時間は変換器２ａに物体
が近接していない場合の遅延回路２の遅延時間よりも多
少長くしてある。４は位相検出回路で、ゲート回路Ｇ
１、Ｇ２およびインバータＩＮ１、ＩＮ２からなる。５
はアップダウンカウンタで、本例では４進のものを用
い、Ｄ端子にパルスが入力する毎にダウンカウントして
オーバーフローするとボロー端子ＢＲより信号を出力
し、Ｕ端子にパルスが入力する毎にアップカウントして
オーバーフローするとキャリー端子ＣＲより信号を出力
する。６は判定手段を構成する保持回路で、本例ではフ
リップフロップを用いる。

【００１６】次に、図２、３を参照して動作を説明す
る。

【００１７】まず、図２を参照して位相検出回路４の動
作を説明する。同図に示したＰａ、Ｐｂ、Ｐｃ、Ｐｄ、
Ｐｅは図１に示した端子Ｐａ、Ｐｂ、Ｐｃ、Ｐｄ、Ｐｅ
の電圧レベルを示しており、（ａ）は変換器２ａに物体
が近接していない状態を示し、（ｂ）は物体が近接して
いる場合の状態を示す。

【００１８】図２（ａ）の場合、変換器２ａに物体が近
接していないので遅延回路２より遅延回路３の方が遅延
時間が長くなる。よって、端子Ｐｂ、Ｐｃの出力レベル
は図２（ａ）Ｐｂ、Ｐｃのようになり、端子Ｐｃに発生
する信号の反転出力と端子Ｐａ、Ｐｂにそれぞれ発生す
る信号がゲートＧ１に入力するので、その出力側にある
端子Ｐｄには図２（ａ）Ｐｄ（実線）に示すようなパル
スＰｄａが発生する。このとき、ゲートＧ２には端子Ｐ
ｂに発生する信号の反転出力と端子Ｐａ、Ｐｃにそれぞ
れ発生する信号が入力するので、その出力側にある端子
Ｐｅのレベルは“０”に保持される。

【００１９】変換器２ａに物体が近接すると変換器２ａ
の静電容量が増加し、これに伴い遅延回路２の静電容量
が増加するので、遅延回路２の遅延時間は図２（ｂ）の
Ｐｂに示すように長くなり、よってゲートＧ２の出力側
の端子Ｐｅには図２（ｂ）のＰｅ（実線）に示すように
パルスＰｅａが発生する。このとき、ゲートＧ１の出力
側にある端子Ｐｄのレベルは“０”に保持される。

【００２０】次に、図３を参照して図１の全体の動作を
説明する。なお、同図において、Ｎは４進のアップダウ
ンカウンタ５のカウント値の状態を示し、ｔは動作タイ
ミング時刻を示す。また、同図に示したＰｄ、Ｐｅ、Ｐ
ｂｒ、Ｐｃｒ、Ｐｏは図１に示した端子Ｐｄ、Ｐｅ、Ｐ
ｂｒ、Ｐｃｒ、Ｐｏの電圧レベルを示す。

【００２１】ｔ＝１からｔ＝１０までは物体が近接して
いない状態の動作を示しており、この場合、上述したよ
うな位相検出回路４の動作により周期的に端子Ｐｄに信
号が発生し、この信号によりアップダウンカウンタ５は
ダウンカウントを行い、カウントアップすると、すなわ
ちアップダウンカウンタ５の内容が０から３になると端
子Ｐｂｒへボロー信号Ｐｂｒ（信号Ｐｂｒ７）を出力す
る。この信号はフリップフロップ６のリセット端子に入
力するので、フリップフロップ６の端子Ｐｏへの出力は
“０”に保持される。

【００２２】ｔ＝４にノイズなどのために一度遅延回路
２、３の出力の位相関係が逆転して端子Ｐｅに信号が発
生した場合を示してあるが、この信号によりアップダウ
ンカウンタ５がアップカウントしてもカウント内容が１
つ変化するのみであり、端子Ｐｃｒへ信号が出力されな
いのでフリップフロップ６はセットされず誤動作が防げ
る。

【００２３】ｔ＝１１からｔ＝２３までは物体が近接し
た場合であり、上述した位相検出回路４の動作により周
期的に端子Ｐｅに信号が発生し、この信号によりアップ
ダウンカウンタ５はアップカウントを行い、カウントア
ップすると、すなわちアップダウンカウンタ５の内容が
３から０になると端子Ｐｃｒへキャリー信号Ｐｃｒ（信
号Ｐｃｒ１６、信号Ｐｃｒ２２）を出力し、フリップフ
ロップ６はセットされ、フリップフロップ６の端子Ｐｏ
への出力は“１”に保持される。前と同様にｔ＝１４と
ｔ＝１９でノイズなどのために遅延回路２、３の出力の
位相関係が逆転して端子Ｐｄに信号が発生した場合を示
してあるが、カウントダウンしても状態が１つ変化する
のみであり、端子Ｐｂｒへ信号は出力されないのでフリ
ップフロップ６はリセットされず誤動作が防止できる。

【００２４】なお、上記の例では、アップダウンカウン
タ５がダウンカウントで３をカウントしているときにノ
イズ等により端子Ｐｅに信号が発生したり、アップダウ
ンカウンタ５がアップカウントで０をカウントしている
ときにノイズ等により端子Ｐｄにパルスが発生すると、
誤動作が発生してしまう可能性があるが、すなわち図５
において点線で示したようにｔ＝１７の状態で端子Ｐｄ
に信号Ｐｄ１７が発生する場合や、ｔ＝２８の状態で端
子Ｐｅに信号Ｐｅ２８が発生すると、信号Ｐｂｒ１７や
Ｐｃｒ２８が出力され、１ヶのノイズにより端子Ｐｏの
レベルが反転してしまう可能性があるが、その確率は
（１／カウンタの進数）となり、パルス発生回路１が出
力するパルスの周波数を比較的高くし、カウンタの進数
を大きくすることによって瞬間的なノイズによる誤動作
の確率は低減できる。

【００２５】上記誤動作の確率をさらに少なくした第２
の実施例について、図４を参照して説明する。

【００２６】同図において、７ａはタイマ回路で、信号
Ｐｂｒをトリガとして所定時間（本例では端子Ｐｄ、Ｐ
ｅに発生する１パルスを通過させるのに十分な時間ｔ
ａ）だけ“１”となるセット禁止信号を出力する。８ａ
はタイマ回路で、信号Ｐｃｒをトリガとして所定時間
（本例では端子Ｐｄ、Ｐｅに発生する１パルスを通過さ
せるのに十分な時間ｔａ）だけ“１”となるリセット禁
止信号を出力する。Ｇ３、Ｇ４はゲートである。タイマ
回路７ａ、８ａおよびゲートＧ３、Ｇ４とで禁止手段を
構成する。なお、図１と同一番号のものは同一のものと
する。

【００２７】次に、図５を参照して動作を説明する。な
お、図５は図３のｔ＝１１からの時間経過を示したもの
であり、ｔ＝１６までは図３と同じである。

【００２８】ｔ＝１７でノイズなどにより遅延回路２と
遅延回路３の遅延時間が逆転して端子Ｐｄに信号Ｐｄ１
７が発生すると、アップダウンカウンタ５はダウンカウ
ントして０から３へ変化するので、端子Ｐｂｒに信号Ｐ
ｂｒ１７が発生する。

【００２９】しかし、その前に信号Ｐｃｒ１６によりタ
イマ回路８ａから端子Ｒｉを介してリセット禁止信号Ｒ
ｉ１６（図５Ｒｉ参照）が発生しゲートＧ３を閉じるの
で、信号ＰｂｒはゲートＧ３を通過できずフリップフロ
ップ６の出力状態は保持され、誤動作が確実に防止でき
る。

【００３０】同様にして、ｔ＝２８でノイズなどにより
遅延回路２と遅延回路３の遅延時間が逆転して端子Ｐｅ
に信号Ｐｅ２８が発生すると、アップダウンカウンタ５
はアップカウントして３から０へ変化するので、端子Ｐ
ｃｒに信号Ｐｃｒ２８が発生する。

【００３１】しかしながら、その前に信号Ｐｂｒ２７に
よりタイマ回路７ａから端子Ｓｉを介してセット禁止信
号Ｓｉ２７（図５Ｓｉ参照）が発生しゲートＧ４を閉じ
るので、信号ＰｃｒはゲートＧ４を通過できずフリップ
フロップ６の出力状態は保持され、誤動作は確実に防ぐ
ことができる。

【００３２】なお、タイマ回路７ａ、８ａの出力時間は
上記に限らず、使用するカウンタの進数や、応答速度や
精度などの仕様に応じて適宜変更が可能である。また、
タイマ回路７ａと８ａとで出力時間を変えてもよい。

【００３３】次に、第３の実施例について図６を参照し
て説明する。

【００３４】同図において、９、１０はプリセッタブル
カウンタ（以下、Ｐカウンタという。）で、９ａ、１０
ａはそれぞれＰカウンタ９、１０の進数を設定するため
の設定手段である。いま説明を簡単にするために、Ｐカ
ウンタ９、１０はそれぞれ４進に設定されているとす
る。Ｐカウンタ９のカウントアップ信号Ｐｂｒ（図１、
４に示すアップダウンカウンタ５のボロー信号と同様の
働きをする信号）は端子Ｐｂｒを介してフリップフロッ
プ６をリセットするとともにＰカウンタ１０をリセット
し、Ｐカウンタ１０のアップカウント時のカウントアッ
プ信号Ｐｃｒ（図１、４に示すアップダウンカウンタ５
のキャリー信号と同様の働きをする信号）は端子Ｐｃｒ
を介してフリップフロップ６をセットするとともにＰカ
ウンタ９をリセットする。Ｐカウンタ９は第１のカウン
タを構成し、Ｐカウンタ１０は第２のカウンタを構成す
る。なお、図１と同一番号のものは同一のものとする。

【００３５】次に、図７を参照して動作を説明する。

【００３６】同図において、ＮＣ９およびＮＣ１０はそ
れぞれＰカウンタ９およびＰカウンタ１０の内容（カウ
ント数）を表し、ｔは経過の時刻を表す。

【００３７】ｔ＝１４までは物体が近接していない状態
であり、先の例と同様に周期的に端子Ｐｄに信号が発生
し、Ｐカウンタ９はカウントを行い、カウントアップす
ると、すなわちＮＣ９が３から０になると端子Ｐｂｒに
信号Ｐｂｒ（信号Ｐｂｒ５、信号Ｐｂｒ１１）を出力す
る。

【００３８】ｔ＝３、７および８にはノイズなどのため
に遅延回路２と遅延回路３の遅延時間の長さが逆転して
端子Ｐｅに信号Ｐｅが発生した場合を示している。この
場合、その後、端子Ｐｂｒに発生する信号Ｐｂｒ５によ
りＮＣ１０は１から０へ、信号Ｐｂｒ１１によりＮＣ１
０は２から０へリセットされるので、Ｐカウンタ１０は
カウントアップすることがなくノイズによる誤動作を防
止できる。

【００３９】ｔ＝１５からｔ＝２７までは物体が近接し
た場合であり、周期的に端子Ｐｅに信号が発生し、この
信号によりＰカウンタ１０はカウンタを行い、カウント
アップすると、端子Ｐｃｒへ信号Ｐｃｒ（信号Ｐｃｒ１
９、信号Ｐｃｒ２４）を出力し、フリップフロップ６は
セットされ、端子Ｐｏへの出力は“１”に保持される。
また、信号Ｐｃｒが出力されるとＰカウンタ９の内容す
なわちＮＣ９は０にリセットされる。

【００４０】ｔ＝２０および２１に、ノイズなどのため
に遅延回路２、３の遅延時間の長さが逆転して端子Ｐｄ
に信号が発生した場合を示してある。この場合、その
後、端子Ｐｃｒに発生する信号Ｐｃｒ１９によりＮＣ９
は３から０へリセットされるので、Ｐカウンタ９はカウ
ントアップすることがなく、ノイズによる誤動作を防止
できる。

【００４１】なお、この例では２つのＰカウンタの進数
は４進ずつで同じにしたが、これに限らず、進数は増減
してもよし、それぞれのカウンタの進数を異なる値にし
てもよい。例えば、タッチスイッチとしての応用の場合
には手などの物体の近接している時間は近接していない
時間に比べて短く、ほとんどの時間は端子Ｐｄに出力さ
れていると考えてもよい。したがって、Ｐカウンタ９の
進数はＰカウンタ１０の進数よりも小さくして、信号Ｐ
ｂｒを出力し易くするようにしておけば誤動作する可能
性は格段に減少する。また、使用用途が固定しており、
カウンタの進数を変える必要がない場合はプリセッタブ
ルにかわって通常のカウンタを用いて差し支えない。

【００４２】また、この例ではＰカウンタ９の出力によ
りＰカウンタ１０をリセットし、Ｐカウンタ１０の出力
によりＰカウンタ９の出力をリセットするようにした
が、ゲートＧ１の出力によりＰカウンタ１０をリセット
し、ゲートＧ２の出力によりＰカウンタ９をリセットす
るようにしてもよい。この場合、ゲートＧ１またはゲー
トＧ２からＰカウンタの進数だけ連続してパルスが発生
したときに初めてＰカウンタ９、１０からカウントアッ
プ信号が発生する。したがって、離散的にノイズによる
信号が発生する場合は、確実に誤動作を防止できる。

【００４３】次に、図８を参照して他の実施例を説明す
る。この例は、パルス発生回路１が出力するパルスの立
ち上がりおよび立ち下がりの両方のタイミングにおいて
カウンタへのカウント入力信号を発生するものである。

【００４４】同図において、８４は位相検出回路で、イ
ンバータＩＮ３、ＩＮ４、ＩＮ５とゲート回路Ｇ５、Ｇ
６、Ｇ７、Ｇ８、Ｇ９、Ｇ１０からなる。なお、図１と
同一番号のものは同一のものとする。

【００４５】ゲートＧ５、Ｇ６、Ｇ７、Ｇ８の出力信号
をそれぞれＰｄａ、Ｐｄｂ、Ｐｅａ、Ｐｅｂとすると、
これらの信号は端子Ｐａ、Ｐｂ、Ｐｃの電圧レベルが図
９に示される状態のときに“１”となる。図９におい
て、ゲートＧ５の出力である出力信号ＰｄａとゲートＧ
７の出力である出力信号Ｐｅａは、先に図１に示した実
施例における端子Ｐｄと端子Ｐｅに発生するものと同一
であり、すなわちこれらは図２（ａ）Ｐｄ、図２（ｂ）
Ｐｅにおいて実線で示した信号と同一であり、パルス発
生回路１が出力するパルスの立ち上がり時点で発生す
る。ゲートＧ６の出力である出力信号ＰｄｂとゲートＧ
８の出力である出力信号Ｐｅｂは、パルス発生回路１が
出力するパルスの立ち下がり時に発生し、具体的には、
図２（ａ）Ｐｄ、図２（ｂ）Ｐｅで破線で示した信号と
なる。

【００４６】この例では、先に示した例と比較して、カ
ウンタに入力されるパルス数が２倍になるため、パルス
発生回路１が出力するパルスの周波数を１／２にでき、
消費電流を低減できる。よって、電池駆動の製品に適用
する場合などに好都合である。

【００４７】なお、位相検出回路８４は図１、図４、図
６の位相検出回路４の代わりに用いてもよい。

【００４８】ところで上記の各実施例においては、アッ
プダウンカウンタとして、アップカウント用のクロック
入力端子とダウンカウント用のクロック入力端子を備え
たものを用いたが、これに代えて図１０に示すようなア
ップ／ダウン切換端子Ｕ／Ｄとクロック入力端子Ｃｐを
備えたアップダウンカウンタを用いてもよい。この場合
には、クロック入力の立ち上がり時における端子Ｕ／Ｄ
の電圧レベルによってアップダウンが切り換えられるた
め、同図示のように端子Ｐｄ、Ｐｅをそれぞれ端子Ｕ／
Ｄ、Ｃｐに直接接続すればよい。したがって、上記各実
施例における位相検出回路４を省略することができる。

【００４９】また、上記のようなアップダウンカウンタ
はＣＰＵを用いて実現することもできる。例えば、ＲＡ
Ｍ、加減算回路等を内蔵するＣＰＵを用い、アップダウ
ンカウントはＲＡＭ内のカウント値をレジスタに読み出
して加算または減算を行なった後、再びＲＡＭに格納す
ることで実行できる。上記各実施例におけるアップダウ
ンカウント以外の処理についてもソフト処理により実現
可能である。実際のソフト処理の説明は上記で説明した
動作をフローチャート化すればよいため、ここでは省略
する。

【００５０】また、上述した各例において、第２の遅延
回路３に変換器２ａと同様な静電容量変化型の変換器を
接続し、これを遅延時間決定要素として用いてもよい。
この場合、第１、第２の遅延回路２、３のそれぞれに同
様のに変換器を接続することにより、変換器の温度特性
等を相殺できるので、精度の高い検出が可能になる。な
お、このような構成を採用する場合、第２の遅延回路３
に接続する変換器は、その検出領域内に検出対象となる
物体が侵入しない位置に設置することが望ましい。

【００５１】

【発明の効果】本発明によれば、第１および第２の遅延
回路の出力パルスの発生ごとに各出力パルスの位相の進
み遅れに応じてアップカウントまたはダウンカウントを
行うアップダウンカウンタと、このアップダウンカウン
タが第１の値までアップカウントしたときおよび第２の
値までダウンカウントしたときにそれぞれ発生する出力
によって検出手段の静電容量に基づく物体の接離または
有無を判定する判定手段とを設けているので、確実にノ
イズによる誤動作を防止でき、従来のようにノイズ防止
用の高価なフィルタを設ける必要がないので安価に構成
できる。

【００５２】そして、アップダウンカウンタが第１の値
までアップカウントしたときに出力を発生した際、その
後の所望時間は前記アップダウンカウンタが第２の値ま
でダウンカウントしたときに発生する出力の入力を禁止
し、前記アップダウンカウンタが第２の値までダウンカ
ウントしたときに出力を発生した際、その後の所望時間
は前記アップダウンカウンタが第１の値までアップカウ
ントしたときに発生する出力の入力を禁止することによ
り、より確実な誤動作防止が行える。

【００５３】アップダウンカウンタの代わりに第１と第
２のカウンタを用いても同様の効果が得られる。

【００５４】第１と第２のカウンタを用いる場合、おの
おの任意の所定の計数値を設定可能にすると、使用用途
に応じた誤動作防止が行える。

【００５５】第１のカウンタの出力信号または入力信号
は前記第２のカウンタをリセットし、前記第２のカウン
タの出力信号または入力信号は前記第１のカウンタをリ
セットするようにすれば、より一層誤動作を防止の防止
が可能になる。

【００５６】カウンタをパルス発生回路の出力パルスの
立ち上がり時および立ち下がり時にカウントを行うもの
とすれば、パルス発生回路として低周波数の出力パルス
を発生するものを用いることができ、消費電流を低減で
きる。

【００５７】第２の遅延回路として、静電容量変化型の
検出手段の静電容量を遅延要素とするものを用いれば、
第１、第２の遅延回路のそれぞれに静電容量変化型の検
出手段を接続することにより、検出手段の温度特性等を
相殺できるので、精度の高い物体の検出が可能になる。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図。

【図２】図１の動作説明のためのタイミングチャート。

【図３】図１の動作説明のためのタイミングチャート。

【図４】本発明の他の実施例を示すブロック回路図。

【図５】図４の動作説明のためのタイミングチャート。

【図６】本発明のさらに他の実施例を示すブロック図。

【図７】図６の動作説明のためのタイミングチャート。

【図８】本発明のさらに他の実施例を示すブロック図。

【図９】図８の動作説明のための説明図。

【図１０】本発明のさらに他の実施例の一部を示したブ
ロック回路図。

【符号の説明】

１ パルス発生回路 ２ 第１の遅延回路 ２ａ 検出手段 ３ 第２の遅延回路 ５ アップダウンカウンタ ６ 判定手段 ７ａ、８ａ、Ｇ３、Ｇ４ 禁止手段 ９ 第１のカウンタ １０ 第２のカウンタ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 静電容量変化型の検出手段と、 前記検出手段の静電容量を遅延要素とする第１の遅延回
   路と、 第２の遅延回路と、 前記第１および第２の遅延回路にパルスを供給するパル
   ス発生回路と、 前記第１および第２の遅延回路の出力パルスの発生ごと
   に各出力パルスの位相の進み遅れに応じてアップカウン
   トまたはダウンカウントを行うアップダウンカウンタ
   と、 このアップダウンカウンタが第１の値までアップカウン
   トしたときおよび第２の値までダウンカウントしたとき
   にそれぞれ発生する出力によって前記検出手段の静電容
   量に基づく物体の接離または有無を判定する判定手段と
   を備えたことを特徴とする静電容量型センサ。
2. 【請求項２】 請求項１において、前記判定手段は、前
   記アップダウンカウンタが第１の値までアップカウント
   したときに出力を発生した際、その後の所望時間は前記
   アップダウンカウンタが第２の値までダウンカウントし
   たときに発生する出力の入力を禁止し、前記アップダウ
   ンカウンタが第２の値までダウンカウントしたときに出
   力を発生した際、その後の所望時間は前記アップダウン
   カウンタが第１の値までアップカウントしたときに発生
   する出力の入力を禁止する禁止手段を備えているもので
   あることを特徴とする静電容量型センサ。
3. 【請求項３】 請求項１または２において、前記カウン
   タは前記パルス発生回路の出力パルスの立ち上がり時お
   よび立ち下がり時にカウントを行うものであることを特
   徴とする静電容量型センサ。
4. 【請求項４】 静電容量変化型の検出手段と、 前記検出手段の静電容量を遅延要素とする第１の遅延回
   路と、 第２の遅延回路と、 前記第１および第２の遅延回路にパルスを供給するパル
   ス発生回路と、 前記第１の遅延回路の出力が前記第２の遅延回路の出力
   より進んでいる場合にカウントを行う第１のカウンタ
   と、 前記第２の遅延回路の出力が前記第１の遅延回路の出力
   より進んでいる場合にカウントを行う第２のカウンタ
   と、 前記２つのカウンタの出力に応じて物体の接離または有
   無を判定する判定手段とを備えたことを特徴とする静電
   容量型センサ。
5. 【請求項５】 請求項４において、前記２つのカウンタ
   はおのおの任意の所定の計数値を設定可能なプリセッタ
   ブルカウンタであることを特徴とする静電容量型セン
   サ。
6. 【請求項６】 請求項４または５において、前記第１の
   カウンタの出力信号または入力信号は前記第２のカウン
   タをリセットし、前記第２のカウンタの出力信号または
   入力信号は前記第１のカウンタをリセットすることを特
   徴とする静電容量型センサ。
7. 【請求項７】 請求項４〜６のいずれかにおいて、前記
   カウンタは前記パルス発生回路の出力パルスの立ち上が
   り時および立ち下がり時にカウントを行うものであるこ
   とを特徴とする静電容量型センサ。
8. 【請求項８】 請求項１または４において、前記第２の
   遅延回路は、静電容量変化型の検出手段の静電容量を遅
   延要素とするものであることを特徴とする静電容量型セ
   ンサ。