JPH0926440A - 電圧基準回路およびこの電圧基準回路を用いた電圧検出回路 - Google Patents
電圧基準回路およびこの電圧基準回路を用いた電圧検出回路Info
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- JPH0926440A JPH0926440A JP29651895A JP29651895A JPH0926440A JP H0926440 A JPH0926440 A JP H0926440A JP 29651895 A JP29651895 A JP 29651895A JP 29651895 A JP29651895 A JP 29651895A JP H0926440 A JPH0926440 A JP H0926440A
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
Abstract
(57)【要約】
【課題】 安定な基準値より常に少なくとも高い基準電
圧を発生する基準回路を得ることである。 【解決手段】 安定な基準値と常に少なくとも同じ高さ
である基準電圧を発生する基準回路が得られる。これ
は、基準回路の起動中に第１の論理レベルに維持され、
その後で基準値が安定した時に第２の論理レベルを達成
するロック信号を発生することによって行われる。基準
回路は、バンドギャップ基準回路（１４）とすることが
できる。
圧を発生する基準回路を得ることである。 【解決手段】 安定な基準値と常に少なくとも同じ高さ
である基準電圧を発生する基準回路が得られる。これ
は、基準回路の起動中に第１の論理レベルに維持され、
その後で基準値が安定した時に第２の論理レベルを達成
するロック信号を発生することによって行われる。基準
回路は、バンドギャップ基準回路（１４）とすることが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧基準回路に関
するものである。
するものである。
【０００２】本発明は、フラッシュＥＰＲＯＭチップ用
電源を検出するための電圧検出回路にとくに関するもの
であるが、それに限定されるものではない。正常な電源
電圧Ｖｃｃが安全な値（データシートでは通常ＶＬＫＯ
と記されている）より低い時に、フラッシュメモリをプ
ログラミングし、または消去するために電圧検出回路を
必要とする。その理由は、電源電圧がある電圧より低い
時は、メモリチップが確実に動作しないことがあり、そ
のためにランダムメモリセルのプログラミングと消去の
少なくとも一方を行わせることがあるからである。
電源を検出するための電圧検出回路にとくに関するもの
であるが、それに限定されるものではない。正常な電源
電圧Ｖｃｃが安全な値（データシートでは通常ＶＬＫＯ
と記されている）より低い時に、フラッシュメモリをプ
ログラミングし、または消去するために電圧検出回路を
必要とする。その理由は、電源電圧がある電圧より低い
時は、メモリチップが確実に動作しないことがあり、そ
のためにランダムメモリセルのプログラミングと消去の
少なくとも一方を行わせることがあるからである。
【０００３】フラッシュメモリチップはまた、メモリを
プログラミングするために約１２Ｖの高い電源電圧Ｖｐ
ｐを必要とし、その上にその電圧の検出回路を設けるこ
とが望ましいことがある。
プログラミングするために約１２Ｖの高い電源電圧Ｖｐ
ｐを必要とし、その上にその電圧の検出回路を設けるこ
とが望ましいことがある。
【０００４】３．３Ｖまたは５Ｖの電源電圧で動作でき
るフラッシュメモリチップに対しては、電圧検出回路が
電源電圧範囲を決定することも望ましい。
るフラッシュメモリチップに対しては、電圧検出回路が
電源電圧範囲を決定することも望ましい。
【０００５】
【従来の技術】既知の電圧検出回路を図１に示す。この
回路は、比較器２を含む。この比較器は、負入力端子を
有する。この負入力端子には、抵抗Ｒ１とＲ２とを含む
抵抗列を通じて電源電圧Ｖｃｃから得た電圧Ｖ１が供給
される。比較器２は、正入力端子６も有する。この正入
力端子は、電圧基準ＶＲＥＦを受ける。この比較器は、
電圧Ｖ１がＶＲＥＦを超えるか否かに応じて、それの出
力信号ＶＤＥＴＥＣＴを変化するように動作できる。電
圧Ｖ１がＶＲＥＦより高いとすると、ＶＤＥＴＥＣＴは
低いままである。しかし、電圧Ｖ１がＶＲＥＦより低い
とすると、ＶＤＥＴＥＣＴは高くなる。これは、電源電
圧Ｖｃｃがそれの正しい値にまだ達していないことを示
す。
回路は、比較器２を含む。この比較器は、負入力端子を
有する。この負入力端子には、抵抗Ｒ１とＲ２とを含む
抵抗列を通じて電源電圧Ｖｃｃから得た電圧Ｖ１が供給
される。比較器２は、正入力端子６も有する。この正入
力端子は、電圧基準ＶＲＥＦを受ける。この比較器は、
電圧Ｖ１がＶＲＥＦを超えるか否かに応じて、それの出
力信号ＶＤＥＴＥＣＴを変化するように動作できる。電
圧Ｖ１がＶＲＥＦより高いとすると、ＶＤＥＴＥＣＴは
低いままである。しかし、電圧Ｖ１がＶＲＥＦより低い
とすると、ＶＤＥＴＥＣＴは高くなる。これは、電源電
圧Ｖｃｃがそれの正しい値にまだ達していないことを示
す。
【０００６】基準電圧と、抵抗Ｒ１とＲ２の比とは、電
源電圧の希望のレベルに応じて比較のための適当な値に
設定される。
源電圧の希望のレベルに応じて比較のための適当な値に
設定される。
【０００７】動作電源電圧範囲が３．３Ｖプラスマイナ
ス０．３Ｖまたは５Ｖプラスマイナス０．５Ｖであるか
どうかを検出するために類似の検出回路を使用できる。
このために、電圧検出回路は、３．６Ｖと４．５Ｖの間
で切り替わる出力信号ＶＤＥＴＥＣＴを発生しなければ
ならない。この場合には、電源電圧の範囲に応じてフラ
ッシュメモリチップの内部回路の部分を再構成するため
に、出力信号ＶＤＥＴＥＣＴを用いる。
ス０．３Ｖまたは５Ｖプラスマイナス０．５Ｖであるか
どうかを検出するために類似の検出回路を使用できる。
このために、電圧検出回路は、３．６Ｖと４．５Ｖの間
で切り替わる出力信号ＶＤＥＴＥＣＴを発生しなければ
ならない。この場合には、電源電圧の範囲に応じてフラ
ッシュメモリチップの内部回路の部分を再構成するため
に、出力信号ＶＤＥＴＥＣＴを用いる。
【０００８】図１において、電源電圧から得た電圧Ｖ１
は、抵抗列から得られるために、温度変化またはプロセ
スの変化とはほとんど独立している。しかし、基準電圧
ＶＲＥＦがどのように変化しても電圧検出レベルが望ま
しくない変化を生ずる。
は、抵抗列から得られるために、温度変化またはプロセ
スの変化とはほとんど独立している。しかし、基準電圧
ＶＲＥＦがどのように変化しても電圧検出レベルが望ま
しくない変化を生ずる。
【０００９】
【発明が解決しようとする課題】したがって、本発明の
１つの目的は基準電圧ＶＲＥＦのための良い基準源を得
ることである。
１つの目的は基準電圧ＶＲＥＦのための良い基準源を得
ることである。
【００１０】また、電力の遷移中に確実に動作させるた
めに基準電圧ＶＲＥＦが求められ、さもないと、最も必
要とする丁度その時に電圧検出回路が正しく動作するこ
とに失敗することがある。
めに基準電圧ＶＲＥＦが求められ、さもないと、最も必
要とする丁度その時に電圧検出回路が正しく動作するこ
とに失敗することがある。
【００１１】本発明の別の目的は、電力の遷移中に確実
に動作する電圧検出回路を得ることである。
に動作する電圧検出回路を得ることである。
【００１２】本発明は、１つの態様においては、電圧検
出回路のための基準電圧を発生するためにバンドギャッ
プ基準回路を使用することにある。この技術において周
知のように、バンドギャップ基準回路は、正入力端子と
負入力端子を持つ演算増幅器を含む。演算増幅器の出力
信号がｐチャネル出力トランジスタのゲートに供給され
る。このトランジスタのソースが上側電源電圧レールに
接続され、それのドレインが帰還電流を第１の抵抗列と
第２の抵抗列に供給するために接続される。第１の抵抗
列は、ダイオード接続されている第１のバイポーラ・ト
ランジスタに直列接続された第１の抵抗と第２の抵抗と
を含む。第２の抵抗列は、ダイオード接続されている第
２のバイポーラ・トランジスタに直列接続された１つの
抵抗を含む。演算増幅器の正入力端子は、それの入力を
第１の抵抗列の第１の抵抗と第２の抵抗の中間点から受
ける。演算増幅器の負入力端子は、それの入力を第２の
抵抗列の抵抗と第２のバイポーラ・トランジスタのエミ
ッタの中間点から受ける。バイポーラ・トランジスタの
コレクタは、下側電源レールに接続される。その下側電
源レールは、通常はアースである。バンドギャップ基準
回路によって発生された基準電圧は、第１の抵抗列と第
２の抵抗列の共通回路点において、出力回路点における
基準レベルから得られる。
出回路のための基準電圧を発生するためにバンドギャッ
プ基準回路を使用することにある。この技術において周
知のように、バンドギャップ基準回路は、正入力端子と
負入力端子を持つ演算増幅器を含む。演算増幅器の出力
信号がｐチャネル出力トランジスタのゲートに供給され
る。このトランジスタのソースが上側電源電圧レールに
接続され、それのドレインが帰還電流を第１の抵抗列と
第２の抵抗列に供給するために接続される。第１の抵抗
列は、ダイオード接続されている第１のバイポーラ・ト
ランジスタに直列接続された第１の抵抗と第２の抵抗と
を含む。第２の抵抗列は、ダイオード接続されている第
２のバイポーラ・トランジスタに直列接続された１つの
抵抗を含む。演算増幅器の正入力端子は、それの入力を
第１の抵抗列の第１の抵抗と第２の抵抗の中間点から受
ける。演算増幅器の負入力端子は、それの入力を第２の
抵抗列の抵抗と第２のバイポーラ・トランジスタのエミ
ッタの中間点から受ける。バイポーラ・トランジスタの
コレクタは、下側電源レールに接続される。その下側電
源レールは、通常はアースである。バンドギャップ基準
回路によって発生された基準電圧は、第１の抵抗列と第
２の抵抗列の共通回路点において、出力回路点における
基準レベルから得られる。
【００１３】基準回路の動作は当業者には周知であるか
ら、ここでは簡単に述べることにする。第１のバイポー
ラ・トランジスタは、第２のバイポーラ・トランジスタ
のエミッタ面積の何倍か広いエミッタ面積を持つように
構成される。バイポーラ・トランジスタのベース−エミ
ッタ間電圧Ｖｂｅは、温度が−５５℃から１５０℃まで
変化すると、０．８Ｖと０．４Ｖの間で直線的に変化す
る。第１のバイポーラ・トランジスタのエミッタ面積
は、第２のバイポーラ・トランジスタのエミッタ面積よ
り広いが、それを流れる電流が同じであるから、第１の
バイポーラ・トランジスタのベース−エミッタ間電圧
は、第２のバイポーラ・トランジスタのベース−エミッ
タ間電圧より小さい。第１の抵抗列と第２の抵抗列との
抵抗は、演算増幅器とともに、そのベース−エミッタ間
電圧の差を適当な電圧だけ増幅し、その電圧を元のベー
ス−エミッタ間電圧に加えて、一定の出力基準電圧Ｖ
ＢＧを生ずる。これは、温度や電源電圧に依存しないか
ら非常に良い基準である。
ら、ここでは簡単に述べることにする。第１のバイポー
ラ・トランジスタは、第２のバイポーラ・トランジスタ
のエミッタ面積の何倍か広いエミッタ面積を持つように
構成される。バイポーラ・トランジスタのベース−エミ
ッタ間電圧Ｖｂｅは、温度が−５５℃から１５０℃まで
変化すると、０．８Ｖと０．４Ｖの間で直線的に変化す
る。第１のバイポーラ・トランジスタのエミッタ面積
は、第２のバイポーラ・トランジスタのエミッタ面積よ
り広いが、それを流れる電流が同じであるから、第１の
バイポーラ・トランジスタのベース−エミッタ間電圧
は、第２のバイポーラ・トランジスタのベース−エミッ
タ間電圧より小さい。第１の抵抗列と第２の抵抗列との
抵抗は、演算増幅器とともに、そのベース−エミッタ間
電圧の差を適当な電圧だけ増幅し、その電圧を元のベー
ス−エミッタ間電圧に加えて、一定の出力基準電圧Ｖ
ＢＧを生ずる。これは、温度や電源電圧に依存しないか
ら非常に良い基準である。
【００１４】しかし、バンドギャップ基準回路の使用条
件に応じて、バンドギャップ基準回路によって発生され
る基準電圧がそれの最終値に安定するために、何マイク
ロ秒か要することがある。この起動期間中に、基準電圧
ＶＢＧがそれの正しい値より高いとすると、適切である
として検出すべき正常なレベルより電源電圧を高くする
必要があるから、チップは安全である。したがって、安
全値より低いと、電源電圧レベルは適切であるとは示さ
れない。しかし、バンドギャップ基準回路によって発生
された基準電圧が、起動中にそれの正しいレベルより低
いとすると、電源電圧の正常なレベルよりはるかに低い
電源電圧が適切であると電圧検出回路によって検出され
る。そうすると、電圧検出回路からの出力信号ＶＤＥＴ
ＥＣＴは状態を変化するのに失敗して不適切な電源電圧
を示して、チップ内でデータが失われるという危険を生
じさせる。
件に応じて、バンドギャップ基準回路によって発生され
る基準電圧がそれの最終値に安定するために、何マイク
ロ秒か要することがある。この起動期間中に、基準電圧
ＶＢＧがそれの正しい値より高いとすると、適切である
として検出すべき正常なレベルより電源電圧を高くする
必要があるから、チップは安全である。したがって、安
全値より低いと、電源電圧レベルは適切であるとは示さ
れない。しかし、バンドギャップ基準回路によって発生
された基準電圧が、起動中にそれの正しいレベルより低
いとすると、電源電圧の正常なレベルよりはるかに低い
電源電圧が適切であると電圧検出回路によって検出され
る。そうすると、電圧検出回路からの出力信号ＶＤＥＴ
ＥＣＴは状態を変化するのに失敗して不適切な電源電圧
を示して、チップ内でデータが失われるという危険を生
じさせる。
【００１５】したがって、本発明の目的は、安定な基準
値より常に少なくとも高い基準電圧を発生する基準回路
を得ることである。そのような回路は、上で概略述べた
電圧検出回路において有用なばかりでなく、基準電圧が
適当な値より少なくとも高くすることが望ましいどのよ
うな状況においても有用である。
値より常に少なくとも高い基準電圧を発生する基準回路
を得ることである。そのような回路は、上で概略述べた
電圧検出回路において有用なばかりでなく、基準電圧が
適当な値より少なくとも高くすることが望ましいどのよ
うな状況においても有用である。
【００１６】
【課題を解決するための手段】本発明の１つの態様によ
れば、起動中に電力ダウン値から安定な基準値まで変化
する、基準電圧を基準回路点に発生するように構成され
た基準回路であって、基準回路の起動中に第１の論理レ
ベルに維持され、その後で基準値が安定した時に第２の
論理レベルを得るロック信号を発生するためのロック信
号発生回路と、前記ロック信号を受けるために接続され
る制御可能な回路点と、起動電圧レベルと前記基準回路
点の間に接続される制御可能な経路とを有するロックト
ランジスタと、を含み、前記起動電圧レベルは前記安定
な基準値の高さと少なくとも同じ高さであり、それによ
って、回路の起動中は基準電圧は前記起動電圧レベルに
保持される、基準電圧を基準回路点に発生するように構
成された基準回路が得られる。
れば、起動中に電力ダウン値から安定な基準値まで変化
する、基準電圧を基準回路点に発生するように構成され
た基準回路であって、基準回路の起動中に第１の論理レ
ベルに維持され、その後で基準値が安定した時に第２の
論理レベルを得るロック信号を発生するためのロック信
号発生回路と、前記ロック信号を受けるために接続され
る制御可能な回路点と、起動電圧レベルと前記基準回路
点の間に接続される制御可能な経路とを有するロックト
ランジスタと、を含み、前記起動電圧レベルは前記安定
な基準値の高さと少なくとも同じ高さであり、それによ
って、回路の起動中は基準電圧は前記起動電圧レベルに
保持される、基準電圧を基準回路点に発生するように構
成された基準回路が得られる。
【００１７】基準電圧レベルは、基準回路のための電源
電圧から得ることができるから便利である。その理由
は、電源電圧が、基準回路によって発生される基準電圧
の安定な基準値より電源電圧が常に高いからである。
電圧から得ることができるから便利である。その理由
は、電源電圧が、基準回路によって発生される基準電圧
の安定な基準値より電源電圧が常に高いからである。
【００１８】ロック信号発生回路は、起動中に起動信号
を前記第１の論理レベルで発生するための起動回路と、
第１のインバータと第２のインバータを備えるロック発
生器とを含み、第１のインバータは前記起動信号を受け
るために接続され、前記第２のインバータは前記ロック
信号を発生するように構成される。
を前記第１の論理レベルで発生するための起動回路と、
第１のインバータと第２のインバータを備えるロック発
生器とを含み、第１のインバータは前記起動信号を受け
るために接続され、前記第２のインバータは前記ロック
信号を発生するように構成される。
【００１９】この構成は、ロック発生器によって発生さ
れたロック信号がロックトランジスタを、起動信号自体
を用いるより強く、かつ迅速にターンオンする。したが
って、基準回路がターンオンされてから非常に短い時間
の後で起動されて、基準電圧を起動電圧レベルに保持す
る。
れたロック信号がロックトランジスタを、起動信号自体
を用いるより強く、かつ迅速にターンオンする。したが
って、基準回路がターンオンされてから非常に短い時間
の後で起動されて、基準電圧を起動電圧レベルに保持す
る。
【００２０】起動信号が、ロック発生器を起動させるた
めに十分に低くなる必要がないように、第１のインバー
タは高い引き外し点を有するためにスキューされること
が好ましい。
めに十分に低くなる必要がないように、第１のインバー
タは高い引き外し点を有するためにスキューされること
が好ましい。
【００２１】ロックトランジスタは、ｐチャネルＭＯＳ
ＦＥＴ装置とすることができ、それのゲートがロック信
号を受けるために接続され、それのソースは起動電圧レ
ベルに接続され、それのドレインが基準回路点に接続さ
れる基準回路点に接続される。
ＦＥＴ装置とすることができ、それのゲートがロック信
号を受けるために接続され、それのソースは起動電圧レ
ベルに接続され、それのドレインが基準回路点に接続さ
れる基準回路点に接続される。
【００２２】基準回路をターンオンするために電源電圧
が基準回路に加えられると、基準回路点における電圧を
予測できない点まで電源電圧が上昇する最初の段階が存
在する。電圧上昇は、基準回路点における電圧を予測で
きなくする電力ダウン信号の状態が変化した後でも起き
る。その後で、基準回路点における電圧はある中間値か
らそれの正しい安定な値まで徐々に上昇する。この起動
段階中は、起動信号が低いとロック信号も低く、基準回
路点を起動電圧レベルにクランプするようにロック信号
が発生される。これによって、基準電圧を起動電圧レベ
ルより低くできないようにする。基準回路のための電源
から、安定な基準値より高い、起動電圧レベルが取出さ
れる場合には、これは、基準電圧が、より低い値から安
定な値まで上昇するのではなくて、起動電圧レベルから
それの安定な値まで低下することを意味する。
が基準回路に加えられると、基準回路点における電圧を
予測できない点まで電源電圧が上昇する最初の段階が存
在する。電圧上昇は、基準回路点における電圧を予測で
きなくする電力ダウン信号の状態が変化した後でも起き
る。その後で、基準回路点における電圧はある中間値か
らそれの正しい安定な値まで徐々に上昇する。この起動
段階中は、起動信号が低いとロック信号も低く、基準回
路点を起動電圧レベルにクランプするようにロック信号
が発生される。これによって、基準電圧を起動電圧レベ
ルより低くできないようにする。基準回路のための電源
から、安定な基準値より高い、起動電圧レベルが取出さ
れる場合には、これは、基準電圧が、より低い値から安
定な値まで上昇するのではなくて、起動電圧レベルから
それの安定な値まで低下することを意味する。
【００２３】このことは、検出すべき電圧から得た入力
電圧を１つの入力端子に受け、本発明の基準回路から得
た基準電圧を別の入力端子に受ける比較器を備える電圧
検出回路においてとくに有用である。本発明の基準回路
は、基準電圧を安定な基準値と少なくとも同じ高さに常
にし、したがって、検出すべき電圧の正常なレベルより
低い電圧を適切な電圧として検出されないようにする。
これは、フラッシュメモリチップのための電源電圧を検
出するために電圧検出回路を用いる場合にとくに有用で
ある。
電圧を１つの入力端子に受け、本発明の基準回路から得
た基準電圧を別の入力端子に受ける比較器を備える電圧
検出回路においてとくに有用である。本発明の基準回路
は、基準電圧を安定な基準値と少なくとも同じ高さに常
にし、したがって、検出すべき電圧の正常なレベルより
低い電圧を適切な電圧として検出されないようにする。
これは、フラッシュメモリチップのための電源電圧を検
出するために電圧検出回路を用いる場合にとくに有用で
ある。
【００２４】
【発明の実施の形態】図２は、３種類の電源電圧レベル
を検出できる電圧検出回路を示す。この電圧検出回路は
第１の比較器８と、第２の比較器１０と、第３の比較器
１２とを含む。各比較器は、バンドギャップ比較器基準
回路１４から得る基準電圧ＶＢＧを受ける。各比較器
８、１０、１２はイネイブル論理１６からイネイブル信
号ＥＮも受ける。このイネイブル信号の発生と使用は、
本願出願人の本願と同日の特許出願「電圧基準回路およ
びこの電圧基準回路を用いた電圧検出回路」の発明を構
成する。簡単に述べれば、イネイブル信号ＥＮは、回路
の初期設定段階中に比較器８、１０、１２を動作不能に
するために発生される。第１の比較器８は、出力信号Ｌ
ＯＷ Ｖｃｃを供給するために構成される。その出力信
号は、電源電圧が適切なレベルより低く低下した時を示
す。これを達成するために、その比較器はそれの基準電
圧ＶＢＧを、通常はアースである低い方の電源レールＶ
ｓｓに接続されている抵抗列２０を介して電源電圧Ｖｃ
ｃから得られる電圧Ｖ１と比較する。抵抗列２０は３個
の抵抗２２、２４、２６を有し、抵抗２２と２４の間の
回路点２８から電圧Ｖ１が取出される。
を検出できる電圧検出回路を示す。この電圧検出回路は
第１の比較器８と、第２の比較器１０と、第３の比較器
１２とを含む。各比較器は、バンドギャップ比較器基準
回路１４から得る基準電圧ＶＢＧを受ける。各比較器
８、１０、１２はイネイブル論理１６からイネイブル信
号ＥＮも受ける。このイネイブル信号の発生と使用は、
本願出願人の本願と同日の特許出願「電圧基準回路およ
びこの電圧基準回路を用いた電圧検出回路」の発明を構
成する。簡単に述べれば、イネイブル信号ＥＮは、回路
の初期設定段階中に比較器８、１０、１２を動作不能に
するために発生される。第１の比較器８は、出力信号Ｌ
ＯＷ Ｖｃｃを供給するために構成される。その出力信
号は、電源電圧が適切なレベルより低く低下した時を示
す。これを達成するために、その比較器はそれの基準電
圧ＶＢＧを、通常はアースである低い方の電源レールＶ
ｓｓに接続されている抵抗列２０を介して電源電圧Ｖｃ
ｃから得られる電圧Ｖ１と比較する。抵抗列２０は３個
の抵抗２２、２４、２６を有し、抵抗２２と２４の間の
回路点２８から電圧Ｖ１が取出される。
【００２５】第２の比較器１０は、チップのための電源
の動作範囲（すなわち、３Ｖ±０．３Ｖまたは５Ｖ±
０．５Ｖ）を示す出力信Ｖｃｃ３Ｖを供給する。そのた
めに、第２の比較器１０は入力電圧Ｖ２を、抵抗列２４
の抵抗２４と２６の間の第２の回路点３０から受ける。
の動作範囲（すなわち、３Ｖ±０．３Ｖまたは５Ｖ±
０．５Ｖ）を示す出力信Ｖｃｃ３Ｖを供給する。そのた
めに、第２の比較器１０は入力電圧Ｖ２を、抵抗列２４
の抵抗２４と２６の間の第２の回路点３０から受ける。
【００２６】第３の比較器１２は、第２の電源Ｖｐｐの
障害を示す信号Ｌｏｗ Ｖｐｐを供給する。その電源
は、チップのいくつかの動作のために使用する電源であ
って、一般にＶｃｃより高く、典型的には１２Ｖであ
る。そのために、第３の比較器１２は、第２の電源電圧
ＶｐｐとＶｓｓの間に接続されている抵抗列３２から取
り出される入力信号Ｖ３を有する。
障害を示す信号Ｌｏｗ Ｖｐｐを供給する。その電源
は、チップのいくつかの動作のために使用する電源であ
って、一般にＶｃｃより高く、典型的には１２Ｖであ
る。そのために、第３の比較器１２は、第２の電源電圧
ＶｐｐとＶｓｓの間に接続されている抵抗列３２から取
り出される入力信号Ｖ３を有する。
【００２７】本発明は、図２に示す１つまたは複数の任
意の出力信号の発生に応用できること、したがって、３
つの比較器の全てが存在する場合に限定されるものでは
ないことが容易に分かるであろう。
意の出力信号の発生に応用できること、したがって、３
つの比較器の全てが存在する場合に限定されるものでは
ないことが容易に分かるであろう。
【００２８】第１の比較器には、図２に信号ＬＯＷＶ
ＳＵＰとして示されている最低電圧を少なくとも常に維
持する保証された電源３４から電力が供給される。第２
の比較器１０と第３の比較器１２は、電源電圧Ｖｃｃを
受ける。
ＳＵＰとして示されている最低電圧を少なくとも常に維
持する保証された電源３４から電力が供給される。第２
の比較器１０と第３の比較器１２は、電源電圧Ｖｃｃを
受ける。
【００２９】図３は、バンドギャップ基準回路１４の回
路図を示す。このバンドギャップ基準回路１４は演算増
幅器５２を含み、その演算増幅器は正入力端子５４と負
入力端子５６を有する。演算増幅器５２の出力信号Ｉｏ
ｕｔが抵抗列６０と６２の間の共通回路点５８に供給さ
れる。第１の抵抗列６０は、第１の抵抗６４と、第２の
抵抗６６と、ダイオード接続されたバイポーラ・トラン
ジスタＱ１とを含む。第２の抵抗列６２は、第１の抵抗
６８と、ダイオード接続されたバイポーラ・トランジス
タＱ２とを含む。演算増幅器５２の正入力端子５４は、
それの入力を、第１の抵抗列６０の第１の抵抗６４と第
２の抵抗６６の中間回路点７０から受ける。演算増幅器
５２の負入力端子５６は、それの入力を、第２の抵抗列
６２の第１の抵抗６８と、ダイオード接続されたバイポ
ーラ・トランジスタＱ２との中間回路点７２から受け
る。バイポーラ・トランジスタのコレクタは、通常はア
ースである下側電源レールＶｓｓに接続される。演算増
幅器は、電源電圧Ｖｃｃを受け、線５７に存在する電力
ダウン信号ＰＷＤによって電力ダウンできる。バンドギ
ャップ基準回路の動作は当業者には周知であって、この
明細書の初めに概略を述べた。帰還のために、帰還信号
Ｉｏｕｔは、温度および動作条件とは独立の安定な基準
レベルを得る。バイポーラ基準回路１４からの基準回路
点５９における基準電圧ＶＢＧ出力は、回路点５８にお
けるレベルから、抵抗ＲｏｕｔとコンデンサＣｏｕｔを
含むフィルタを介して得られる。
路図を示す。このバンドギャップ基準回路１４は演算増
幅器５２を含み、その演算増幅器は正入力端子５４と負
入力端子５６を有する。演算増幅器５２の出力信号Ｉｏ
ｕｔが抵抗列６０と６２の間の共通回路点５８に供給さ
れる。第１の抵抗列６０は、第１の抵抗６４と、第２の
抵抗６６と、ダイオード接続されたバイポーラ・トラン
ジスタＱ１とを含む。第２の抵抗列６２は、第１の抵抗
６８と、ダイオード接続されたバイポーラ・トランジス
タＱ２とを含む。演算増幅器５２の正入力端子５４は、
それの入力を、第１の抵抗列６０の第１の抵抗６４と第
２の抵抗６６の中間回路点７０から受ける。演算増幅器
５２の負入力端子５６は、それの入力を、第２の抵抗列
６２の第１の抵抗６８と、ダイオード接続されたバイポ
ーラ・トランジスタＱ２との中間回路点７２から受け
る。バイポーラ・トランジスタのコレクタは、通常はア
ースである下側電源レールＶｓｓに接続される。演算増
幅器は、電源電圧Ｖｃｃを受け、線５７に存在する電力
ダウン信号ＰＷＤによって電力ダウンできる。バンドギ
ャップ基準回路の動作は当業者には周知であって、この
明細書の初めに概略を述べた。帰還のために、帰還信号
Ｉｏｕｔは、温度および動作条件とは独立の安定な基準
レベルを得る。バイポーラ基準回路１４からの基準回路
点５９における基準電圧ＶＢＧ出力は、回路点５８にお
けるレベルから、抵抗ＲｏｕｔとコンデンサＣｏｕｔを
含むフィルタを介して得られる。
【００３０】演算増幅器５２は、起動信号ＳＴＡＲＴＵ
Ｐとバイアス基準信号ＢＩＡＳ ＲＥＦを発生する回路
を含む。線７４に存在する起動信号は、ロック発生器回
路７６に供給される。ロック発生器回路７６は、それの
電力を上側電源レールＶｃｃから受け、ロック信号を線
７８に発生する。そのロック信号は、第１のｐチャネル
ＭＯＳＦＥＴ８０のゲートと、第２のｐチャネルＭＯＳ
ＦＥＴ８２のゲートに供給される。ｐチャネルＭＯＳＦ
ＥＴ８０は、電源電圧Ｖｃｃと共通回路点５８の間に接
続され、ｐチャネルＭＯＳＦＥＴ８２は、電源電圧Ｖｃ
ｃと基準回路点５９の間に接続される。
Ｐとバイアス基準信号ＢＩＡＳ ＲＥＦを発生する回路
を含む。線７４に存在する起動信号は、ロック発生器回
路７６に供給される。ロック発生器回路７６は、それの
電力を上側電源レールＶｃｃから受け、ロック信号を線
７８に発生する。そのロック信号は、第１のｐチャネル
ＭＯＳＦＥＴ８０のゲートと、第２のｐチャネルＭＯＳ
ＦＥＴ８２のゲートに供給される。ｐチャネルＭＯＳＦ
ＥＴ８０は、電源電圧Ｖｃｃと共通回路点５８の間に接
続され、ｐチャネルＭＯＳＦＥＴ８２は、電源電圧Ｖｃ
ｃと基準回路点５９の間に接続される。
【００３１】線８４に存在する信号ＢＩＡＳ ＲＥＦ
は、イネイブル論理１６に供給される。
は、イネイブル論理１６に供給される。
【００３２】図４は、演算増幅器５２のトランジスタレ
ベル線図である。これは、既知の増幅器回路を備える。
その増幅器回路において、ステージ１回路が、ソースが
接続されたｐチャネル・トランジスタ８６、８８を備え
たロングテール対（ｌｏｎｇ−ｔａｉｌｅｄ ｐａｉ
ｒ）を含む。トランジスタ８８は、正入力端子５４とし
て作動し、トランジスタ８６は負入力端子５６として作
動する。ロングテール対のトランジスタ８６、８８のド
レインは、それぞれの電流ミラートランジスタ９０、９
２に接続される。トランジスタ８６、８８のソースは、
ｐチャネル・トランジスタ９４に共通に接続される。そ
のトランジスタ９４のソースは、上側電源レールＶｃｃ
に接続され、それのゲートは、増幅器回路の出力線９６
に接続される。増幅器回路は、ステージ２回路１０３を
含む。このステージ２回路は、本発明の構成部分ではな
いからここでは説明を省略する。出力線９６に存在する
信号Ｖｏｕｔは、ｐチャネル出力トランジスタ９８のゲ
ートに供給される。このトランジスタのソースは電源電
圧Ｖｃｃに接続され、それのドレインは帰還電流を供給
するために接続される。
ベル線図である。これは、既知の増幅器回路を備える。
その増幅器回路において、ステージ１回路が、ソースが
接続されたｐチャネル・トランジスタ８６、８８を備え
たロングテール対（ｌｏｎｇ−ｔａｉｌｅｄ ｐａｉ
ｒ）を含む。トランジスタ８８は、正入力端子５４とし
て作動し、トランジスタ８６は負入力端子５６として作
動する。ロングテール対のトランジスタ８６、８８のド
レインは、それぞれの電流ミラートランジスタ９０、９
２に接続される。トランジスタ８６、８８のソースは、
ｐチャネル・トランジスタ９４に共通に接続される。そ
のトランジスタ９４のソースは、上側電源レールＶｃｃ
に接続され、それのゲートは、増幅器回路の出力線９６
に接続される。増幅器回路は、ステージ２回路１０３を
含む。このステージ２回路は、本発明の構成部分ではな
いからここでは説明を省略する。出力線９６に存在する
信号Ｖｏｕｔは、ｐチャネル出力トランジスタ９８のゲ
ートに供給される。このトランジスタのソースは電源電
圧Ｖｃｃに接続され、それのドレインは帰還電流を供給
するために接続される。
【００３３】演算増幅器は起動回路も含む。その起動回
路は、バイアス基準発生器回路１０１と、レジスト・ト
ランジスタ１００と、バイアストランジスタ１０２と、
起動トランジスタ１０４とによって構成される。第１の
パワーダウン制御トランジスタ１０６と第２のパワーダ
ウン制御トランジスタ１０８が、線５７に存在するパワ
ーダウン信号ＰＷＤから線１５９に得た制御信号ＰＷＤ
に応答して、上側電レールＶｃｃと、出力線９６と、レ
ジストトランジスタ１００とにそれぞれ接続される。制
御トランジスタ１０６と１０８は、ゲートに信号ＰＷＤ
を受ける。
路は、バイアス基準発生器回路１０１と、レジスト・ト
ランジスタ１００と、バイアストランジスタ１０２と、
起動トランジスタ１０４とによって構成される。第１の
パワーダウン制御トランジスタ１０６と第２のパワーダ
ウン制御トランジスタ１０８が、線５７に存在するパワ
ーダウン信号ＰＷＤから線１５９に得た制御信号ＰＷＤ
に応答して、上側電レールＶｃｃと、出力線９６と、レ
ジストトランジスタ１００とにそれぞれ接続される。制
御トランジスタ１０６と１０８は、ゲートに信号ＰＷＤ
を受ける。
【００３４】バイアス基準発生器回路１０１は、信号Ｂ
ＩＡＳ ＲＥＦを線８４に生ずる。その信号ＢＩＡＳ
ＲＥＦは、レジスト・トランジスタ１００にゲート電圧
を供給する。信号ＢＩＡＳ ＲＥＦを電源電圧Ｖｃｃで
置き換えることができるが、回路は電源電圧の広い範囲
にわたってあまり良く動作しない。
ＩＡＳ ＲＥＦを線８４に生ずる。その信号ＢＩＡＳ
ＲＥＦは、レジスト・トランジスタ１００にゲート電圧
を供給する。信号ＢＩＡＳ ＲＥＦを電源電圧Ｖｃｃで
置き換えることができるが、回路は電源電圧の広い範囲
にわたってあまり良く動作しない。
【００３５】バイアストランジスタ１０２のソースは電
源電圧Ｖｃｃに接続され、それのゲートは増幅器回路の
出力線９６に接続される。そのトランジスタのドレイン
は、第２の制御トランジスタ１０８のドレインと共通
に、起動信号出力線７４に接続される。起動トランジス
タ１０４のゲートは、線７４に存在する基準信号を受け
るために接続され、それのソースは電源電圧Ｖｃｃに接
続され、それのドレインはステージ２回路１０３に接続
される。
源電圧Ｖｃｃに接続され、それのゲートは増幅器回路の
出力線９６に接続される。そのトランジスタのドレイン
は、第２の制御トランジスタ１０８のドレインと共通
に、起動信号出力線７４に接続される。起動トランジス
タ１０４のゲートは、線７４に存在する基準信号を受け
るために接続され、それのソースは電源電圧Ｖｃｃに接
続され、それのドレインはステージ２回路１０３に接続
される。
【００３６】正常な動作では、バイアストランジスタ１
０２は電流源として作動し、レジストトランジスタ１０
０が吸収できる電流より多くの電流を供給しようとする
ことによって、線７４に存在する起動信号を高いレベル
に維持する。しかし、起動中は増幅器回路９６の出力端
子に存在する信号Ｖｏｕｔは高いから、ｐチャネル・ト
ランジスタを流れる電流はほぼ零である。そうすると、
レジストトランジスタ１００は、線７４に存在する起動
信号を低く引き下げる。そのために信号Ｖｏｕｔは低く
され、それによって、バイアストランジスタを含めたｐ
チャネル・トランジスタに電流が流される。それは、帰
還電流Ｉｏｕｔも発生する。その帰還電流は、抵抗列６
０、６２を介して増幅器の正入力端子と負入力端子に供
給される。
０２は電流源として作動し、レジストトランジスタ１０
０が吸収できる電流より多くの電流を供給しようとする
ことによって、線７４に存在する起動信号を高いレベル
に維持する。しかし、起動中は増幅器回路９６の出力端
子に存在する信号Ｖｏｕｔは高いから、ｐチャネル・ト
ランジスタを流れる電流はほぼ零である。そうすると、
レジストトランジスタ１００は、線７４に存在する起動
信号を低く引き下げる。そのために信号Ｖｏｕｔは低く
され、それによって、バイアストランジスタを含めたｐ
チャネル・トランジスタに電流が流される。それは、帰
還電流Ｉｏｕｔも発生する。その帰還電流は、抵抗列６
０、６２を介して増幅器の正入力端子と負入力端子に供
給される。
【００３７】レジストトランジスタ１００の電流吸収動
作を行わなくするために十分にバイアストランジスタ１
０２がターンオンされるまで、起動信号７４は低いまま
である。回路が正しく起動すると、起動信号７４はそれ
の状態を高いレベルに変える。この回路の構成は、正し
い動作を確実に行わせるために基準電圧ＶＢＧがその時
までに十分に高くなるようなものである。
作を行わなくするために十分にバイアストランジスタ１
０２がターンオンされるまで、起動信号７４は低いまま
である。回路が正しく起動すると、起動信号７４はそれ
の状態を高いレベルに変える。この回路の構成は、正し
い動作を確実に行わせるために基準電圧ＶＢＧがその時
までに十分に高くなるようなものである。
【００３８】図５は、ロック発生器回路７６をトランジ
スタレベルで示す。そのロック発生器回路７６は、第１
のインバータ１１０と第２のインバータ１１２を有す
る。第１のインバータは、線７４に存在する起動信号を
受け、それの出力を第２のインバータに供給する。第２
のインバータは、それの出力としてロック信号を線７８
に供給する。それらのインバータは、電源電圧Ｖｃｃと
Ｖｓｓの間に接続される。図５に示す回路は、装置が起
動している時、すなわち、起動信号が低い時は、ロック
信号も常に低くなるように、起動信号からロック信号を
発生するように動作することが容易に分かるであろう。
図３を再び参照して、ロック信号が低くなると、ｐチャ
ネル・トランジスタ８０、８２が共通回路点５８と基準
回路点５９とにおける基準レベルをＶｃｃに固定するこ
とを示す。
スタレベルで示す。そのロック発生器回路７６は、第１
のインバータ１１０と第２のインバータ１１２を有す
る。第１のインバータは、線７４に存在する起動信号を
受け、それの出力を第２のインバータに供給する。第２
のインバータは、それの出力としてロック信号を線７８
に供給する。それらのインバータは、電源電圧Ｖｃｃと
Ｖｓｓの間に接続される。図５に示す回路は、装置が起
動している時、すなわち、起動信号が低い時は、ロック
信号も常に低くなるように、起動信号からロック信号を
発生するように動作することが容易に分かるであろう。
図３を再び参照して、ロック信号が低くなると、ｐチャ
ネル・トランジスタ８０、８２が共通回路点５８と基準
回路点５９とにおける基準レベルをＶｃｃに固定するこ
とを示す。
【００３９】図５において、線７４に存在する起動信号
は回路を作動させるほど十分に低くしなければならない
ことがないように、第１のインバータ１１０は高い引き
外し点を有する。こうすると、ロックトランジスタ８
０、８２がより迅速にターンオンされるので有利であ
る。
は回路を作動させるほど十分に低くしなければならない
ことがないように、第１のインバータ１１０は高い引き
外し点を有する。こうすると、ロックトランジスタ８
０、８２がより迅速にターンオンされるので有利であ
る。
【００４０】起動中に起動信号自体をｐチャネル・トラ
ンジスタ８０と８２に直接供給できて、共通回路点５８
と基準回路点５９を電源電圧Ｖｃｃに固定できることが
容易に分かるであろう。しかし、別々のロック発生器回
路を設けることによって、ロックトランジスタ８０、８
２を、起動信号自体を単に用いるよりも強く、かつ迅速
にターンオンできる。
ンジスタ８０と８２に直接供給できて、共通回路点５８
と基準回路点５９を電源電圧Ｖｃｃに固定できることが
容易に分かるであろう。しかし、別々のロック発生器回
路を設けることによって、ロックトランジスタ８０、８
２を、起動信号自体を単に用いるよりも強く、かつ迅速
にターンオンできる。
【００４１】共通回路点５８は、電力ダウン値から安定
な基準値まである速さで上昇するが、基準回路点５９に
おける電圧は、抵抗ＲｏｕｔとコンデンサＣｏｕｔとに
よって構成されているフィルタのＲＣ時定数の作用のた
めに、より低い速さで安定な基準値まで上昇する。した
がって、Ｐチャネル・トランジスタ８０と８２をこの回
路に示すが、本発明の最も重要な効果は、起動中にバン
ドギャップ基準回路の基準回路点５９を固定するＰチャ
ネル・トランジスタ８２によって達成される。Ｐチャネ
ル・トランジスタ８０を用いるかどうかは、随意である
ことに注目されたい。
な基準値まである速さで上昇するが、基準回路点５９に
おける電圧は、抵抗ＲｏｕｔとコンデンサＣｏｕｔとに
よって構成されているフィルタのＲＣ時定数の作用のた
めに、より低い速さで安定な基準値まで上昇する。した
がって、Ｐチャネル・トランジスタ８０と８２をこの回
路に示すが、本発明の最も重要な効果は、起動中にバン
ドギャップ基準回路の基準回路点５９を固定するＰチャ
ネル・トランジスタ８２によって達成される。Ｐチャネ
ル・トランジスタ８０を用いるかどうかは、随意である
ことに注目されたい。
【００４２】次に、種々の信号に対する電圧と時間のグ
ラフを示す図６を参照して、ロック信号およびロックト
ランジスタの効果を説明する。図６において、グラフ
（ａ）は電源電圧Ｖｃｃを示し、グラフ（ｂ）はロック
信号を示し、グラフ（ｃ）は起動電圧ＶＢＧを示し、グ
ラフ（ｄ）は、ロックトランジスタが存在しない時に基
準回路点において有力である電圧を示す。
ラフを示す図６を参照して、ロック信号およびロックト
ランジスタの効果を説明する。図６において、グラフ
（ａ）は電源電圧Ｖｃｃを示し、グラフ（ｂ）はロック
信号を示し、グラフ（ｃ）は起動電圧ＶＢＧを示し、グ
ラフ（ｄ）は、ロックトランジスタが存在しない時に基
準回路点において有力である電圧を示す。
【００４３】電圧Ｖｃｃは、初期化段階中に一定レベク
トルまで上昇する。そのレベルは、通常は５Ｖのちょう
ど上である。グラフ（ａ）は、Ｖｃｃへの急上昇を示
す。電源電圧Ｖｃｃがそれの一定レベルに達し、その後
で高くなるまで、ロック信号（グラフ（ｂ））は低く保
たれる。ロック信号が低い間は、ロックトランジスタ８
０、８２はターンオンされるから、基準電圧ＶＢＧは電
源電圧に追従する。ロック信号が高くなると（約１μｓ
で）、Ｐチャネル・ロックトランジスタはターンオフさ
れて、基準電圧ＶＢＧが約１．２５Ｖのそれの安定な値
に落ち着くようにする。
トルまで上昇する。そのレベルは、通常は５Ｖのちょう
ど上である。グラフ（ａ）は、Ｖｃｃへの急上昇を示
す。電源電圧Ｖｃｃがそれの一定レベルに達し、その後
で高くなるまで、ロック信号（グラフ（ｂ））は低く保
たれる。ロック信号が低い間は、ロックトランジスタ８
０、８２はターンオンされるから、基準電圧ＶＢＧは電
源電圧に追従する。ロック信号が高くなると（約１μｓ
で）、Ｐチャネル・ロックトランジスタはターンオフさ
れて、基準電圧ＶＢＧが約１．２５Ｖのそれの安定な値
に落ち着くようにする。
【００４４】グラフ（ｄ）は、ロックトランジスタが存
在しない時に、基準電圧がどのようにして挙動するかを
示す。電源電圧Ｖｃｃが上昇している間に、基準電圧が
低い値から安定な基準レベルまで上昇できるようにす
る、あるかなり異常な予測できない挙動が行われる。前
記したようにこれは望ましくない。
在しない時に、基準電圧がどのようにして挙動するかを
示す。電源電圧Ｖｃｃが上昇している間に、基準電圧が
低い値から安定な基準レベルまで上昇できるようにす
る、あるかなり異常な予測できない挙動が行われる。前
記したようにこれは望ましくない。
【００４５】図６に示すような種類の波形は、電源レー
ルの間に電源電圧が加えられた結果または電力ダウン信
号が変化するのに、電源電圧Ｖｃｃが一定なままである
結果である。
ルの間に電源電圧が加えられた結果または電力ダウン信
号が変化するのに、電源電圧Ｖｃｃが一定なままである
結果である。
【図１】従来技術の電圧検出回路の回路図。
【図２】本発明の一実施例の検出回路のブロック図。
【図３】ロック発生回路を有するバンドギャップ基準回
路の回路図。
路の回路図。
【図４】起動信号発生回路を有するバンドギャップ基準
回路のトランジスタレベル図。
回路のトランジスタレベル図。
【図５】ロック発生器回路のトランジスタレベル図。
【図６】電圧と時間の関係を示すグラフ。
８，１０，１２ 比較器 １４ バンドギャップ基準回路 １６ イネイブル論理 ２０，６０，６２ 抵抗列 ３４ 保証された電源 ５２ 演算増幅器 ７６ ロック発生器回路 １０１ バイアス基準発生器
Claims (11)
- 【請求項１】起動中に電力ダウン値から安定な基準値ま
で変化する、基準電圧を基準回路点に発生するように構
成された基準回路であって、 基準回路の起動中に第１の論理レベルに維持され、その
後で基準値が安定した時に第２の論理レベルを得るロッ
ク信号を発生するためのロック信号発生回路と、 前記ロック信号を受けるように接続された制御可能な回
路点と、起動電圧レベルと前記基準回路点の間に接続さ
れた制御可能な経路とを有するロックトランジスタと、
を含み、前記起動電圧レベルは前記安定な基準値の高さ
と少なくとも同じ高さであり、それによって、回路の起
動中は基準電圧は前記起動電圧レベルに保持される、基
準電圧を基準回路点に発生するように構成された電圧基
準回路。 - 【請求項２】請求項１記載の電圧基準回路において、 前記ロックトランジスタはｐチャネル・トランジスタで
あって、それのゲートがロック信号を受けるために接続
され、それのソースが起動電圧レベルに接続され、それ
のドレインが基準回路点に接続される電圧基準回路。 - 【請求項３】請求項１または２記載の電圧基準回路にお
いて、 前記ロック信号発生回路は起動中に起動信号を前記第１
の論理レベルで発生するための起動回路と、第１のイン
バータと第２のインバータを備えるロック発生器とを含
み、第１のインバータは前記起動信号を受けるために接
続され、前記第２のインバータは前記ロック信号を発生
するように構成される電圧基準回路。 - 【請求項４】請求項３記載の電圧基準回路において、 前記第１の論理レベルは低く、起動信号がロック発生器
を起動させるために十分に低くなる必要がないように、
第１のインバータは高い引き外し点を有するためにスキ
ューされる電圧基準回路。 - 【請求項５】請求項１ないし請求項４のいずれかに記載
の電圧基準回路において、 前記基準回路点に帰還基準レベルから得た前記基準電圧
を発生するために構成されたバンドギャップ基準回路で
ある電圧基準回路。 - 【請求項６】先行する請求項のいずれかに記載の電圧基
準回路と、 検出すべき電圧から得た入力電圧を１つの入力端子に受
け、前記基準電圧を別の入力端子に受けて、前記入力電
圧を前記基準電圧と比較するために動作できる比較器
と、を備える電圧検出回路。 - 【請求項７】請求項６記載の電圧検出回路において、 前記比較器はそれの入力電圧を電源電圧から得、前記比
較器は、電源電圧が適切なレベルより低く低下した時に
出力信号を供給するように構成される電圧検出回路。 - 【請求項８】請求項６または７記載の電圧検出回路にお
いて、 前記基準電圧を、最初に述べた前記入力電圧とは異なる
第２の入力電圧と比較するために動作できる第２の比較
器を備える電圧検出回路。 - 【請求項９】請求項８記載の電圧検出回路において、 前記第２の入力電圧は電源電圧から得られ、前記第２の
入力電圧は、前記電源電圧が低下する電圧の範囲を示す
出力信号を発生するように構成される電圧検出回路。 - 【請求項１０】請求項６ないし請求項９のいずれかに記
載の電圧検出回路において、 前記基準電圧を別の入力電圧と比較して、前記別の入力
電圧が適切なレベルより低く低下した時に検出信号を発
生するために動作できる別の比較器を備える電圧検出回
路。 - 【請求項１１】請求項１０記載の電圧検出回路におい
て、 前記別の入力電圧は第２の電源電圧から得られる電圧検
出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9423033A GB9423033D0 (en) | 1994-11-15 | 1994-11-15 | A voltage reference circuit |
| GB9423033.1 | 1994-11-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0926440A true JPH0926440A (ja) | 1997-01-28 |
| JP2799308B2 JP2799308B2 (ja) | 1998-09-17 |
Family
ID=10764427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29651895A Expired - Fee Related JP2799308B2 (ja) | 1994-11-15 | 1995-11-15 | 電圧基準回路およびこの電圧基準回路を用いた電圧検出回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5610506A (ja) |
| EP (1) | EP0713166B1 (ja) |
| JP (1) | JP2799308B2 (ja) |
| DE (1) | DE69512001T2 (ja) |
| GB (1) | GB9423033D0 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101871963A (zh) * | 2010-05-28 | 2010-10-27 | 上海宏力半导体制造有限公司 | 电源电压检测电路 |
| JP4784841B2 (ja) * | 2004-07-07 | 2011-10-05 | マイクロン テクノロジー， インク． | 電源電圧検出回路およびその利用方法 |
| WO2023139678A1 (ja) * | 2022-01-19 | 2023-07-27 | 株式会社ソシオネクスト | 基準電圧発生回路及び半導体集積回路 |
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| EP0713166A1 (en) | 1996-05-22 |
| JP2799308B2 (ja) | 1998-09-17 |
| EP0713166B1 (en) | 1999-09-08 |
| DE69512001T2 (de) | 2000-04-20 |
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