JPH07194099A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH07194099A JPH07194099A JP6293511A JP29351194A JPH07194099A JP H07194099 A JPH07194099 A JP H07194099A JP 6293511 A JP6293511 A JP 6293511A JP 29351194 A JP29351194 A JP 29351194A JP H07194099 A JPH07194099 A JP H07194099A
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
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- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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Abstract
(57)【要約】
【目的】 外部から入力される電源電圧の変化に加えて
工程条件や動作環境の変動による影響にも十分に対応可
能で、一定レベルの基準電圧を安定的に供給できるよう
な基準電圧発生回路を提供する 【構成】 電源電圧ＶＣＣを高電圧発生回路４５で昇圧
してクランプ回路５０のダイオードにブレークダウンを
起こさせ、それにより一定レベルにクランプされた昇圧
電圧Ｖｐｕｍｐを発生する。そして、これを分圧回路６
０で分圧して基準電圧Ｖｒｅｆを出力する。ブレークダ
ウン電圧は工程条件や温度変化等の動作環境に影響を受
け難く非常に安定した一定のレベルを維持できる。した
がって、基準電圧は工程条件や温度変化に影響されるこ
となく安定する。
工程条件や動作環境の変動による影響にも十分に対応可
能で、一定レベルの基準電圧を安定的に供給できるよう
な基準電圧発生回路を提供する 【構成】 電源電圧ＶＣＣを高電圧発生回路４５で昇圧
してクランプ回路５０のダイオードにブレークダウンを
起こさせ、それにより一定レベルにクランプされた昇圧
電圧Ｖｐｕｍｐを発生する。そして、これを分圧回路６
０で分圧して基準電圧Ｖｒｅｆを出力する。ブレークダ
ウン電圧は工程条件や温度変化等の動作環境に影響を受
け難く非常に安定した一定のレベルを維持できる。した
がって、基準電圧は工程条件や温度変化に影響されるこ
となく安定する。
Description
【０００１】
【産業上の利用分野】本発明は、他の回路の動作用電圧
として一定レベルの電圧を発生する電圧発生回路に関す
るもので、特に、半導体メモリ等の半導体集積回路で使
用される基準電圧発生回路に関する。
として一定レベルの電圧を発生する電圧発生回路に関す
るもので、特に、半導体メモリ等の半導体集積回路で使
用される基準電圧発生回路に関する。
【０００２】
【従来の技術】半導体集積回路において、内部動作電圧
を安定させることは集積素子の動作安定性及び信頼性を
高めるために重要である。特に、外部から供給される外
部電源電圧が変動してもその影響が内部回路に及ぶこと
を防ぎ、半導体集積回路を安定的に動作させるために
は、一定の電圧レベルの基準電圧を発生する基準電圧発
生回路が必ず必要である。この基準電圧発生回路は、特
に低電源電圧供給回路を採用した半導体集積回路におい
て必須とされる。
を安定させることは集積素子の動作安定性及び信頼性を
高めるために重要である。特に、外部から供給される外
部電源電圧が変動してもその影響が内部回路に及ぶこと
を防ぎ、半導体集積回路を安定的に動作させるために
は、一定の電圧レベルの基準電圧を発生する基準電圧発
生回路が必ず必要である。この基準電圧発生回路は、特
に低電源電圧供給回路を採用した半導体集積回路におい
て必須とされる。
【０００３】このような基準電圧発生回路の性能で重要
なのは、出力される基準電圧が外部電源電圧の変化に影
響を受け難いというだけではなく、製造工程における工
程条件や使用中における温度変化等の環境により発生し
得る偏差（deviation ）に強いということである。
なのは、出力される基準電圧が外部電源電圧の変化に影
響を受け難いというだけではなく、製造工程における工
程条件や使用中における温度変化等の環境により発生し
得る偏差（deviation ）に強いということである。
【０００４】図４に、従来の技術による基準電圧発生回
路を示す。この基準電圧発生回路は、外部から電源電圧
の供給を受ける電源電圧ＶＣＣ端とノードＮ１との間に
形成された抵抗５と、ノードＮ１と接地電圧ＶＳＳ端と
の間に形成されたＮＭＯＳトランジスタ１０と、で構成
される。ＮＭＯＳトランジスタ１０のゲート端子はドレ
イン端子と共にノードＮ１に接続され、出力する基準電
圧Ｖｒｅｆによりゲート制御されるように構成してあ
る。
路を示す。この基準電圧発生回路は、外部から電源電圧
の供給を受ける電源電圧ＶＣＣ端とノードＮ１との間に
形成された抵抗５と、ノードＮ１と接地電圧ＶＳＳ端と
の間に形成されたＮＭＯＳトランジスタ１０と、で構成
される。ＮＭＯＳトランジスタ１０のゲート端子はドレ
イン端子と共にノードＮ１に接続され、出力する基準電
圧Ｖｒｅｆによりゲート制御されるように構成してあ
る。
【０００５】図５に、図４の回路における電圧−電流特
性を表したグラフを示し、この回路の動作について説明
する。
性を表したグラフを示し、この回路の動作について説明
する。
【０００６】抵抗５を流れる電流をＩ１、ＮＭＯＳトラ
ンジスタ１０を流れる電流をＩ２とすると、これら電流
は図中の実線で示すように現われるのが理想である。こ
のときの基準電圧Ｖｒｅｆのレベルは電圧Ｖ１となる。
この場合、電源電圧ＶＣＣが高くなると電流Ｉ１が増加
し、ノードＮ１に設定される電圧も上昇する。すると、
ノードＮ１にゲート端子の接続されたＮＭＯＳトランジ
スタ１０のチャネルを介して流れる電流Ｉ２が増加し、
基準電圧Ｖｒｅｆの上昇が防止される。逆に、電源電圧
ＶＣＣが低くなると電流Ｉ１が減少し、ノードＮ１に設
定される電圧も降下する。すると、今度はＮＭＯＳトラ
ンジスタ１０をのチャネルを介して流れる電流Ｉ２が減
少し、基準電圧Ｖｒｅｆの降下が防止される。
ンジスタ１０を流れる電流をＩ２とすると、これら電流
は図中の実線で示すように現われるのが理想である。こ
のときの基準電圧Ｖｒｅｆのレベルは電圧Ｖ１となる。
この場合、電源電圧ＶＣＣが高くなると電流Ｉ１が増加
し、ノードＮ１に設定される電圧も上昇する。すると、
ノードＮ１にゲート端子の接続されたＮＭＯＳトランジ
スタ１０のチャネルを介して流れる電流Ｉ２が増加し、
基準電圧Ｖｒｅｆの上昇が防止される。逆に、電源電圧
ＶＣＣが低くなると電流Ｉ１が減少し、ノードＮ１に設
定される電圧も降下する。すると、今度はＮＭＯＳトラ
ンジスタ１０をのチャネルを介して流れる電流Ｉ２が減
少し、基準電圧Ｖｒｅｆの降下が防止される。
【０００７】しかしながら、この構成の基準電圧発生回
路では、工程条件や温度等の動作環境の影響により抵抗
５、あるいはトランジスタ１０の特性が変化すると、電
流Ｉ１が、点線で示す電流Ｉ１′、Ｉ１″、Ｉ２′、Ｉ
２″へ簡単に変動してしまう。その結果、出力される基
準電圧Ｖｒｅｆが電圧Ｖ１′、Ｖ２″に変化することに
なる。すなわち、抵抗５、トランジスタ１０が工程条件
や温度変化に比較的敏感に反応してしまうため、発生す
る基準電圧Ｖｒｅｆの電圧レベルを一定に維持し難い。
路では、工程条件や温度等の動作環境の影響により抵抗
５、あるいはトランジスタ１０の特性が変化すると、電
流Ｉ１が、点線で示す電流Ｉ１′、Ｉ１″、Ｉ２′、Ｉ
２″へ簡単に変動してしまう。その結果、出力される基
準電圧Ｖｒｅｆが電圧Ｖ１′、Ｖ２″に変化することに
なる。すなわち、抵抗５、トランジスタ１０が工程条件
や温度変化に比較的敏感に反応してしまうため、発生す
る基準電圧Ｖｒｅｆの電圧レベルを一定に維持し難い。
【０００８】図６に、従来における基準電圧発生回路の
他の例を示す。この基準電圧発生回路は、電源電圧ＶＣ
ＣとノードＮ２との間に形成されたデプレッション形Ｎ
ＭＯＳトランジスタ１５と、ノードＮ２と接地電圧ＶＳ
Ｓとの間に形成されたデプレッション形ＮＭＯＳトラン
ジスタ２０と、から構成される。デプレッション形ＮＭ
ＯＳトランジスタ１５、２０の各ゲート端子には接地電
圧ＶＳＳが印加されている。
他の例を示す。この基準電圧発生回路は、電源電圧ＶＣ
ＣとノードＮ２との間に形成されたデプレッション形Ｎ
ＭＯＳトランジスタ１５と、ノードＮ２と接地電圧ＶＳ
Ｓとの間に形成されたデプレッション形ＮＭＯＳトラン
ジスタ２０と、から構成される。デプレッション形ＮＭ
ＯＳトランジスタ１５、２０の各ゲート端子には接地電
圧ＶＳＳが印加されている。
【０００９】この基準電圧発生回路における電圧−電流
特性を図７に示す。理想的な状態では、トランジスタ１
５、２０を通じて流れる電流Ｉ３、Ｉ４は、図７の実線
のように現われ、この場合、出力される基準電圧Ｖｒｅ
ｆは電圧Ｖ２となる。しかしながら、この例においても
工程条件や温度等の動作環境の影響で、電流Ｉ３が、点
線で示す電流Ｉ３′、Ｉ３″、Ｉ４′、Ｉ４″へ簡単に
変動してしまう。つまり、先の例と同様、基準電圧Ｖｒ
ｅｆを一定に維持し難い。
特性を図７に示す。理想的な状態では、トランジスタ１
５、２０を通じて流れる電流Ｉ３、Ｉ４は、図７の実線
のように現われ、この場合、出力される基準電圧Ｖｒｅ
ｆは電圧Ｖ２となる。しかしながら、この例においても
工程条件や温度等の動作環境の影響で、電流Ｉ３が、点
線で示す電流Ｉ３′、Ｉ３″、Ｉ４′、Ｉ４″へ簡単に
変動してしまう。つまり、先の例と同様、基準電圧Ｖｒ
ｅｆを一定に維持し難い。
【００１０】図８に、従来における基準電圧発生回路の
また別の例を示す。この基準電圧発生回路は、電源電圧
ＶＣＣと基準電圧Ｖｒｅｆを発生するノードＮ３との間
に形成された抵抗２５と、ノードＮ３とノードＮ４との
間に形成された抵抗３０と、ノードＮ４と接地電圧ＶＳ
Ｓ端との間に直列接続されたＮＭＯＳトランジスタ３
５、４０と、ゲート端子がノードＮ４に、ソース端子が
ノードＮ３に、そしてドレイン端子がＮＭＯＳトランジ
スタ４０のソース端子にそれぞれ接続されたＰＭＯＳト
ランジスタ４５と、を備えている。ＮＭＯＳトランジス
タ３５のゲート端子はノードＮ３に接続され、ＮＭＯＳ
トランジスタ４０のゲート端子には電源電圧ＶＣＣが印
加される。
また別の例を示す。この基準電圧発生回路は、電源電圧
ＶＣＣと基準電圧Ｖｒｅｆを発生するノードＮ３との間
に形成された抵抗２５と、ノードＮ３とノードＮ４との
間に形成された抵抗３０と、ノードＮ４と接地電圧ＶＳ
Ｓ端との間に直列接続されたＮＭＯＳトランジスタ３
５、４０と、ゲート端子がノードＮ４に、ソース端子が
ノードＮ３に、そしてドレイン端子がＮＭＯＳトランジ
スタ４０のソース端子にそれぞれ接続されたＰＭＯＳト
ランジスタ４５と、を備えている。ＮＭＯＳトランジス
タ３５のゲート端子はノードＮ３に接続され、ＮＭＯＳ
トランジスタ４０のゲート端子には電源電圧ＶＣＣが印
加される。
【００１１】この基準電圧発生回路における基準電圧Ｖ
ｒｅｆと電源電圧ＶＣＣとの関係を図９のグラフに示
す。理想の状態では、電源電圧ＶＣＣが印加されると、
実線で示す所定のレベルに基準電圧Ｖｒｅｆはクランプ
（clamp ）される。すなわち、電源電圧ＶＣＣが高くな
る場合、ノードＮ３の電圧が高くなり、ＮＭＯＳトラン
ジスタ３５を流れる電流が増加する。これによりノード
Ｎ４の電圧が低くなってＰＭＯＳトランジスタ４５を流
れる電流が増加する。したがって、ノードＮ３の電圧が
降下して基準電圧Ｖｒｅｆは一定に維持される。一方、
電源電圧ＶＣＣが低くなる場合、ノードＮ３の電圧が低
くなり、ＮＭＯＳトランジスタ３５、４０を通じて接地
電圧ＶＳＳへ流れる電流が減少する。これによりノード
Ｎ４の電圧が高くなってＰＭＯＳトランジスタ４５を流
れる電流が減少し、ノードＮ３の電圧が高められ、した
がって基準電圧Ｖｒｅｆは一定に保たれる。
ｒｅｆと電源電圧ＶＣＣとの関係を図９のグラフに示
す。理想の状態では、電源電圧ＶＣＣが印加されると、
実線で示す所定のレベルに基準電圧Ｖｒｅｆはクランプ
（clamp ）される。すなわち、電源電圧ＶＣＣが高くな
る場合、ノードＮ３の電圧が高くなり、ＮＭＯＳトラン
ジスタ３５を流れる電流が増加する。これによりノード
Ｎ４の電圧が低くなってＰＭＯＳトランジスタ４５を流
れる電流が増加する。したがって、ノードＮ３の電圧が
降下して基準電圧Ｖｒｅｆは一定に維持される。一方、
電源電圧ＶＣＣが低くなる場合、ノードＮ３の電圧が低
くなり、ＮＭＯＳトランジスタ３５、４０を通じて接地
電圧ＶＳＳへ流れる電流が減少する。これによりノード
Ｎ４の電圧が高くなってＰＭＯＳトランジスタ４５を流
れる電流が減少し、ノードＮ３の電圧が高められ、した
がって基準電圧Ｖｒｅｆは一定に保たれる。
【００１２】このように、理想的には、電源電圧ＶＣＣ
が線形的に上昇するときに基準電圧Ｖｒｅｆは実線で示
すような一定の値を維持するのが望ましいが、工程条件
や温度等の動作環境により基準電圧Ｖｒｅｆが点線で示
す基準電圧Ｖｒｅｆ′、Ｖｒｅｆ″へ簡単に変動してし
まう。このような偏差は、主に各トランジスタのしきい
電圧や抵抗素子の特性変化に因るものである。
が線形的に上昇するときに基準電圧Ｖｒｅｆは実線で示
すような一定の値を維持するのが望ましいが、工程条件
や温度等の動作環境により基準電圧Ｖｒｅｆが点線で示
す基準電圧Ｖｒｅｆ′、Ｖｒｅｆ″へ簡単に変動してし
まう。このような偏差は、主に各トランジスタのしきい
電圧や抵抗素子の特性変化に因るものである。
【００１３】以上のように従来の技術による基準電圧発
生回路は、電源電圧の変化にはある程度対応可能である
ものの、工程条件や温度等の動作環境の変動に敏感で簡
単に基準電圧のレベルが変化してしまうため、正確な基
準電圧を発生する目的を十分に満足するには至っていな
い。すなわち、組み込まれる半導体集積回路の動作安定
性及び信頼性を高める上で未だ不十分な点があり、改善
が望まれている。
生回路は、電源電圧の変化にはある程度対応可能である
ものの、工程条件や温度等の動作環境の変動に敏感で簡
単に基準電圧のレベルが変化してしまうため、正確な基
準電圧を発生する目的を十分に満足するには至っていな
い。すなわち、組み込まれる半導体集積回路の動作安定
性及び信頼性を高める上で未だ不十分な点があり、改善
が望まれている。
【００１４】
【発明が解決しようとする課題】このような従来技術に
着目し、本発明では、外部から入力される電源電圧の変
化に加えて工程条件や動作環境の変動による影響にも十
分に対応可能で、一定レベルの基準電圧を安定的に供給
できるような基準電圧発生回路を提供することを目的と
する。
着目し、本発明では、外部から入力される電源電圧の変
化に加えて工程条件や動作環境の変動による影響にも十
分に対応可能で、一定レベルの基準電圧を安定的に供給
できるような基準電圧発生回路を提供することを目的と
する。
【００１５】
【課題を解決するための手段】このような目的を達成す
るために本発明は、電源電圧を基にして一定の基準電圧
を供給する基準電圧発生回路について、電源電圧を昇圧
して昇圧電圧を発生する高電圧発生回路と、発生される
昇圧電圧を一定の電圧にクランプするクランプ回路と、
クランプされた昇圧電圧を受けて分圧して基準電圧を出
力する分圧回路と、を備えた構成とすることを特徴とす
る。そして特に、クランプ回路をダイオードで構成し、
電源電圧を昇圧してダイオードにブレークダウンを起こ
させることで一定レベルにクランプし、これを分圧して
基準電圧を発生することを特徴とする。
るために本発明は、電源電圧を基にして一定の基準電圧
を供給する基準電圧発生回路について、電源電圧を昇圧
して昇圧電圧を発生する高電圧発生回路と、発生される
昇圧電圧を一定の電圧にクランプするクランプ回路と、
クランプされた昇圧電圧を受けて分圧して基準電圧を出
力する分圧回路と、を備えた構成とすることを特徴とす
る。そして特に、クランプ回路をダイオードで構成し、
電源電圧を昇圧してダイオードにブレークダウンを起こ
させることで一定レベルにクランプし、これを分圧して
基準電圧を発生することを特徴とする。
【００１６】このような基準電圧発生回路で、高電圧発
生回路を、ポンピングクロックに応答して昇圧を行うポ
ンピングキャパシタを用いたチャージポンプ回路を複数
接続して構成する場合には、そのポンピングで発生し得
るリプルを防止するためのリプル防止用回路を更に設け
るとよい。このリプル防止用回路は、昇圧電圧のリプル
を防止するキャパシタンスを有したキャパシタを用いて
構成するのが簡単でよい。
生回路を、ポンピングクロックに応答して昇圧を行うポ
ンピングキャパシタを用いたチャージポンプ回路を複数
接続して構成する場合には、そのポンピングで発生し得
るリプルを防止するためのリプル防止用回路を更に設け
るとよい。このリプル防止用回路は、昇圧電圧のリプル
を防止するキャパシタンスを有したキャパシタを用いて
構成するのが簡単でよい。
【００１７】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００１８】図１は、本発明による基準電圧発生回路の
概略を示したブロック構成図である。この例の基準電圧
発生回路は、外部から入力される電源電圧ＶＣＣを昇圧
して昇圧電圧Ｖｐｕｍｐを発生する高電圧発生回路４５
と、昇圧電圧Ｖｐｕｍｐが一定の電圧を越えないように
クランプするためのクランプ回路５０と、クランプ回路
５０を通じてクランプされる昇圧電圧Ｖｐｕｍｐのリプ
ル（ripple）を防止するためのリプル防止用回路５５
と、リプル防止用回路５５を通じて出力される昇圧電圧
Ｖｐｕｍｐを電源電圧ＶＣＣ以下に減圧するための分圧
回路６０と、から構成される。
概略を示したブロック構成図である。この例の基準電圧
発生回路は、外部から入力される電源電圧ＶＣＣを昇圧
して昇圧電圧Ｖｐｕｍｐを発生する高電圧発生回路４５
と、昇圧電圧Ｖｐｕｍｐが一定の電圧を越えないように
クランプするためのクランプ回路５０と、クランプ回路
５０を通じてクランプされる昇圧電圧Ｖｐｕｍｐのリプ
ル（ripple）を防止するためのリプル防止用回路５５
と、リプル防止用回路５５を通じて出力される昇圧電圧
Ｖｐｕｍｐを電源電圧ＶＣＣ以下に減圧するための分圧
回路６０と、から構成される。
【００１９】高電圧発生回路４５は、発振器等で発生し
たポンピングクロック（pumping clock）により動作す
る一連のチャージポンプ（charge pump）回路を使用し
て電源電圧ＶＣＣを昇圧する構成とされている。チャー
ジポンプ回路には、ポンピングキャパシタが用いられ
る。クランプ回路５０は、ダイオードの逆方向ブレーク
ダウン（break-down）電圧の特性を用いて昇圧電圧Ｖｐ
ｕｍｐをクランプする構成とされる。リプル防止用回路
５５は、クランプされた昇圧電圧Ｖｐｕｍｐのリプルを
防止し得るだけのキャパシタンスを有するキャパシタで
構成される。分圧回路６０は、設計に応じて１Ｖ〜３Ｖ
程度の基準電圧Ｖｒｅｆを最終的に発生するもので、ポ
リシリコンで形成した抵抗、あるいは、不純物拡散によ
る拡散抵抗を用いて直列接続した構成とされている。
たポンピングクロック（pumping clock）により動作す
る一連のチャージポンプ（charge pump）回路を使用し
て電源電圧ＶＣＣを昇圧する構成とされている。チャー
ジポンプ回路には、ポンピングキャパシタが用いられ
る。クランプ回路５０は、ダイオードの逆方向ブレーク
ダウン（break-down）電圧の特性を用いて昇圧電圧Ｖｐ
ｕｍｐをクランプする構成とされる。リプル防止用回路
５５は、クランプされた昇圧電圧Ｖｐｕｍｐのリプルを
防止し得るだけのキャパシタンスを有するキャパシタで
構成される。分圧回路６０は、設計に応じて１Ｖ〜３Ｖ
程度の基準電圧Ｖｒｅｆを最終的に発生するもので、ポ
リシリコンで形成した抵抗、あるいは、不純物拡散によ
る拡散抵抗を用いて直列接続した構成とされている。
【００２０】図２に、このような基準電圧発生回路につ
いての具体的な回路例を示す。
いての具体的な回路例を示す。
【００２１】高電圧発生回路４５は、電源電圧ＶＣＣを
ゲート端子及びドレイン端子に受けるＮＭＯＳトランジ
スタ６５と、このＮＭＯＳトランジスタ６５から直列接
続された同様の構成をもつＮ個のチャージポンプ回路１
３０〜１４５と、を備えてなっている。
ゲート端子及びドレイン端子に受けるＮＭＯＳトランジ
スタ６５と、このＮＭＯＳトランジスタ６５から直列接
続された同様の構成をもつＮ個のチャージポンプ回路１
３０〜１４５と、を備えてなっている。
【００２２】具体的には、第１チャージポンプ回路１３
０は、ＮＭＯＳトランジスタ６５のソース端子にチャネ
ルの一端が接続され、ゲート端子がポンピングキャパシ
タ７０に接続された第１ＮＭＯＳトランジスタ１００
と、チャネルの一端が第１ＮＭＯＳトランジスタ１００
のチャネルの他端に接続され、ゲート端子がポンピング
キャパシタ７５に接続された第２ＮＭＯＳトランジスタ
１０５と、からなる。さらに、第２チャージポンプ回路
１４０は、チャネルの一端が第１チャージポンプ回路１
３０の第２ＮＭＯＳトランジスタ１０５のチャネルの他
端に接続され、ゲート端子がポンピングキャパシタ８０
に接続された第１ＮＭＯＳトランジスタ１１０と、チャ
ネルの一端が第１ＮＭＯＳトランジスタ１１０のチャネ
ルの他端と接続され、ゲート端子がポンピングキャパシ
タ８５に接続された第２ＮＭＯＳトランジスタ１１５
と、からなる。そして、第Ｎチャージポンプ回路１４５
は、チャネルの一端が第Ｎ−１チャージポンプ回路（図
示略）の第２ＮＭＯＳトランジスタに接続され、ゲート
端子がポンピングキャパシタ９０に接続された第１ＮＭ
ＯＳトランジスタ１２０と、チャネルの一端が第１ＮＭ
ＯＳトランジスタ１２０のチャネルの他端に接続され、
ゲート端子がポンピングキャパシタ９５に接続された第
２ＮＭＯＳトランジスタ１２５と、からなる。これらチ
ャージポンプ回路１３０〜１４５の各第１、第２ＮＭＯ
Ｓトランジスタ１００〜１２５については、ゲート端子
とチャネルの一端とをつなげてある。
０は、ＮＭＯＳトランジスタ６５のソース端子にチャネ
ルの一端が接続され、ゲート端子がポンピングキャパシ
タ７０に接続された第１ＮＭＯＳトランジスタ１００
と、チャネルの一端が第１ＮＭＯＳトランジスタ１００
のチャネルの他端に接続され、ゲート端子がポンピング
キャパシタ７５に接続された第２ＮＭＯＳトランジスタ
１０５と、からなる。さらに、第２チャージポンプ回路
１４０は、チャネルの一端が第１チャージポンプ回路１
３０の第２ＮＭＯＳトランジスタ１０５のチャネルの他
端に接続され、ゲート端子がポンピングキャパシタ８０
に接続された第１ＮＭＯＳトランジスタ１１０と、チャ
ネルの一端が第１ＮＭＯＳトランジスタ１１０のチャネ
ルの他端と接続され、ゲート端子がポンピングキャパシ
タ８５に接続された第２ＮＭＯＳトランジスタ１１５
と、からなる。そして、第Ｎチャージポンプ回路１４５
は、チャネルの一端が第Ｎ−１チャージポンプ回路（図
示略）の第２ＮＭＯＳトランジスタに接続され、ゲート
端子がポンピングキャパシタ９０に接続された第１ＮＭ
ＯＳトランジスタ１２０と、チャネルの一端が第１ＮＭ
ＯＳトランジスタ１２０のチャネルの他端に接続され、
ゲート端子がポンピングキャパシタ９５に接続された第
２ＮＭＯＳトランジスタ１２５と、からなる。これらチ
ャージポンプ回路１３０〜１４５の各第１、第２ＮＭＯ
Ｓトランジスタ１００〜１２５については、ゲート端子
とチャネルの一端とをつなげてある。
【００２３】また、これらチャージポンプ回路１３０〜
１４５の各ポンピングキャパシタ７０〜９５には、発振
器等を用いて発生したポンピングクロックφ、バーφが
それぞれ印加される。このポンピングクロックφ、バー
φは相補的な信号で一定の周期をもって連続して発生さ
れる。
１４５の各ポンピングキャパシタ７０〜９５には、発振
器等を用いて発生したポンピングクロックφ、バーφが
それぞれ印加される。このポンピングクロックφ、バー
φは相補的な信号で一定の周期をもって連続して発生さ
れる。
【００２４】この回路の動作について説明する。外部か
ら電源電圧ＶＣＣが入力されるとＮＭＯＳトランジスタ
６５が導通し、それにより電源電圧ＶＣＣレベルの入力
信号が第１チャージポンプ回路１３０に入力される。第
１チャージポンプ回路１３０に電源電圧ＶＣＣが入力さ
れると、まず、ポンピングキャパシタ７０がポンピング
クロックφに応答してチャージポンピングを行って電源
電圧ＶＣＣを昇圧する。そしてＮＭＯＳトランジスタ１
００が導通することで、ＮＭＯＳトランジスタ１００の
チャネルの他端には電源電圧ＶＣＣより高電圧の昇圧信
号が設定される。次いで、ポンピングキャパシタ７５が
ポンピングクロックバーφに応答してチャージポンピン
グを行い更なる昇圧を加え、ＮＭＯＳトランジスタ１０
５の導通によりそのチャネルの他端には、ポンピングキ
ャパシタ７０による昇圧信号より更に高電圧の昇圧信号
が設定される。このような昇圧動作が各チャージポンプ
回路で行われていき、最終的に第Ｎチャージポンプ回路
１４５から昇圧電圧Ｖｐｕｍｐが出力される。したがっ
て、昇圧電圧Ｖｐｕｍｐの電圧レベルは、ポンピングク
ロックφ、バーφ及びキャパシタ７０〜９５の各キャパ
シタンスに依存することになる。
ら電源電圧ＶＣＣが入力されるとＮＭＯＳトランジスタ
６５が導通し、それにより電源電圧ＶＣＣレベルの入力
信号が第１チャージポンプ回路１３０に入力される。第
１チャージポンプ回路１３０に電源電圧ＶＣＣが入力さ
れると、まず、ポンピングキャパシタ７０がポンピング
クロックφに応答してチャージポンピングを行って電源
電圧ＶＣＣを昇圧する。そしてＮＭＯＳトランジスタ１
００が導通することで、ＮＭＯＳトランジスタ１００の
チャネルの他端には電源電圧ＶＣＣより高電圧の昇圧信
号が設定される。次いで、ポンピングキャパシタ７５が
ポンピングクロックバーφに応答してチャージポンピン
グを行い更なる昇圧を加え、ＮＭＯＳトランジスタ１０
５の導通によりそのチャネルの他端には、ポンピングキ
ャパシタ７０による昇圧信号より更に高電圧の昇圧信号
が設定される。このような昇圧動作が各チャージポンプ
回路で行われていき、最終的に第Ｎチャージポンプ回路
１４５から昇圧電圧Ｖｐｕｍｐが出力される。したがっ
て、昇圧電圧Ｖｐｕｍｐの電圧レベルは、ポンピングク
ロックφ、バーφ及びキャパシタ７０〜９５の各キャパ
シタンスに依存することになる。
【００２５】高電圧発生回路４５から出力された昇圧電
圧Ｖｐｕｍｐはクランプ回路５０に入力される。そして
クランプ回路５０は、接合形ダイオード（juction dio
de）を利用して昇圧電圧Ｖｐｕｍｐをクランプする。す
なわち、図３に示すタイミング図のように、昇圧電圧Ｖ
ｐｕｍｐは時点ｔ１でクランプ回路５０のダイオードの
ブレークダウン電圧ＶＢＤにクランプされ、その後は一
定の電圧レベルを維持する。このクランプされた昇圧電
圧をそのまま分圧してもよが、この例では、クランプさ
れた昇圧電圧Ｖｐｕｍｐはリプル防止用回路５５に入力
され、ポンピングクロックφ、バーφによるリプル発生
が防止される。したがって、昇圧電圧Ｖｐｕｍｐはクラ
ンプレベルでリプルが発生することなくより確実に一定
に維持される。尚、昇圧電圧Ｖｐｕｍｐのクランプレベ
ルは、設計に応じて１０Ｖ〜１８Ｖ程度とされる。
圧Ｖｐｕｍｐはクランプ回路５０に入力される。そして
クランプ回路５０は、接合形ダイオード（juction dio
de）を利用して昇圧電圧Ｖｐｕｍｐをクランプする。す
なわち、図３に示すタイミング図のように、昇圧電圧Ｖ
ｐｕｍｐは時点ｔ１でクランプ回路５０のダイオードの
ブレークダウン電圧ＶＢＤにクランプされ、その後は一
定の電圧レベルを維持する。このクランプされた昇圧電
圧をそのまま分圧してもよが、この例では、クランプさ
れた昇圧電圧Ｖｐｕｍｐはリプル防止用回路５５に入力
され、ポンピングクロックφ、バーφによるリプル発生
が防止される。したがって、昇圧電圧Ｖｐｕｍｐはクラ
ンプレベルでリプルが発生することなくより確実に一定
に維持される。尚、昇圧電圧Ｖｐｕｍｐのクランプレベ
ルは、設計に応じて１０Ｖ〜１８Ｖ程度とされる。
【００２６】分圧回路６０は、ポリシリコンあるいは拡
散抵抗で形成された抵抗Ｒ１、Ｒ２を直列接続して構成
され、その抵抗Ｒ１、Ｒ２の抵抗比をもって昇圧電圧Ｖ
ｐｕｍｐを分圧して電源電圧ＶＣＣより低電圧の基準電
圧Ｖｒｅｆを発生する。尚、この分圧回路６０を構成す
る抵抗Ｒ１、Ｒ２については、所定のしきい電圧を有す
るトランジスタを用いることも可能であるが、集積性を
考慮するとポリシリコンあるいは拡散抵抗を用いるのが
好ましい。
散抵抗で形成された抵抗Ｒ１、Ｒ２を直列接続して構成
され、その抵抗Ｒ１、Ｒ２の抵抗比をもって昇圧電圧Ｖ
ｐｕｍｐを分圧して電源電圧ＶＣＣより低電圧の基準電
圧Ｖｒｅｆを発生する。尚、この分圧回路６０を構成す
る抵抗Ｒ１、Ｒ２については、所定のしきい電圧を有す
るトランジスタを用いることも可能であるが、集積性を
考慮するとポリシリコンあるいは拡散抵抗を用いるのが
好ましい。
【００２７】以上のような基準電圧の発生過程で、基準
電圧Ｖｒｅｆを変化させる要因は、クランプ回路５０を
構成しているダイオードの特性となる。一般に、接合ダ
イオードのブレークダウン電圧は、製造工程で受ける偏
差が非常に少なく、且つ温度変動による変化がほとんど
ないという特性をもつ。かりに工程条件によりブレーク
ダウン電圧が１Ｖほど変化してしまったとしても、かな
りの高電圧である昇圧電圧Ｖｐｕｍｐからの分圧となる
ので例えば抵抗Ｒ１と抵抗Ｒ２の抵抗比は９対１とな
り、この場合、基準電圧Ｖｒｅｆの変化は０．１Ｖです
む。実際のブレークダウン電圧がこれほど変化する可能
性は低いので、従来とは比べ物にならないほど安定した
電圧レベルの基準電圧を得ることが可能になる。また、
抵抗Ｒ１、Ｒ２も大きな抵抗比をもつため影響を受け難
く、クランプ回路５０による昇圧電圧Ｖｐｕｍｐの安定
性と相まって従来よりはるかに安定した基準電圧を発生
できる。
電圧Ｖｒｅｆを変化させる要因は、クランプ回路５０を
構成しているダイオードの特性となる。一般に、接合ダ
イオードのブレークダウン電圧は、製造工程で受ける偏
差が非常に少なく、且つ温度変動による変化がほとんど
ないという特性をもつ。かりに工程条件によりブレーク
ダウン電圧が１Ｖほど変化してしまったとしても、かな
りの高電圧である昇圧電圧Ｖｐｕｍｐからの分圧となる
ので例えば抵抗Ｒ１と抵抗Ｒ２の抵抗比は９対１とな
り、この場合、基準電圧Ｖｒｅｆの変化は０．１Ｖです
む。実際のブレークダウン電圧がこれほど変化する可能
性は低いので、従来とは比べ物にならないほど安定した
電圧レベルの基準電圧を得ることが可能になる。また、
抵抗Ｒ１、Ｒ２も大きな抵抗比をもつため影響を受け難
く、クランプ回路５０による昇圧電圧Ｖｐｕｍｐの安定
性と相まって従来よりはるかに安定した基準電圧を発生
できる。
【００２８】
【発明の効果】以上述べてきたように、本発明による基
準電圧発生回路は、特に電源電圧を昇圧してダイオード
のブレークダウンを利用してクランプし、これからの分
圧で基準電圧を得るようにしたことで、電源電圧の変化
のみならず工程条件や温度等の動作環境の変動による影
響にも十分に対応でき、一定の安定したレベルの基準電
圧を提供することができる。したがって、半導体集積回
路の動作安定性及び信頼性の向上に大きく寄与できるも
のである。
準電圧発生回路は、特に電源電圧を昇圧してダイオード
のブレークダウンを利用してクランプし、これからの分
圧で基準電圧を得るようにしたことで、電源電圧の変化
のみならず工程条件や温度等の動作環境の変動による影
響にも十分に対応でき、一定の安定したレベルの基準電
圧を提供することができる。したがって、半導体集積回
路の動作安定性及び信頼性の向上に大きく寄与できるも
のである。
【図１】本発明による基準電圧発生回路の概略構成を示
すブロック構成図。
すブロック構成図。
【図２】図１に示す基準電圧発生回路の具体例を示す回
路図。
路図。
【図３】図２に示す基準電圧発生回路による基準電圧の
発生を説明する電圧−時間関係のグラフ。
発生を説明する電圧−時間関係のグラフ。
【図４】基準電圧発生回路の一従来例を示す回路図。
【図５】図４に示す回路の電圧−電流特性を表したグラ
フ。
フ。
【図６】基準電圧発生回路の他の従来例を示す回路図。
【図７】図６に示す回路の電圧−電流特性を表したグラ
フ。
フ。
【図８】基準電圧発生回路のまた別の従来例を示す回路
図。
図。
【図９】図８に示す回路における基準電圧と電源電圧の
関係を表したグラフ。
関係を表したグラフ。
４５ 高電圧発生回路 ５０ クランプ回路 ５５ リプル防止用回路 ６０ 分圧回路 ＶＣＣ 電源電圧 Ｖｐｕｍｐ 昇圧電圧 Ｖｒｅｆ 基準電圧 ＶＢＤ ブレークダウン電圧
Claims (9)
- 【請求項１】 外部から印加される電源電圧を基に一定
の基準電圧を発生する基準電圧発生回路であって、 電源電圧を昇圧して昇圧電圧を発生する高電圧発生回路
と、発生される昇圧電圧を一定の電圧にクランプするク
ランプ回路と、クランプされた昇圧電圧を受けて分圧し
て基準電圧を出力する分圧回路と、を備えてなることを
特徴とする基準電圧発生回路。 - 【請求項２】 クランプ回路をダイオードで構成し、ブ
レークダウン電圧を利用して電圧クランプを行うように
した請求項１記載の基準電圧発生回路。 - 【請求項３】 ポンピングクロックに応答して昇圧を行
うポンピングキャパシタを用いたチャージポンプ回路を
複数接続して高電圧発生回路を構成した請求項２記載の
基準電圧発生回路。 - 【請求項４】 高電圧発生回路から発生される昇圧電圧
のリプルを防止するためのリプル防止用回路を更に設け
た請求項３記載の基準電圧発生回路。 - 【請求項５】 昇圧電圧のリプルを防止するキャパシタ
ンスを有したキャパシタによりリプル防止用回路を構成
した請求項４記載の基準電圧発生回路。 - 【請求項６】 直列接続した抵抗素子を用いて分圧回路
を構成した請求項１〜５のいずれか１項に記載の基準電
圧発生回路。 - 【請求項７】 ポリシリコンにより抵抗素子を形成した
請求項６記載の基準電圧発生回路。 - 【請求項８】 不純物を拡散した拡散抵抗により抵抗素
子を形成した請求項６記載の基準電圧発生回路。 - 【請求項９】 電源電圧を基にして一定の基準電圧を供
給する半導体集積回路の基準電圧発生回路において、 電源電圧を昇圧してダイオードにブレークダウンを起こ
させることで一定レベルにクランプし、これを分圧して
基準電圧を発生するようにしたことを特徴とする基準電
圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993P25325 | 1993-11-26 | ||
| KR1019930025325A KR0153542B1 (ko) | 1993-11-26 | 1993-11-26 | 반도체 집적장치의 기준전압 발생회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07194099A true JPH07194099A (ja) | 1995-07-28 |
Family
ID=19368970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6293511A Pending JPH07194099A (ja) | 1993-11-26 | 1994-11-28 | 基準電圧発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5619124A (ja) |
| JP (1) | JPH07194099A (ja) |
| KR (1) | KR0153542B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7990129B2 (en) | 2008-07-01 | 2011-08-02 | Samsung Electronics Co., Ltd. | Reference voltage generating circuit |
| JP2012164084A (ja) * | 2011-02-04 | 2012-08-30 | Toshiba Corp | 定電圧回路とその半導体装置 |
| JP2017523531A (ja) * | 2014-08-07 | 2017-08-17 | サイキック，インコーポレイテッド | 低入力電圧バンドギャップ基準アーキテクチャおよび基準回路のための方法および装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2878986B1 (fr) * | 2004-12-08 | 2007-04-27 | Atmel Corp | Principe de regulation de puissance d'une sortie a haute tension dans des dispositifs de circuits integres |
| JP4837519B2 (ja) * | 2006-10-16 | 2011-12-14 | 株式会社 日立ディスプレイズ | 表示装置の駆動回路 |
| KR100813550B1 (ko) * | 2006-12-07 | 2008-03-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 기준 전압 생성 회로 |
| JP6657035B2 (ja) * | 2016-06-28 | 2020-03-04 | エイブリック株式会社 | 昇圧回路 |
| KR102553262B1 (ko) * | 2017-11-17 | 2023-07-07 | 삼성전자 주식회사 | 기준 전압 생성기 및 이를 포함하는 메모리 장치 |
| US10985653B1 (en) * | 2020-03-20 | 2021-04-20 | Infineon Technologies Ag | Charge pump converter and control method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06104672A (ja) * | 1992-09-22 | 1994-04-15 | Mitsubishi Electric Corp | クランプ回路 |
| US5497119A (en) * | 1994-06-01 | 1996-03-05 | Intel Corporation | High precision voltage regulation circuit for programming multilevel flash memory |
-
1993
- 1993-11-26 KR KR1019930025325A patent/KR0153542B1/ko not_active IP Right Cessation
-
1994
- 1994-11-28 US US08/348,183 patent/US5619124A/en not_active Expired - Lifetime
- 1994-11-28 JP JP6293511A patent/JPH07194099A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7990129B2 (en) | 2008-07-01 | 2011-08-02 | Samsung Electronics Co., Ltd. | Reference voltage generating circuit |
| JP2012164084A (ja) * | 2011-02-04 | 2012-08-30 | Toshiba Corp | 定電圧回路とその半導体装置 |
| US8604870B2 (en) | 2011-02-04 | 2013-12-10 | Kabushiki Kaisha Toshiba | Constant-voltage circuit and semiconductor device thereof |
| JP2017523531A (ja) * | 2014-08-07 | 2017-08-17 | サイキック，インコーポレイテッド | 低入力電圧バンドギャップ基準アーキテクチャおよび基準回路のための方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0153542B1 (ko) | 1998-10-15 |
| KR950015750A (ko) | 1995-06-17 |
| US5619124A (en) | 1997-04-08 |
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