JPH09233364A - 垂直同期信号再生回路 - Google Patents
垂直同期信号再生回路Info
- Publication number
- JPH09233364A JPH09233364A JP3461696A JP3461696A JPH09233364A JP H09233364 A JPH09233364 A JP H09233364A JP 3461696 A JP3461696 A JP 3461696A JP 3461696 A JP3461696 A JP 3461696A JP H09233364 A JPH09233364 A JP H09233364A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- vertical synchronizing
- horizontal
- vertical
- Prior art date
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Abstract
(57)【要約】
【課題】時定数のばらつきの影響を受けずに、安定した
垂直同期信号を得る垂直同期信号再生回路を提供する。 【解決手段】映像信号に含まれる複数の同期信号のう
ち、該映像信号から垂直同期信号を分離するために、入
力される垂直同期信号を積分する積分回路に、水平発振
回路１２の出力を基準として動作するアップ・ダウンカ
ウンタ１７を用いたことにより、時定数ばらつきのない
回路を実現できるので、ＩＣ化に適した安定した再生垂
直同期信号Ｖsyncを得ることができる。
垂直同期信号を得る垂直同期信号再生回路を提供する。 【解決手段】映像信号に含まれる複数の同期信号のう
ち、該映像信号から垂直同期信号を分離するために、入
力される垂直同期信号を積分する積分回路に、水平発振
回路１２の出力を基準として動作するアップ・ダウンカ
ウンタ１７を用いたことにより、時定数ばらつきのない
回路を実現できるので、ＩＣ化に適した安定した再生垂
直同期信号Ｖsyncを得ることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばＴＶ信号
処理ＩＣの垂直同期信号の分離に係り、僅かな素子数で
実現でき、ＩＣ化に適した垂直同期信号再生回路に関す
る。
処理ＩＣの垂直同期信号の分離に係り、僅かな素子数で
実現でき、ＩＣ化に適した垂直同期信号再生回路に関す
る。
【０００２】
【従来の技術】従来の同期信号再生回路を図３に示し、
図４のタイミングチャートとともに説明する。
図４のタイミングチャートとともに説明する。
【０００３】電圧制御電流出力回路（ｇｍアンプ）１に
は、図４に示す入力映像信号の水平および垂直同期信号
Ｈ，Ｖsyncを入力する。電圧制御電流出力回路（ｇｍア
ンプ）３に入力するＡとインバータ９に入力するＢは、
図示しないテレビジョン信号の水平同期処理系で生成し
た基準パルスである。よって、水平同期信号Ｈsyncに同
期したパルスである。ここで、ｇｍアンプ１がコンデン
サ２を充電する電流をＩとしたとき、その放電電流は３
Ｉに設定してあり、ｇｍアンプ１とコンデンサ２で構成
する積分回路の出力ａは、図４に示す信号波形となる。
は、図４に示す入力映像信号の水平および垂直同期信号
Ｈ，Ｖsyncを入力する。電圧制御電流出力回路（ｇｍア
ンプ）３に入力するＡとインバータ９に入力するＢは、
図示しないテレビジョン信号の水平同期処理系で生成し
た基準パルスである。よって、水平同期信号Ｈsyncに同
期したパルスである。ここで、ｇｍアンプ１がコンデン
サ２を充電する電流をＩとしたとき、その放電電流は３
Ｉに設定してあり、ｇｍアンプ１とコンデンサ２で構成
する積分回路の出力ａは、図４に示す信号波形となる。
【０００４】ｇｍアンプ１の充放電電流の比を１：３に
設定している理由は、水平および垂直同期信号Ｈ，Ｖsy
ncに重畳するノイズ、ゴースト信号並びにＶＴＲのコピ
ーガード信号の影響を避け、再生垂直同期信号Ｖsyncの
幅を少なくても３Ｈ以上確保するためである。
設定している理由は、水平および垂直同期信号Ｈ，Ｖsy
ncに重畳するノイズ、ゴースト信号並びにＶＴＲのコピ
ーガード信号の影響を避け、再生垂直同期信号Ｖsyncの
幅を少なくても３Ｈ以上確保するためである。
【０００５】一方、基準パルスＡが入力されるｇｍアン
プ３とコンデンサ５は、ｇｍアンプ１とコンデンサ２で
決まる積分時定数と同じになるように構成している。こ
こで、スイッチ４はインバータ９を介した基準パルスＢ
で開放となる。その結果、ｇｍアンプ３、コンデンサ５
及びスイッチ４で構成される積分回路の出力ｂは、図４
に示すような信号波形となる。その後、ボルテージ・フ
ォロワ６とスイッチ７で構成するサンプル・ホールド回
路で、パルスＢの期間積分出力ｂをホールドし、基準レ
ベルＶｓを得る。この基準レベルＶｓの積分出力ａを入
力としたコンパレータ回路１０により、図４に示す再生
垂直同期信号Ｖsyncを得る。
プ３とコンデンサ５は、ｇｍアンプ１とコンデンサ２で
決まる積分時定数と同じになるように構成している。こ
こで、スイッチ４はインバータ９を介した基準パルスＢ
で開放となる。その結果、ｇｍアンプ３、コンデンサ５
及びスイッチ４で構成される積分回路の出力ｂは、図４
に示すような信号波形となる。その後、ボルテージ・フ
ォロワ６とスイッチ７で構成するサンプル・ホールド回
路で、パルスＢの期間積分出力ｂをホールドし、基準レ
ベルＶｓを得る。この基準レベルＶｓの積分出力ａを入
力としたコンパレータ回路１０により、図４に示す再生
垂直同期信号Ｖsyncを得る。
【０００６】ここで、図４のａ，ｂの実線波形は、それ
ぞれの積分時定数をセンターに設定した場合であり、点
線は２倍、鎖線は１／２倍になった場合を示している。
図に示すように、時定数がばらついた場合でもそれに合
わせて、コンパレータ回路１０の基準レベルＶｓが変わ
るので、再生垂直同期信号Ｖsyncの開始位相は、常に一
定の位置から始まる。また、その幅は最悪でも３Ｈの幅
を確保できる。
ぞれの積分時定数をセンターに設定した場合であり、点
線は２倍、鎖線は１／２倍になった場合を示している。
図に示すように、時定数がばらついた場合でもそれに合
わせて、コンパレータ回路１０の基準レベルＶｓが変わ
るので、再生垂直同期信号Ｖsyncの開始位相は、常に一
定の位置から始まる。また、その幅は最悪でも３Ｈの幅
を確保できる。
【０００７】また、リミッタ回路１１は、それぞれの積
分回路の積分出力の振幅の上限を制限するものであると
同時に、積分波形の開始電圧を決めるものである。その
ため、図４の積分波形ａ，ｂを得ることができ、時定数
ばらつきよらず、所望の再生垂直同期信号Ｖsyncの開始
位相と終了位相を得ることができる。
分回路の積分出力の振幅の上限を制限するものであると
同時に、積分波形の開始電圧を決めるものである。その
ため、図４の積分波形ａ，ｂを得ることができ、時定数
ばらつきよらず、所望の再生垂直同期信号Ｖsyncの開始
位相と終了位相を得ることができる。
【０００８】以上説明したとおり、従来の垂直同期信号
再生回路は積分効果により、再生垂直同期信号Ｖsyncを
得るために、ｇｍアンプ３やサンプルホールド回路等で
構成する積分時定数を調整するための回路と回路を駆動
するためのパルスや図示してはないが該パルスを生成す
るための回路が必要となる。
再生回路は積分効果により、再生垂直同期信号Ｖsyncを
得るために、ｇｍアンプ３やサンプルホールド回路等で
構成する積分時定数を調整するための回路と回路を駆動
するためのパルスや図示してはないが該パルスを生成す
るための回路が必要となる。
【０００９】
【発明が解決しようとする課題】上記したように、従来
回路ではその時定数ばらつきを抑制するために多数の回
路を必要とした。また、内蔵化に伴う充放電電流及びコ
ンデンサの微小化により回路自体が発生するノイズの影
響と、時定数調整回路と水平・垂直同期信号Ｈ，Ｖsync
を積分するための回路との間の相対ばらつき、さらに水
平・垂直同期信号Ｈ，Ｖsyncの積分回路と時定数調整回
路に、それぞれ入力されるリミッタ回路の出力間の電圧
差により、必ずしも所望の再生垂直同期信号Ｖsyncの開
始位相及びその幅の安定したものが得られない。
回路ではその時定数ばらつきを抑制するために多数の回
路を必要とした。また、内蔵化に伴う充放電電流及びコ
ンデンサの微小化により回路自体が発生するノイズの影
響と、時定数調整回路と水平・垂直同期信号Ｈ，Ｖsync
を積分するための回路との間の相対ばらつき、さらに水
平・垂直同期信号Ｈ，Ｖsyncの積分回路と時定数調整回
路に、それぞれ入力されるリミッタ回路の出力間の電圧
差により、必ずしも所望の再生垂直同期信号Ｖsyncの開
始位相及びその幅の安定したものが得られない。
【００１０】この発明は、時定数のばらつきの影響を受
けずに、安定した垂直同期信号を得る垂直同期信号再生
回路を提供する。
けずに、安定した垂直同期信号を得る垂直同期信号再生
回路を提供する。
【００１１】
【課題を解決するための手段】上記した課題を解決する
ために、この発明の垂直同期信号再生回路は、映像信号
に含まれる水平・垂直の同期信号のうち、垂直同期信号
を分離する垂直同期分離回路において、前記水平同期信
号に同期された信号を出力する水平発振回路の出力に基
づいてアップ・ダウンカウンタを動作させて前記各同期
信号を積分し、この積分値が基準レベルにある信号を垂
直同期信号として抽出してなることを特徴とする。
ために、この発明の垂直同期信号再生回路は、映像信号
に含まれる水平・垂直の同期信号のうち、垂直同期信号
を分離する垂直同期分離回路において、前記水平同期信
号に同期された信号を出力する水平発振回路の出力に基
づいてアップ・ダウンカウンタを動作させて前記各同期
信号を積分し、この積分値が基準レベルにある信号を垂
直同期信号として抽出してなることを特徴とする。
【００１２】このように構成することにより、映像信号
から垂直同期信号を分離するために、入力される垂直同
期信号を積分するために、水平発振回路の出力を基準と
して動作するアップ・ダウンカウンタを用いたことによ
り、時定数ばらつきのない回路を実現できるので、ＩＣ
化に適した安定した再生垂直同期信号を得ることができ
る。
から垂直同期信号を分離するために、入力される垂直同
期信号を積分するために、水平発振回路の出力を基準と
して動作するアップ・ダウンカウンタを用いたことによ
り、時定数ばらつきのない回路を実現できるので、ＩＣ
化に適した安定した再生垂直同期信号を得ることができ
る。
【００１３】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の一実施の形態を説明するための回路構成図であ
る。図１において、水平同期信号Ｈsyncに同期した水平
発振回路１２の出力を、分周回路１３により分周し、パ
ルスａａおよびパルスｂｂを得る。このパルスａａ，ｂ
ｂは、アップ制御用、ダウン制御用のパルスであり、そ
れぞれ２ＭＨｚ，５００ｋＨｚとしている。このパルス
ａａ，ｂｂをランダムロジックを構成するＮＡＮＤ回路
１４およびＮＡＮＤ回路１５の第１の入力に入力する。
また、水平・垂直同期信号Ｈ，Ｖsyncのパルスをインバ
ータ１６で反転し、ＮＡＮＤ回路１４の第２の入力に入
力するとともに、水平・垂直同期信号Ｈ，ＶsyncをＮＡ
ＮＤ回路１５の第２の入力に入力する。
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の一実施の形態を説明するための回路構成図であ
る。図１において、水平同期信号Ｈsyncに同期した水平
発振回路１２の出力を、分周回路１３により分周し、パ
ルスａａおよびパルスｂｂを得る。このパルスａａ，ｂ
ｂは、アップ制御用、ダウン制御用のパルスであり、そ
れぞれ２ＭＨｚ，５００ｋＨｚとしている。このパルス
ａａ，ｂｂをランダムロジックを構成するＮＡＮＤ回路
１４およびＮＡＮＤ回路１５の第１の入力に入力する。
また、水平・垂直同期信号Ｈ，Ｖsyncのパルスをインバ
ータ１６で反転し、ＮＡＮＤ回路１４の第２の入力に入
力するとともに、水平・垂直同期信号Ｈ，ＶsyncをＮＡ
ＮＤ回路１５の第２の入力に入力する。
【００１４】一方、ＮＡＮＤ回路１４の第３の入力およ
びＮＡＮＤ回路１５の第３の入力には、アップ・ダウン
カウンタ１７の出力をデコード回路１８でデコードした
ｃｃ，ｄｄをそれぞれ入力する。アップ・ダウンカウン
タ１７は７ｂｉｔとしている。これは、従来とほぼ同じ
時定数を実現するためである。ただし、デジタル回路で
従来と同様の１：３の時定数比を持たせるには、回路規
模が大きくなるので、１：４とした。
びＮＡＮＤ回路１５の第３の入力には、アップ・ダウン
カウンタ１７の出力をデコード回路１８でデコードした
ｃｃ，ｄｄをそれぞれ入力する。アップ・ダウンカウン
タ１７は７ｂｉｔとしている。これは、従来とほぼ同じ
時定数を実現するためである。ただし、デジタル回路で
従来と同様の１：３の時定数比を持たせるには、回路規
模が大きくなるので、１：４とした。
【００１５】ここで、初期条件としてパルスｃｃ，ｄｄ
をともにＨｉとする。水平・垂直同期信号Ｈ，Ｖsyncが
Ｈｉのとき、ＮＡＮＤ回路１４の出力はＨｉの状態を維
持するため、アップ・ダウンカウンタ１７はアップ制御
しない。一方、ＮＡＮＤ回路１５の出力はパルスｂｂの
反転信号を出力する。そのためアップ・ダウンカウンタ
１７は、パルスｂｂを基準としてダウンカウントし、同
時にデコード回路１８に７ｂｉｔのカウント結果を出力
する。デコード回路１８は、カウント結果がある値にな
ったときにパルスｄｄをＬｏｗにする。そのためＮＡＮ
Ｄ回路１５の出力は、水平・垂直同期信号Ｈ，Ｖsyncお
よびパルスｂｂに関係なくＨｉとなり、ダウンカウント
が停止する。
をともにＨｉとする。水平・垂直同期信号Ｈ，Ｖsyncが
Ｈｉのとき、ＮＡＮＤ回路１４の出力はＨｉの状態を維
持するため、アップ・ダウンカウンタ１７はアップ制御
しない。一方、ＮＡＮＤ回路１５の出力はパルスｂｂの
反転信号を出力する。そのためアップ・ダウンカウンタ
１７は、パルスｂｂを基準としてダウンカウントし、同
時にデコード回路１８に７ｂｉｔのカウント結果を出力
する。デコード回路１８は、カウント結果がある値にな
ったときにパルスｄｄをＬｏｗにする。そのためＮＡＮ
Ｄ回路１５の出力は、水平・垂直同期信号Ｈ，Ｖsyncお
よびパルスｂｂに関係なくＨｉとなり、ダウンカウント
が停止する。
【００１６】逆に、水平・垂直同期信号Ｈ，ＶsyncがＬ
ｏｗのとき、ＮＡＮＤ回路１５の出力はＨｉの状態を維
持し、ＮＡＮＤ回路１４はパルスａａの反転信号を出力
するので、アップ・ダウンカウンタ１７はアップ制御状
態となる。その後、アップ・ダウンカウンタ１７がある
値となったときに、デコード回路１８はパルスｃｃをＬ
ｏｗとし、アップ制御が停止する。
ｏｗのとき、ＮＡＮＤ回路１５の出力はＨｉの状態を維
持し、ＮＡＮＤ回路１４はパルスａａの反転信号を出力
するので、アップ・ダウンカウンタ１７はアップ制御状
態となる。その後、アップ・ダウンカウンタ１７がある
値となったときに、デコード回路１８はパルスｃｃをＬ
ｏｗとし、アップ制御が停止する。
【００１７】この実施の形態において、パルスｃｃ，ｄ
ｄがそれぞれＬｏｗになる条件は、アップ・ダウンカウ
ンタ１７の出力が全てＨｉになったときと、全てＬｏｗ
になったときである。このデコード回路１８の出力パル
スｃｃ，ｄｄは、従来のリミッタ回路１１の出力電圧に
相当する。ただし、従来と違うのは、上記説明から明ら
かなように、リミッタレベルは変動しないし、たとえ変
動しても、時定数に何等影響を与えない。逆に、所望の
再生垂直同期信号Ｖsyncを得ることさえできれば、どの
ようなレベルであっても良いことになる。そのため、こ
の実施の形態ではデコード回路１８を簡単に構成するた
め、上記リミッタレベルとした。
ｄがそれぞれＬｏｗになる条件は、アップ・ダウンカウ
ンタ１７の出力が全てＨｉになったときと、全てＬｏｗ
になったときである。このデコード回路１８の出力パル
スｃｃ，ｄｄは、従来のリミッタ回路１１の出力電圧に
相当する。ただし、従来と違うのは、上記説明から明ら
かなように、リミッタレベルは変動しないし、たとえ変
動しても、時定数に何等影響を与えない。逆に、所望の
再生垂直同期信号Ｖsyncを得ることさえできれば、どの
ようなレベルであっても良いことになる。そのため、こ
の実施の形態ではデコード回路１８を簡単に構成するた
め、上記リミッタレベルとした。
【００１８】次に図２を用いて、再生垂直同期信号Ｖsy
ncを得るための動作についてさらに説明する。
ncを得るための動作についてさらに説明する。
【００１９】アップ・ダウンカウンタ１７がダウン制御
をしている期間以外の１フィールドのほとんどの期間、
パルスｄｄはＬｏｗである。そのため水平同期信号期間
は、アップ制御する。しかし、アップ制御が始まると、
すぐにパルスｄｄはＨｉになるので、水平同期信号期間
をはずれるとダウン制御となり、すぐにパルスｄｄはＬ
ｏｗとなる。次に垂直同期信号期間になると、アップ制
御期間が長くなるため、パルスｃｃがＬｏｗになるまで
等価パルス期間を除きアップ・ダウンカウンタ１７はア
ップカウントし続ける。その後、垂直同期信号期間が終
わると、ダウン制御へと移行する。この動作を図２の信
号波形１９に示す。この波形は、デジタルのアップ・ダ
ウン制御をリニアなイメージで描いたものであり、図４
のａの信号波形に相当する。
をしている期間以外の１フィールドのほとんどの期間、
パルスｄｄはＬｏｗである。そのため水平同期信号期間
は、アップ制御する。しかし、アップ制御が始まると、
すぐにパルスｄｄはＨｉになるので、水平同期信号期間
をはずれるとダウン制御となり、すぐにパルスｄｄはＬ
ｏｗとなる。次に垂直同期信号期間になると、アップ制
御期間が長くなるため、パルスｃｃがＬｏｗになるまで
等価パルス期間を除きアップ・ダウンカウンタ１７はア
ップカウントし続ける。その後、垂直同期信号期間が終
わると、ダウン制御へと移行する。この動作を図２の信
号波形１９に示す。この波形は、デジタルのアップ・ダ
ウン制御をリニアなイメージで描いたものであり、図４
のａの信号波形に相当する。
【００２０】この実施の形態では、再生垂直同期信号Ｖ
syncを取り出す従来の基準レベルＶｓに相当するタイミ
ングを図２に記述した値とした。この基準レベルＶｓの
値で再生垂直同期信号Ｖsyncを取り出すスレッショルド
とするとデコード回路１８を通さず、アップ・ダウンカ
ウンタ１７の最上位ビットを直接、再生垂直同期信号Ｖ
syncとして出力することが可能である。
syncを取り出す従来の基準レベルＶｓに相当するタイミ
ングを図２に記述した値とした。この基準レベルＶｓの
値で再生垂直同期信号Ｖsyncを取り出すスレッショルド
とするとデコード回路１８を通さず、アップ・ダウンカ
ウンタ１７の最上位ビットを直接、再生垂直同期信号Ｖ
syncとして出力することが可能である。
【００２１】また、この基準レベルＶｓは、水平・垂直
同期信号Ｈ，Ｖsyncを基準としたパルスで生成すること
と等価であるから、時定数ばらつきによる変動を防止で
きるので、常に安定な再生垂直同期信号Ｖsyncを得るこ
とができる。また、デジタル構成にしたことにより、回
路が発生するノイズの影響を全く受けない。
同期信号Ｈ，Ｖsyncを基準としたパルスで生成すること
と等価であるから、時定数ばらつきによる変動を防止で
きるので、常に安定な再生垂直同期信号Ｖsyncを得るこ
とができる。また、デジタル構成にしたことにより、回
路が発生するノイズの影響を全く受けない。
【００２２】
【発明の効果】以上説明したように、この発明における
垂直同期再生回路は、垂直同期信号を取り出すために必
要な時定数を、アップ・ダウンカウンタを用いたデジタ
ル回路で構成したので、時定数ばらつきがなく、回路が
発生するノイズや回路間の相対ばらつきもないので、極
めて簡単な構成で、非常に安定度の高い垂直同期信号を
得ることができる。
垂直同期再生回路は、垂直同期信号を取り出すために必
要な時定数を、アップ・ダウンカウンタを用いたデジタ
ル回路で構成したので、時定数ばらつきがなく、回路が
発生するノイズや回路間の相対ばらつきもないので、極
めて簡単な構成で、非常に安定度の高い垂直同期信号を
得ることができる。
【図１】この発明の一実施の形態を説明するための回路
構成図。
構成図。
【図２】図１の動作を説明するためのタイミングチャー
ト。
ト。
【図３】従来の垂直同期信号再生回路の回路図。
【図４】図３の動作を説明するためのタイミングチャー
ト。
ト。
１２…Ｈ−ＶＣＯ、１３…分周回路、１４，１５…ＮＡ
ＮＤ回路、１６…インバータ、１７…アップ・ダウンカ
ウンタ、１８…デコード回路。
ＮＤ回路、１６…インバータ、１７…アップ・ダウンカ
ウンタ、１８…デコード回路。
Claims (5)
- 【請求項１】 映像信号に含まれる水平・垂直の同期信
号のうち、垂直同期信号を分離する垂直同期分離回路に
おいて、 前記水平同期信号に同期された信号を出力する水平発振
回路の出力に基づいてアップ・ダウンカウンタを動作さ
せて前記各同期信号を積分し、この積分値が基準レベル
にある信号を垂直同期信号として抽出してなることを特
徴とする垂直同期信号再生回路。 - 【請求項２】 アップ・ダウンカウンタに入力する水平
発振回路の出力を、アップとダウンで切り換え、この切
り換え状態でそれぞれ時定数の異なる積分効果を持たせ
たことを特徴とする請求項１記載の垂直同期信号再生回
路。 - 【請求項３】 アップ・ダウンカウンタの出力をデコー
ド回路によりデコードして得られる再生垂直同期信号の
開始位相及び幅を前記デコード値を変えて、微調整を可
能とすることを特徴とする請求項１記載の垂直同期信号
再生回路。 - 【請求項４】 水平発振回路の出力を分周するための分
周回路と、前記分周回路より分周比の異なる信号を得、
アップ・ダウン制御に利用することを特徴とする請求項
２記載の垂直同期信号再生回路。 - 【請求項５】 映像信号に含まれる水平・垂直の同期信
号のうち、垂直同期信号を分離する垂直同期分離回路に
おいて、 前記水平同期信号に同期した信号を出力る水平発振回路
と、 前記発振回路の発振信号に基づいて分周比の異なる第１
および第２の信号を出力する分周回路と、 前記第１および第２の信号と前記水平・垂直同期信号を
入力し、ダウン（アップ）カウントをスタートするアッ
プ・ダウンカウンタと、 前記アップ・ダウンカウンタの出力データに基づいた第
３および第４の信号を出力するデコード回路と、 前記第３の信号に基づき、前記アップ・ダウンカウンタ
のダウン（アップ）カウントをストップし、前記第４の
信号に基づいて前記アップ・ダウンカウンタのアップ
（ダウン）カウントをスタートする制御手段とからなる
ことを特徴とする垂直同期信号再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03461696A JP3547889B2 (ja) | 1996-02-22 | 1996-02-22 | 複合映像信号処理ｉｃ用垂直同期信号再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03461696A JP3547889B2 (ja) | 1996-02-22 | 1996-02-22 | 複合映像信号処理ｉｃ用垂直同期信号再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09233364A true JPH09233364A (ja) | 1997-09-05 |
| JP3547889B2 JP3547889B2 (ja) | 2004-07-28 |
Family
ID=12419317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03461696A Expired - Fee Related JP3547889B2 (ja) | 1996-02-22 | 1996-02-22 | 複合映像信号処理ｉｃ用垂直同期信号再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3547889B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7046301B2 (en) | 2002-08-20 | 2006-05-16 | Oki Electric Co., Ltd. | Vertical synchronous signal detection circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5573206B2 (ja) * | 2010-02-01 | 2014-08-20 | 宇部興産株式会社 | ポリウレタン樹脂、及びポリウレタン樹脂組成物 |
-
1996
- 1996-02-22 JP JP03461696A patent/JP3547889B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7046301B2 (en) | 2002-08-20 | 2006-05-16 | Oki Electric Co., Ltd. | Vertical synchronous signal detection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3547889B2 (ja) | 2004-07-28 |
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