JP3547889B2

JP3547889B2 - 複合映像信号処理ｉｃ用垂直同期信号再生回路

Info

Publication number: JP3547889B2
Application number: JP03461696A
Authority: JP
Inventors: 巌鴨志田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-02-22
Filing date: 1996-02-22
Publication date: 2004-07-28
Anticipated expiration: 2016-02-22
Also published as: JPH09233364A

Description

【０００１】
【発明の属する技術分野】
この発明は、例えばＴＶ信号処理ＩＣの垂直同期信号の分離に係り、僅かな素子数で実現でき、ＩＣ化に適した複合映像信号処理ＩＣ用垂直同期信号再生回路に関する。
【０００２】
【従来の技術】
従来の同期信号再生回路を図３に示し、図４のタイミングチャートとともに説明する。
【０００３】
電圧制御電流出力回路（ｇｍアンプ）１には、図４に示す入力映像信号の水平および垂直同期信号Ｈ，Ｖｓｙｎｃを入力する。電圧制御電流出力回路（ｇｍアンプ）３に入力するＡとインバータ９に入力するＢは、図示しないテレビジョン信号の水平同期処理系で生成した基準パルスである。よって、水平同期信号Ｈｓｙｎｃに同期したパルスである。ここで、ｇｍアンプ１がコンデンサ２を充電する電流をＩとしたとき、その放電電流は３Ｉに設定してあり、ｇｍアンプ１とコンデンサ２で構成する積分回路の出力ａは、図４に示す信号波形となる。
【０００４】
ｇｍアンプ１の充放電電流の比を１：３に設定している理由は、水平および垂直同期信号Ｈ，Ｖｓｙｎｃに重畳するノイズ、ゴースト信号並びにＶＴＲのコピーガード信号の影響を避け、再生垂直同期信号Ｖｓｙｎｃの幅を少なくても３Ｈ以上確保するためである。
【０００５】
一方、基準パルスＡが入力されるｇｍアンプ３とコンデンサ５は、ｇｍアンプ１とコンデンサ２で決まる積分時定数と同じになるように構成している。ここで、スイッチ４はインバータ９を介した基準パルスＢで開放となる。その結果、ｇｍアンプ３、コンデンサ５及びスイッチ４で構成される積分回路の出力ｂは、図４に示すような信号波形となる。その後、ボルテージ・フォロワ６とスイッチ７で構成するサンプル・ホールド回路で、パルスＢの期間積分出力ｂをホールドし、基準レベルＶｓを得る。この基準レベルＶｓの積分出力ａを入力としたコンパレータ回路１０により、図４に示す再生垂直同期信号Ｖｓｙｎｃを得る。
【０００６】
ここで、図４のａ，ｂの実線波形は、それぞれの積分時定数をセンターに設定した場合であり、点線は２倍、鎖線は１／２倍になった場合を示している。図に示すように、時定数がばらついた場合でもそれに合わせて、コンパレータ回路１０の基準レベルＶｓが変わるので、再生垂直同期信号Ｖｓｙｎｃの開始位相は、常に一定の位置から始まる。また、その幅は最悪でも３Ｈの幅を確保できる。
【０００７】
また、リミッタ回路１１は、それぞれの積分回路の積分出力の振幅の上限を制限するものであると同時に、積分波形の開始電圧を決めるものである。そのため、図４の積分波形ａ，ｂを得ることができ、時定数ばらつきよらず、所望の再生垂直同期信号Ｖｓｙｎｃの開始位相と終了位相を得ることができる。
【０００８】
以上説明したとおり、従来の垂直同期信号再生回路は積分効果により、再生垂直同期信号Ｖｓｙｎｃを得るために、ｇｍアンプ３やサンプルホールド回路等で構成する積分時定数を調整するための回路と回路を駆動するためのパルスや図示してはないが該パルスを生成するための回路が必要となる。
【０００９】
【発明が解決しようとする課題】
上記したように、従来回路ではその時定数ばらつきを抑制するために多数の回路を必要とした。また、内蔵化に伴う充放電電流及びコンデンサの微小化により回路自体が発生するノイズの影響と、時定数調整回路と水平・垂直同期信号Ｈ，Ｖｓｙｎｃを積分するための回路との間の相対ばらつき、さらに水平・垂直同期信号Ｈ，Ｖｓｙｎｃの積分回路と時定数調整回路に、それぞれ入力されるリミッタ回路の出力間の電圧差により、必ずしも所望の再生垂直同期信号Ｖｓｙｎｃの開始位相及びその幅の安定したものが得られない。
【００１０】
この発明は、時定数のばらつきの影響を受けずに、安定した垂直同期信号を得る複合映像信号処理ＩＣ用垂直同期信号再生回路を提供する。
【００１１】
【課題を解決するための手段】
上記した課題を解決するために、この発明の複合映像信号処理ＩＣ用垂直同期信号再生回路は、映像信号に含まれる水平・垂直の同期信号のうち、垂直同期信号を分離する垂直同期分離回路において、前記水平同期信号に同期した信号を出力する水平発振回路の出力を、分周比の異なる信号に分周して出力する分周回路に入力し、該分周された出力に基づいて７ビットのカウント値を出力するアップ・ダウンカウンタを動作させて、前記アップ・ダウンカウンタでカウントされるカウント値の最上位ビットを垂直同期信号として抽出することことを特徴とする。
【００１２】
このように構成することにより、映像信号から垂直同期信号を分離するために、入力される垂直同期信号を積分するために、水平発振回路の出力を基準として動作するアップ・ダウンカウンタを用いたことにより、時定数ばらつきのない回路を実現できるので、ＩＣ化に適した安定した再生垂直同期信号を得ることができる。
【００１３】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照しながら詳細に説明する。図１は、この発明の一実施の形態を説明するための回路構成図である。図１において、水平同期信号Ｈｓｙｎｃに同期した水平発振回路１２の出力を、分周回路１３により分周し、パルスａａおよびパルスｂｂを得る。このパルスａａ，ｂｂは、アップ制御用、ダウン制御用のパルスであり、それぞれ２ＭＨｚ，５００ｋＨｚとしている。このパルスａａ，ｂｂをランダムロジックを構成するＮＡＮＤ回路１４およびＮＡＮＤ回路１５の第１の入力に入力する。また、水平・垂直同期信号Ｈ，Ｖｓｙｎｃのパルスをインバータ１６で反転し、ＮＡＮＤ回路１４の第２の入力に入力するとともに、水平・垂直同期信号Ｈ，ＶｓｙｎｃをＮＡＮＤ回路１５の第２の入力に入力する。
【００１４】
一方、ＮＡＮＤ回路１４の第３の入力およびＮＡＮＤ回路１５の第３の入力には、アップ・ダウンカウンタ１７の出力をデコード回路１８でデコードしたｃｃ，ｄｄをそれぞれ入力する。アップ・ダウンカウンタ１７は７ｂｉｔとしている。これは、従来とほぼ同じ時定数を実現するためである。ただし、デジタル回路で従来と同様の１：３の時定数比を持たせるには、回路規模が大きくなるので、１：４とした。
【００１５】
ここで、初期条件としてパルスｃｃ，ｄｄをともにＨｉとする。水平・垂直同期信号Ｈ，ＶｓｙｎｃがＨｉのとき、ＮＡＮＤ回路１４の出力はＨｉの状態を維持するため、アップ・ダウンカウンタ１７はアップ制御しない。一方、ＮＡＮＤ回路１５の出力はパルスｂｂの反転信号を出力する。そのためアップ・ダウンカウンタ１７は、パルスｂｂを基準としてダウンカウントし、同時にデコード回路１８に７ｂｉｔのカウント結果を出力する。デコード回路１８は、カウント結果がある値になったときにパルスｄｄをＬｏｗにする。そのためＮＡＮＤ回路１５の出力は、水平・垂直同期信号Ｈ，Ｖｓｙｎｃおよびパルスｂｂに関係なくＨｉとなり、ダウンカウントが停止する。
【００１６】
逆に、水平・垂直同期信号Ｈ，ＶｓｙｎｃがＬｏｗのとき、ＮＡＮＤ回路１５の出力はＨｉの状態を維持し、ＮＡＮＤ回路１４はパルスａａの反転信号を出力するので、アップ・ダウンカウンタ１７はアップ制御状態となる。その後、アップ・ダウンカウンタ１７がある値となったときに、デコード回路１８はパルスｃｃをＬｏｗとし、アップ制御が停止する。
【００１７】
この実施の形態において、パルスｃｃ，ｄｄがそれぞれＬｏｗになる条件は、アップ・ダウンカウンタ１７の出力が全てＨｉになったときと、全てＬｏｗになったときである。このデコード回路１８の出力パルスｃｃ，ｄｄは、従来のリミッタ回路１１の出力電圧に相当する。ただし、従来と違うのは、上記説明から明らかなように、リミッタレベルは変動しないし、たとえ変動しても、時定数に何等影響を与えない。逆に、所望の再生垂直同期信号Ｖｓｙｎｃを得ることさえできれば、どのようなレベルであっても良いことになる。そのため、この実施の形態ではデコード回路１８を簡単に構成するため、上記リミッタレベルとした。
【００１８】
次に図２を用いて、再生垂直同期信号Ｖｓｙｎｃを得るための動作についてさらに説明する。
【００１９】
アップ・ダウンカウンタ１７がダウン制御をしている期間以外の１フィールドのほとんどの期間、パルスｄｄはＬｏｗである。そのため水平同期信号期間は、アップ制御する。しかし、アップ制御が始まると、すぐにパルスｄｄはＨｉになるので、水平同期信号期間をはずれるとダウン制御となり、すぐにパルスｄｄはＬｏｗとなる。次に垂直同期信号期間になると、アップ制御期間が長くなるため、パルスｃｃがＬｏｗになるまで等価パルス期間を除きアップ・ダウンカウンタ１７はアップカウントし続ける。その後、垂直同期信号期間が終わると、ダウン制御へと移行する。この動作を図２の信号波形１９に示す。この波形は、デジタルのアップ・ダウン制御をリニアなイメージで描いたものであり、図４のａの信号波形に相当する。
【００２０】
この実施の形態では、再生垂直同期信号Ｖｓｙｎｃを取り出す従来の基準レベルＶｓに相当するタイミングを図２に記述した値とした。この基準レベルＶｓの値で再生垂直同期信号Ｖｓｙｎｃを取り出すスレッショルドとするとデコード回路１８を通さず、アップ・ダウンカウンタ１７の最上位ビットを直接、再生垂直同期信号Ｖｓｙｎｃとして出力することが可能である。
【００２１】
また、この基準レベルＶｓは、水平・垂直同期信号Ｈ，Ｖｓｙｎｃを基準としたパルスで生成することと等価であるから、時定数ばらつきによる変動を防止できるので、常に安定な再生垂直同期信号Ｖｓｙｎｃを得ることができる。また、デジタル構成にしたことにより、回路が発生するノイズの影響を全く受けない。
【００２２】
【発明の効果】
以上説明したように、この発明における複合映像信号処理ＩＣ用垂直同期再生回路は、垂直同期信号を取り出すために必要な時定数を、アップ・ダウンカウンタを用いたデジタル回路で構成したので、時定数ばらつきがなく、回路が発生するノイズや回路間の相対ばらつきもないので、極めて簡単な構成で、非常に安定度の高い垂直同期信号を得ることができる。
【図面の簡単な説明】
【図１】この発明の一実施の形態を説明するための回路構成図。
【図２】図１の動作を説明するためのタイミングチャート。
【図３】従来の垂直同期信号再生回路の回路図。
【図４】図３の動作を説明するためのタイミングチャート。
【符号の説明】
１２…Ｈ−ＶＣＯ、１３…分周回路、１４，１５…ＮＡＮＤ回路、１６…インバータ、１７…アップ・ダウンカウンタ、１８…デコード回路。

Claims

映像信号に含まれる水平・垂直の同期信号のうち、垂直同期信号を分離する垂直同期分離回路において、
前記水平同期信号に同期した信号を出力する水平発振回路の出力を、分周比の異なる信号に分周して出力する分周回路に入力し、該分周された出力に基づいて７ビットのカウント値を出力するアップ・ダウンカウンタを動作させて、前記アップ・ダウンカウンタでカウントされるカウント値の最上位ビットを再生垂直同期信号として抽出することを特徴とする複合映像信号処理ＩＣ用垂直同期信号再生回路。
前記アップ・ダウンカウンタに入力する前記分周回路の出力を、アップとダウンで切り換え、この切り換え状態でそれぞれ時定数の異なる積分効果を持たせたことを特徴とする請求項１記載の複合映像信号処理ＩＣ用垂直同期信号再生回路。
映像信号に含まれる水平・垂直の同期信号のうち、垂直同期信号を分離する垂直同期分離回路において、
前記水平同期信号に同期した信号を出力する水平発振回路と、
前記水平発振回路の発振信号に基づいて互いに異なる分周比で分周された第１および第２の信号を出力する分周回路と、
前記第１および第２の信号と前記水平・垂直同期信号を入力し、前記第１の信号に基づいてアップカウントを実行し、前記第２の信号に基づいてダウンカウントを実行して７ビットのカウント値を出力するアップ・ダウンカウンタと、
前記アップ・ダウンカウンタの出力データに基づいて、前記カウント値が最大値の時に前記アップ・ダウンカウンタのアップカウントを停止する第３の信号を出力し、前記カウント値が０の時に前記アップ・ダウンカウンタのダウンカウントを停止する第４の信号を出力するデコード回路とを備え、
前記アップ・ダウンカウンタのカウント値の最上位ビットを再生垂直同期信号として出力すること
を特徴とする複合映像信号処理ＩＣ用垂直同期信号再生回路。