JPH0922861A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0922861A
JPH0922861A JP7170540A JP17054095A JPH0922861A JP H0922861 A JPH0922861 A JP H0922861A JP 7170540 A JP7170540 A JP 7170540A JP 17054095 A JP17054095 A JP 17054095A JP H0922861 A JPH0922861 A JP H0922861A
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JP
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JP7170540A
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Toshihiro Satou
年洋 佐藤
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Citizen Watch Co Ltd
Original Assignee
Citizen Watch Co Ltd
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  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

(57)【要約】 【構成】 半導体基板３上に設ける入出力端子１と、入
出力端子１と同じ平面領域内にホトリソ工程の工程管理
用測定パターンである第１のマスク合わせ精度測定用パ
ターン２ａとを備える半導体装置およびその製造方法。 【効果】 半導体装置の動作に伴う入出力信号を供給と
受信することを目的に入出力端子に電圧を印加しても、
マスク合わせ精度測定用パターンを介し、半導体基板内
に不必要な電流が流れることはないことから、半導体装
置を精度よく制御すること可能であり、半導体装置の安
定した歩留まり確保に大きく寄与する効果を備え、さら
に半導体装置の製造に必要とする面積がマスク合わせ精
度測定用パターンの領域分だけ小さくなることから、一
枚の半導体基板から得られる半導体装置の絶対的個数は
増加する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の構造とその
製造方法に関し、とくに半導体基板上にマスク合わせマ
ークとマスク合わせ精度測定用パターンを備える半導体
装置とその製造方法とに関する。
【０００２】
【従来の技術】一般に半導体装置においては、その製造
前処理工程中や、製造前処理工程終了後には、不良発生
防止などの品質管理を目的としてさまざまな検査作業が
行われている。
【０００３】このために半導体基板上には、半導体装置
本来の役割を果たす素子に加えて、電気諸特性測定用素
子や工程管理用測定パターンなどの附属的な役割を果た
す素子を設けている。
【０００４】半導体装置の製造処理工程であるホトリソ
工程において、前工程の基準位置に対象とする工程のホ
トマスクを合わせるのに用いるマーク（これ以後マスク
合わせマークと記載する）と前工程の基準位置に対し対
象とするホトマスクがどの程度ずれているかを評価する
パターン（これ以後マスク合わせ精度測定用パターンと
記載する）は、前記工程管理用測定パターンの一部であ
り、通常、半導体基板上の専用に確保された領域に設け
る。
【０００５】このマスク合わせマークとマスク合わせ精
度測定用パターンは、ともに前工程の基準位置に対し、
対象とするマークまたはパターンを合わせる手法を採用
することから、製造前処理工程終了後は同様の構造を形
成することとなる。
【０００６】以下、従来技術における半導体装置の構造
をマスク合わせ精度測定用パターンを対象として、図９
〜図１１を用いて説明する。
【０００７】図９は、従来技術における半導体装置につ
いて、金属配線である第１のマスク合わせ精度測定用パ
ターンの平面パターン形状を示す平面図である。
【０００８】さらに図１０は、従来技術を示す図９の破
線１２で囲まれた金属配線である第１のマスク合わせ精
度測定用パターンを含む平面領域を拡大した平面パター
ン形状を示す平面図である。
【０００９】さらに図１１は、図１０に対応する従来技
術における半導体装置について、金属配線とコンタクト
ホールとゲート電極配線と素子領域であるマスク合わせ
精度測定用パターンの中央部での断面パターン形状を示
す断面図である。
【００１０】マスク合わせ精度測定用パターンは、素子
領域とゲート電極配線とコンタクトホールと金属配線と
各種不純物層を形成するためのホトリソ処理工程にて用
い、対象とするホトマスクが前工程の基準位置に対しど
の程度ずれて半導体基板上に焼き付けられたかを評価す
る工程管理用測定パターンである。
【００１１】本明細書の従来技術の説明で用いるマスク
合わせ精度測定用パターンは、その平面パターン形状が
櫛歯状形状を有し、工程毎に順次櫛歯間距離を必要とす
る精度分だけ変化させて設ける。
【００１２】さらに本明細書の従来技術の説明にて用い
るマスク合わせ精度測定用パターンは、工程毎に前工程
の基準位置に対して櫛歯方向に一定距離平行にずらして
設ける。
【００１３】さらにまた本明細書の従来技術の説明で用
いるマスク合わせ精度測定用パターンは、最も長い櫛歯
を基準とし、対象とするマスク合わせ精度測定用パター
ンと前工程の合わせ基準となるマスク合わせ精度測定用
パターンについて、櫛歯方向に対し垂直にずれることな
く重なる櫛歯の位置を確認することにより、前工程の基
準位置に対し対象とするホトマスクがどの程度ずれて半
導体基板上に焼き付けられたかを定量的に評価すること
ができる。
【００１４】図９において、実線は半導体装置の入出力
端子１と、金属配線である第１のマスク合わせ精度測定
用パターン２ａとを示し、そして入出力端子１と第１の
マスク合わせ精度測定用パターン２ａとはそれぞれ異な
る平面領域に設けている。
【００１５】入出力端子１は、半導体装置の動作にとも
なう入出力信号の供給と受信とを目的に、所定電圧を印
加するために設ける金属配線の一部であり、金属配線の
加工に際し、金属配線である第１のマスク合わせ精度測
定用パターン２ａと同時に形成される。
【００１６】入出力端子１の大きさは１００μｍ×１０
０μｍ程度であり、金属配線である第１のマスク合わせ
精度測定用パターン２ａの大きさは１０μｍ×４５μｍ
程度である。
【００１７】さらに図９において、入出力端子１と金属
配線である第１のマスク合わせ精度測定用パターン２ａ
との間に２０μｍ程度の間隔を設けている。
【００１８】これは、半導体装置の動作にともなう入出
力信号の供給と受信を目的に電圧を印加するための突起
電極や特性測定のためのプローブ針が入出力端子１に対
しずれて形成されたりずれて接触した場合でも、突起電
極やプローブ針と金属配線であるマスク合わせ精度測定
用パターン２ａとが接触するのを防ぐために、上記の間
隔を設けている。
【００１９】図１０において、実線は金属配線である第
１のマスク合わせ精度測定用パターン２ａを示す。
【００２０】さらに図１０において、破線はコンタクト
ホールである第２のマスク合わせ精度測定用パターン２
ｂを示しており、金属配線である第１のマスク合わせ精
度測定用パターン２ａと同じように、その大きさは１０
μｍ×４５μｍ程度である。
【００２１】コンタクトホールである第２のマスク合わ
せ精度測定用パターン２ｂは、金属配線である第１のマ
スク合わせ精度測定用パターン２ａに対し櫛歯方向に３
μｍ程度平行にずらして平面的に重なるように設けてい
る。そして、その櫛歯間距離は金属配線である第１のマ
スク合わせ精度測定用パターン２ａに比らべ、０．１μ
ｍ大きくなっている。
【００２２】さらにまた図１０において、一点鎖線はゲ
ート電極配線である第３のマスク合わせ精度測定用パタ
ーン２ｃを示しており、そしてコンタクトホールである
第２のマスク合わせ精度測定用パターン２ｂと同じよう
に、その大きさは１０μｍ×４５μｍ程度である。
【００２３】ゲート電極である第３のマスク合わせ精度
測定用パターン２ｃは、コンタクトホールであるマスク
合わせ精度測定用パターン２ｂに対し櫛歯方向に３μｍ
程度平行にずらして平面的に重なるように設けている。
そして、その櫛歯間距離はコンタクトホールのマスク合
わせ精度測定用パターン２ｂに比らべ、０．１μｍ大き
くなっている。
【００２４】さらにまた図１０において、二点鎖線は素
子領域である第４のマスク合わせ精度測定用パターン２
ｄを示しており、そしてゲート電極配線である第３のマ
スク合わせ精度測定用パターン２ｃと同じように、その
大きさは１０μｍ×４５μｍ程度である。
【００２５】素子領域であるマスク合わせ精度測定用パ
ターン２ｄは、ゲート電極配線であるマスク合わせ精度
測定用パターン２ｃに対し櫛歯方向に３μｍ程度平行に
ずらして平面的に重なるように設けており、その櫛歯間
距離はゲート電極配線である第３のマスク合わせ精度測
定用パターン２ｃに比らべて、０．１μｍ大きくなって
いる。
【００２６】図９〜図１１に示すように、従来技術にお
ける半導体装置では、半導体基板３上に熱酸化法による
フィールド酸化膜４の形成と同時に素子領域である第４
のマスク合わせ精度測定用パターン２ｄを設ける。
【００２７】その後、半導体基板３上にゲート酸化膜１
１を形成後、多結晶シリコン膜を化学気相成長法（これ
以後ＣＶＤ法と記載する）により設け、ホトエッチング
によりゲート電極配線の形成と同時に、素子領域である
第４のマスク合わせ精度測定用パターン２ｄと重なるよ
うにゲート電極配線である第３のマスク合わせ精度測定
用パターン２ｃを設ける。
【００２８】つぎに半導体基板３上に素子領域とゲート
電極配線と金属配線を電気的に絶縁分離する層間絶縁膜
６をＣＶＤ法により設け、ホトリソ工程とエッチング工
程によりコンタクトホールの形成と同時に、ゲート電極
配線である第３のマスク合わせ精度測定用パターン２ｃ
と重なるようにコンタクトホールである第２のマスク合
わせ精度測定用パターン２ｂを設ける。
【００２９】つぎに半導体基板３上に金属配線の材料で
あるアルミニウムまたはアルミニウ合金膜をスパッタリ
ング法により設け、ホトリソ工程とエッチング工程によ
り入出力端子１を含む金属配線の形成と同時に、コンタ
クトホールである第２のマスク合わせ精度測定用パター
ン２ｂと重なるように金属配線である第１のマスク合わ
せ精度測定用パターン２ａを設ける。
【００３０】
【発明が解決しようとする課題】図９〜図１１を用いて
説明した従来技術における半導体装置のマスク合わせ精
度測定用パターンでは、金属配線である第１のマスク合
わせ精度測定用パターン２ａが、コンタクトホールであ
る第２のマスク合わせ精度測定用パターン２ｂを介し素
子領域である第４のマスク合わせ精度測定用パターン２
ｄと直接接続する現象が発生する。
【００３１】ここで金属配線である第１のマスク合わせ
精度測定用パターン２ａに電圧が印加されるとすると、
コンタクトホールである第２のマスク合わせ精度測定用
パターン２ｂを介して半導体基板３に不必要な電流が流
れ、半導体装置を精度よく制御することは難しい。
【００３２】このため、図９〜図１１を用いて説明した
従来技術における半導体装置では、ホトリソ工程の工程
管理用測定パターンであるマスク合わせ精度測定用パタ
ーン２ａ、２ｂ、２ｃ、２ｄを半導体基板３上の電圧の
印加される領域に設けることは極めて困難である。
【００３３】したがって従来技術における半導体装置で
は、マスク合わせ精度測定用パターン２ａ、２ｂ、２
ｃ、２ｄを、入出力端子１を含む半導体装置とは隔離さ
れた領域を専用に確保しなければならない。
【００３４】しかしながら、これらのマスク合わせ精度
測定用パターン２ａ、２ｂ、２ｃ、２ｄは半導体装置を
形成するための製造処理工程終了後は、不要なものであ
り、半導体装置の動作上は何の役割も果たしていない。
【００３５】この結果、半導体装置の占有面積は、これ
らのマスク合わせ精度測定用パターン２ａ、２ｂ、２
ｃ、２ｄを配置するために確保する領域分だけ大きくな
り、一枚の半導体基板３から得られる半導体装置の絶対
的個数は減少することとなる。
【００３６】以上のことから、半導体装置を形成するた
めの製造処理工程終了後不要となるこれらマスク合わせ
精度測定用パターン２ａ、２ｂ、２ｃ、２ｄを設ける専
用の領域の存在は、直接的には一枚の半導体基板３から
得られる半導体装置の絶対的個数を制限し、間接的には
半導体装置の歩留まりを著しく低下させる大きな要因と
なっている。
【００３７】本発明の目的は、上記課題を解決して、面
積効率と制御性のよい半導体装置およびその製造方法を
提供することにある。
【００３８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の構造とその製造方法とは下記
記載の手段を採用する。
【００３９】本発明の半導体装置は、半導体基板上に設
けるマスク合わせ精度測定用パターンと、マスク合わせ
精度測定用パターンの上部に設ける入出力端子とを備え
ることを特徴とする。
【００４０】本発明の半導体装置は、半導体基板上に設
けるマスク合わせ精度測定用パターンと、マスク合わせ
精度測定用パターンの上部に設ける金属配線とを備える
ことを特徴とする。
【００４１】本発明の半導体装置は、半導体基板上に設
ける工程の異なる複数のマスク合わせ精度測定用パター
ンと、マスク合わせ精度測定用パターンの上部に設ける
異なる入出力端子とを備えることを特徴とする。
【００４２】本発明の半導体装置は、半導体基板上に設
ける工程の異なる複数のマスク合わせ精度測定用パター
ンと、マスク合わせ精度測定用パターンの上部に設ける
異なる金属配線とを備えることを特徴とする。
【００４３】本発明の半導体装置は、半導体基板上に設
ける入出力端子と、入出力端子内に隙間を介し設ける金
属配線用のマスク合わせ精度測定用パターンとを備える
ことを特徴とする。
【００４４】本発明の半導体装置は、半導体基板上に設
ける金属配線と、金属配線内に隙間を介し設ける金属配
線用のマスク合わせ精度測定用パターンとを備えること
を特徴とする。
【００４５】本発明の半導体装置は、半導体基板上に設
ける工程の異なる複数のマスク合わせ精度測定用パター
ンと、マスク合わせ精度測定用パターンの上部に設ける
一つの入出力端子とを備えることを特徴とする。
【００４６】本発明の半導体装置は、半導体基板上に設
ける工程の異なる複数のマスク合わせ精度測定用パター
ンと、マスク合わせ精度測定用パターンの上部に設ける
一つの金属配線とを備えることを特徴とする。
【００４７】本発明の半導体装置は、半導体基板上に設
けるマスク合わせマークと、マスク合わせマークの上部
に設ける入出力端子とを備えることを特徴とする。
【００４８】本発明の半導体装置は、半導体基板上に設
けるマスク合わせマークと、マスク合わせマークの上部
に設ける金属配線とを備えることを特徴とする。
【００４９】本発明の半導体装置は、半導体基板上に設
ける工程の異なる複数のマスク合わせマークと、マスク
合わせマークの上部に設ける異なる入出力端子とを備え
ることを特徴とする。
【００５０】本発明の半導体装置は、半導体基板上に設
ける工程の異なる複数のマスク合わせマークと、マスク
合わせマークの上部に設ける異なる金属配線とを備える
ことを特徴とする。
【００５１】本発明の半導体装置は、半導体基板上に設
ける入出力端子と、この入出力端子内に隙間を介し設け
る金属配線用のマスク合わせマークとを備えることを特
徴とする。
【００５２】本発明の半導体装置は、半導体基板上に設
ける金属配線と、金属配線内に隙間を介し設ける金属配
線用のマスク合わせマークとを備えることを特徴とす
る。
【００５３】本発明の半導体装置は、半導体基板上に設
ける工程の異なる複数のマスク合わせマークと、マスク
合わせマークの上部に設ける一つの入出力端子とを備え
ることを特徴とする。
【００５４】本発明の半導体装置は、半導体基板上に設
ける工程の異なる複数のマスク合わせマークと、マスク
合わせマークの上部に設ける一つの金属配線とを備える
ことを特徴とする。
【００５５】本発明の半導体装置の製造方法は、半導体
基板にウェルであるマスク合わせ精度測定用パターンを
形成する工程と、フィールド酸化膜を形成し、ウェルで
あるマスク合わせ精度測定用パターンと重なるように素
子領域であるマスク合わせ精度測定用パターンを形成す
る工程と、ゲート酸化膜を形成し、素子領域であるマス
ク合わせ精度測定用パターンと重なる第１のゲート電極
配線であるマスク合わせ精度測定用パターンとフィール
ド酸化膜上に設ける第２のゲート電極配線であるマスク
合わせ精度測定用パターンとを同時に形成する工程と、
ソースとドレインである高濃度拡散層と層間絶縁膜を形
成し、第２のゲート電極配線であるマスク合わせ精度測
定用パターンに重なるようにコンタクトホールであるマ
スク合わせ精度測定用パターンを形成する工程と、コン
タクトホールであるマスク合わせ精度測定用パターンと
重なるように金属配線であるマスク合わせ精度測定用パ
ターンを入出力端子を設ける平面領域内に形成する工程
とを有することを特徴とする。
【００５６】本発明の半導体装置の製造方法は、半導体
基板にウェルであるマスク合わせ精度測定用パターンを
形成する工程と、フィールド酸化膜を形成し、ウェルで
あるマスク合わせ精度測定用パターンと重なるように素
子領域であるマスク合わせ精度測定用パターンを形成す
る工程と、ゲート酸化膜を形成し、素子領域であるマス
ク合わせ精度測定用パターンと重なる第１のゲート電極
配線であるマスク合わせ精度測定用パターンとフィール
ド酸化膜上に設ける第２のゲート電極配線であるマスク
合わせ精度測定用パターンとを同時に形成する工程と、
ソースとドレインである高濃度拡散層と層間絶縁膜とを
形成し、第２のゲート電極配線であるマスク合わせ精度
測定用パターンに重なるようにコンタクトホールである
マスク合わせ精度測定用パターンを形成する工程と、コ
ンタクトホールであるマスク合わせ精度測定用パターン
と重なるように金属配線であるマスク合わせ精度測定用
パターンを金属配線を設ける平面領域内に形成する工程
とを有することを特徴とする。
【００５７】本発明の半導体装置の製造方法は、半導体
基板にウェルであるマスク合わせ精度測定用パターンを
形成する工程と、フィールド酸化膜を形成し、ウェルで
あるマスク合わせ精度測定用パターンと重なるように素
子領域であるマスク合わせ精度測定用パターンを形成す
る工程と、ゲート酸化膜を形成し、素子領域であるマス
ク合わせ精度測定用パターンと重なるようにゲート電極
配線であるマスク合わせ精度測定用パターンを形成する
工程と、ソースとドレインである高濃度拡散層と層間絶
縁膜を形成し、ゲート電極配線であるマスク合わせ精度
測定用パターンに重なる第１のコンタクトホールである
マスク合わせ精度測定用パターンとフィールド酸化膜領
域上に設ける第２のコンタクトホールであるマスク合わ
せ精度測定用パターンとを層間絶縁膜のみを除去するエ
ッチングにより同時に形成する工程と、第２のコンタク
トホールであるマスク合わせ精度測定用パターンと重な
るように金属配線のマスク合わせ精度測定用パターンを
入出力端子を設ける平面領域内に形成する工程とを有す
ることを特徴とする。
【００５８】本発明の半導体装置の製造方法は、半導体
基板にウェルであるマスク合わせ精度測定用パターンを
形成する工程と、フィールド酸化膜を形成し、ウェルで
あるマスク合わせ精度測定用パターンと重なるように素
子領域であるマスク合わせ精度測定用パターンを形成す
る工程と、ゲート酸化膜を形成し、素子領域であるマス
ク合わせ精度測定用パターンと重なるようにゲート電極
配線であるマスク合わせ精度測定用パターンを形成する
工程と、ソースとドレインである高濃度拡散層と層間絶
縁膜を形成し、ゲート電極配線であるマスク合わせ精度
測定用パターンに重なる第１のコンタクトホールである
マスク合わせ精度測定用パターンとフィールド酸化膜領
域上に設ける第２のコンタクトホールであるマスク合わ
せ精度測定用パターンとを層間絶縁膜のみを除去するエ
ッチングにより同時に形成する工程と、第２のコンタク
トホールであるマスク合わせ精度測定用パターンと重な
るように金属配線であるマスク合わせ精度測定用パター
ンを金属配線を設ける平面領域内に形成する工程とを有
することを特徴とする。
【００５９】本発明の半導体装置の製造方法は、半導体
基板にフィールド酸化膜の形成と同時に素子領域である
マスク合わせ精度測定用パターンを形成する工程と、ゲ
ート酸化膜を形成し、素子領域であるマスク合わせ精度
測定用パターンと重なる第１のゲート電極配線であるマ
スク合わせ精度測定用パターンとフィールド酸化膜上に
設ける第２のゲート電極配線であるマスク合わせ精度測
定用パターンとを同時に形成する工程と、ソースとドレ
インである高濃度拡散層と層間絶縁膜とを形成し、第２
のゲート電極配線であるマスク合わせ精度測定用パター
ンに重なるようにコンタクトホールであるマスク合わせ
精度測定用パターンを形成する工程と、コンタクトホー
ルであるマスク合わせ精度測定用パターンと重なるよう
に金属配線であるマスク合わせ精度測定用パターンを入
出力端子を設ける平面領域内に形成する工程とを有する
ことを特徴とする。
【００６０】本発明の半導体装置の製造方法は、半導体
基板にフィールド酸化膜の形成と同時に素子領域である
マスク合わせ精度測定用パターンを形成する工程と、ゲ
ート酸化膜を形成し、素子領域であるマスク合わせ精度
測定用パターンと重なる第１のゲート電極配線であるマ
スク合わせ精度測定用パターンとフィールド酸化膜上に
設ける第２のゲート電極配線であるマスク合わせ精度測
定用パターンとを同時に形成する工程と、ソースとドレ
インである高濃度拡散層と層間絶縁膜とを形成し、第２
のゲート電極配線であるマスク合わせ精度測定用パター
ンに重なるようにコンタクトホールであるマスク合わせ
精度測定用パターンを形成する工程と、コンタクトホー
ルであるマスク合わせ精度測定用パターンと重なるよう
に金属配線であるマスク合わせ精度測定用パターンを金
属配線を設ける平面領域内に形成する工程とを有するこ
とを特徴とする。
【００６１】本発明の半導体装置の製造方法は、半導体
基板にフィールド酸化膜の形成と同時に素子領域である
マスク合わせ精度測定用パターンを形成する工程と、ゲ
ート酸化膜を形成し、素子領域であるマスク合わせ精度
測定用パターンと重なるようにゲート電極配線であるマ
スク合わせ精度測定用パターンを形成する工程と、ソー
スとドレインである高濃度拡散層と層間絶縁膜を形成
し、ゲート電極配線であるマスク合わせ精度測定用パタ
ーンに重なる第１のコンタクトホールであるマスク合わ
せ精度測定用パターンとフィールド酸化膜領域上に設け
る第２のコンタクトホールであるマスク合わせ精度測定
用パターンとを層間絶縁膜のみを除去するエッチングに
より同時に形成する工程と、第２のコンタクトホールで
あるマスク合わせ精度測定用パターンと重なるように金
属配線であるマスク合わせ精度測定用パターンを入出力
端子を設ける平面領域内に形成する工程とを有すること
を特徴とする。
【００６２】本発明の半導体装置の製造方法は、半導体
基板にフィールド酸化膜の形成と同時に素子領域である
マスク合わせ精度測定用パターンを形成する工程と、ゲ
ート酸化膜を形成し、素子領域であるマスク合わせ精度
測定用パターンと重なるようにゲート電極配線であるマ
スク合わせ精度測定用パターンを形成する工程と、ソー
スとドレインである高濃度拡散層と層間絶縁膜を形成
し、ゲート電極配線であるマスク合わせ精度測定用パタ
ーンに重なる第１のコンタクトホールであるマスク合わ
せ精度測定用パターンとフィールド酸化膜領域上に設け
る第２のコンタクトホールであるマスク合わせ精度測定
用パターンとを層間絶縁膜のみを除去するエッチングに
より同時に形成する工程と、第２のコンタクトホールで
あるマスク合わせ精度測定用パターンと重なるように金
属配線であるマスク合わせ精度測定用パターンを金属配
線を設ける平面領域内に形成する工程とを有することを
特徴とする。
【００６３】本発明の半導体装置の製造方法は、半導体
基板にウェルであるマスク合わせマークを形成する工程
と、フィールド酸化膜を形成し、ウェルであるマスク合
わせマークと重なるように素子領域であるマスク合わせ
マークを形成する工程と、ゲート酸化膜を形成し、素子
領域であるマスク合わせマークと重なる第１のゲート電
極配線であるマスク合わせマークとフィールド酸化膜上
に設ける第２のゲート電極配線であるマスク合わせマー
クとを同時に形成する工程と、ソースとドレインである
高濃度拡散層と層間絶縁膜を形成し、第２のゲート電極
配線であるマスク合わせマークに重なるようにコンタク
トホールであるマスク合わせマークを形成する工程と、
コンタクトホールであるマスク合わせマークと重なるよ
うに金属配線であるマスク合わせマークを入出力端子を
設ける平面領域内に形成する工程とを有することを特徴
とする。
【００６４】本発明の半導体装置の製造方法は、半導体
基板にウェルであるマスク合わせマークを形成する工程
と、フィールド酸化膜を形成し、ウェルであるマスク合
わせマークと重なるように素子領域であるマスク合わせ
マークを形成する工程と、ゲート酸化膜を形成し、素子
領域であるマスク合わせマークと重なる第１のゲート電
極配線であるマスク合わせマークとフィールド酸化膜上
に設ける第２のゲート電極配線であるマスク合わせマー
クとを同時に形成する工程と、ソースとドレインである
高濃度拡散層と層間絶縁膜を形成し、第２のゲート電極
配線であるマスク合わせマークに重なるようにコンタク
トホールであるマスク合わせマークを形成する工程と、
コンタクトホールであるマスク合わせマークと重なるよ
うに金属配線であるマスク合わせマークを金属配線を設
ける平面領域内に形成する工程とを有することを特徴と
する。
【００６５】本発明の半導体装置の製造方法は、半導体
基板にウェルであるマスク合わせマークを形成する工程
と、フィールド酸化膜を形成し、ウェルであるマスク合
わせマークと重なるように素子領域であるマスク合わせ
マークを形成する工程と、ゲート酸化膜を形成し、素子
領域であるマスク合わせマークと重なるようにゲート電
極配線であるマスク合わせマークを形成する工程と、ソ
ースとドレインである高濃度拡散層と層間絶縁膜とを形
成し、ゲート電極配線であるマスク合わせマークに重な
る第１のコンタクトホールであるマスク合わせマークと
フィールド酸化膜領域上に設ける第２のコンタクトホー
ルであるマスク合わせマークとを層間絶縁膜のみを除去
するエッチングにより同時に形成する工程と、第２のコ
ンタクトホールであるマスク合わせマークと重なるよう
に金属配線であるマスク合わせマークを入出力端子を設
ける平面領域内に形成する工程とを有することを特徴と
する。
【００６６】本発明の半導体装置の製造方法は、半導体
基板にウェルであるマスク合わせマークを形成する工程
と、フィールド酸化膜を形成し、ウェルであるマスク合
わせマークと重なるように素子領域であるマスク合わせ
マークを形成する工程と、ゲート酸化膜を形成し、素子
領域であるマスク合わせマークと重なるようにゲート電
極配線であるマスク合わせマークを形成する工程と、ソ
ースとドレインである高濃度拡散層と層間絶縁膜を形成
し、ゲート電極配線であるマスク合わせマークに重なる
第１のコンタクトホールであるマスク合わせマークとフ
ィールド酸化膜領域上に設ける第２のコンタクトホール
であるマスク合わせマークとを層間絶縁膜のみを除去す
るエッチングにより同時に形成する工程と、第２のコン
タクトホールであるマスク合わせマークと重なるように
金属配線であるマスク合わせマークを金属配線を設ける
平面領域内に形成する工程とを有することを特徴とす
る。
【００６７】本発明の半導体装置の製造方法は、半導体
基板にフィールド酸化膜の形成と同時に素子領域である
マスク合わせマークを形成する工程と、ゲート酸化膜を
形成し、素子領域であるマスク合わせマークと重なる第
１のゲート電極配線であるマスク合わせマークとフィー
ルド酸化膜上に設ける第２のゲート電極配線であるマス
ク合わせマークとを同時に形成する工程と、ソースとド
レインである高濃度拡散層と層間絶縁膜を形成し、第２
のゲート電極配線であるマスク合わせマークに重なるよ
うにコンタクトホールであるマスク合わせマークを形成
する工程と、コンタクトホールであるマスク合わせマー
クと重なるように金属配線であるマスク合わせマークを
入出力端子を設ける平面領域内に形成する工程とを有す
ることを特徴とする。
【００６８】本発明の半導体装置の製造方法は、半導体
基板にフィールド酸化膜の形成と同時に素子領域である
マスク合わせマークを形成する工程と、ゲート酸化膜を
形成し、素子領域であるマスク合わせマークと重なる第
１のゲート電極配線であるマスク合わせマークとフィー
ルド酸化膜上に設ける第２のゲート電極配線であるマス
ク合わせマークとを同時に形成する工程と、ソースとド
レインである高濃度拡散層と層間絶縁膜を形成し、第２
のゲート電極配線であるマスク合わせマークに重なるよ
うにコンタクトホールであるマスク合わせマークを形成
する工程と、コンタクトホールであるマスク合わせマー
クと重なるように金属配線であるマスク合わせマークを
金属配線を設ける平面領域内に形成する工程とを有する
ことを特徴とする。
【００６９】本発明の半導体装置の製造方法は、半導体
基板にフィールド酸化膜の形成と同時に素子領域である
マスク合わせマークを形成する工程と、ゲート酸化膜を
形成し、素子領域であるマスク合わせマークと重なるよ
うにゲート電極配線であるマスク合わせマークを形成す
る工程と、ソースとドレインである高濃度拡散層と層間
絶縁膜を形成し、ゲート電極配線であるマスク合わせマ
ークに重なる第１のコンタクトホールであるマスク合わ
せマークとフィールド酸化膜領域上に設ける第２のコン
タクトホールであるマスク合わせマークとを層間絶縁膜
のみを除去するエッチングにより同時に形成する工程
と、第２のコンタクトホールであるマスク合わせマーク
と重なるように金属配線であるマスク合わせマークを入
出力端子を設ける平面領域内に形成する工程とを有する
ことを特徴とする。
【００７０】本発明の半導体装置の製造方法は、半導体
基板にフィールド酸化膜の形成と同時に素子領域である
マスク合わせマークを形成する工程と、ゲート酸化膜を
形成し、素子領域であるマスク合わせマークと重なるよ
うにゲート電極配線であるマスク合わせマークを形成す
る工程と、ソースとドレインである高濃度拡散層と層間
絶縁膜を形成し、ゲート電極配線であるマスク合わせマ
ークに重なる第１のコンタクトホールであるマスク合わ
せマークとフィールド酸化膜領域上に設ける第２のコン
タクトホールであるマスク合わせマークとを層間絶縁膜
のみを除去するエッチングにより同時に形成する工程
と、第２のコンタクトホールであるマスク合わせマーク
と重なるように金属配線であるマスク合わせマークを金
属配線を設ける平面領域内に形成する工程とを有するこ
とを特徴とする。
【００７１】
【作用】従来の半導体装置において、ホトリソ工程の工
程管理用パターンであるマスク合わせ精度測定用パター
ンは、金属配線であるマスク合わせ精度測定用パターン
が、コンタクトホールであるマスク合わせ精度測定用パ
ターンを介し素子領域であるマスク合わせ精度測定用パ
ターンと直接接続する現象が発生する。
【００７２】このため金属配線であるマスク合わせ精度
測定用パターンに、半導体装置の動作に伴う入出力信号
の供給と受信を目的とし電圧が印加されると、コンタク
トホールであるマスク合わせ精度測定用パターンを介し
半導体基板に不必要な電流が流れ、半導体装置を精度よ
く制御することは難しい。
【００７３】このため従来の半導体装置では、ホトリソ
工程の工程管理用パターンであるマスク合わせ精度測定
用パターンを半導体基板上の電圧の印加される領域に設
けることは困難であり、マスク合わせ精度測定用パター
ンを、入出力端子を含む半導体装置とは隔離された領域
を専用に確保しなければならない。
【００７４】しかしながら、これらマスク合わせ精度測
定用パターンは半導体装置の製造処理工程終了後は、不
要なものであり、半導体装置の動作上は何の役割も果た
していない。
【００７５】この結果、半導体装置の面積は、マスク合
わせ精度測定用パターンを配置するために確保する領域
分だけ大きくなり、一枚の半導体基板から得られる半導
体装置の絶対的個数は減少することとなる。
【００７６】以上のことから、半導体装置の製造処理工
程終了後不要となるこれらマスク合わせ精度測定用パタ
ーンを形成するための領域の存在は、直接的には一枚の
半導体基板から得られる半導体装置の絶対的個数を制限
し、間接的には半導体装置の歩留まりを著しく低下させ
る大きな要因となる。
【００７７】そこで本発明の半導体装置は、半導体基板
にフィールド酸化膜の形成と同時に設ける素子領域であ
るマスク合わせ精度測定用パターンと、素子領域である
マスク合わせ精度測定用パターンと重なる第１のゲート
電極配線であるマスク合わせ精度測定用パターンと、第
１のゲート電極配線であるマスク合わせ精度測定用パタ
ーンと同時にフィールド酸化膜上に設ける第２のゲート
電極配線であるマスク合わせ精度測定用パターンと、第
２のゲート電極配線であるマスク合わせ精度測定用パタ
ーンと重なるように層間絶縁膜を開口して設けるコンタ
クトホールであるマスク合わせ精度測定用パターンと、
コンタクトホールであるマスク合わせ精度測定用パター
ンと重なるように設ける金属配線であるマスク合わせ精
度測定用パターンを入出力端子と金属配線を設けるのと
同じ平面領域内に備える。
【００７８】このため本発明の半導体装置では、金属配
線であるマスク合わせ精度測定用パターンと素子領域で
あるマスク合わせ精度測定用パターンが層間絶縁膜によ
り電気的に絶縁分離されており、金属配線であるマスク
合わせ精度測定用パターンがコンタクトホールであるマ
スク合わせ精度測定用パターンを介し素子領域であるマ
スク合わせ精度測定用パターンと直接接続することがな
い。
【００７９】したがって本発明の半導体装置では、半導
体装置の動作に伴う入出力信号を供給と受信を目的に入
出力端子と金属配線に電圧を印加しても、金属配線であ
るマスク合わせ精度測定用パターンからコンタクトホー
ルであるマスク合わせ精度測定用パターンを介して半導
体基板内に不必要な電流が流れることはない。
【００８０】このことから、半導体装置を精度よく制御
すること可能であることから、本発明の半導体装置にお
いては安定した歩留まりを確保することに大きく寄与す
る。
【００８１】さらに本発明の半導体装置では、半導体装
置の製造処理工程終了後に不要となるホトリソ工程にお
ける工程管理用パターンであるマスク合わせ精度測定用
パターンを、半導体基板上に設ける半導体装置と隔離し
た専用の領域に設ける必要がない。
【００８２】したがって本発明の半導体装置では、その
必要とする半導体基板の面積がマスク合わせ精度測定用
パターンの領域分だけ小さくなることから、一枚の半導
体基板から得られる半導体装置の絶対的個数が増加する
結果となる。
【００８３】
【実施例】以下、本発明の実施例における半導体装置の
構造をマスク合わせ精度測定用パターンを対象とし、図
１〜図３を用いて説明する。
【００８４】図１は、本発明の実施例における半導体装
置でのマスク合わせ精度測定用パターンの平面パターン
形状を示す平面図である。
【００８５】さらに図２は、図１の破線１２で囲まれた
マスク合わせ精度測定用パターンを拡大した平面パター
ン形状を示す平面図である。
【００８６】さらに図３は、図２に対応する本発明の実
施例における半導体装置について、金属配線とコンタク
トホールとゲート電極配線と素子領域であるマスク合わ
せ精度測定用パターンとの中央部での断面パターン形状
を示す断面図である。
【００８７】本発明の実施例の説明で用いるマスク合わ
せ精度測定用パターンは、その平面パターン形状は櫛歯
状形状を有し、工程毎で櫛歯間距離を必要とする精度分
だけ変化させて設ける。
【００８８】マスク合わせ精度測定用パターン最も長い
櫛歯を基準とし、対象とするマスク合わせ精度測定用パ
ターンと前工程の合わせ基準となるマスク合わせ精度測
定用パターンについて、左右にずれること無く重なる櫛
歯の位置を確認することにより前工程に対し対象とする
ホトマスクが、どの程度ずれて半導体基板上に焼き付け
られたかを定量的に評価することができる。
【００８９】図１において、実線は半導体装置の入出力
端子１と金属配線である第１のマスク合わせ精度測定用
パターン２ａを示しており、金属配線である第１のマス
ク合わせ精度測定用パターン２ａは５μｍ程度の隙間を
介し入出力端子１の平面領域内に設けている。
【００９０】入出力端子１は、半導体装置の動作に伴う
入出力信号である電圧を供給と受信するために設ける金
属配線の一部であり、金属配線の加工に際し、金属配線
である第１のマスク合わせ精度測定用パターン２ａと同
時に形成される。
【００９１】入出力端子１の平面的な大きさは１００μ
ｍ×１００μｍ程度であり、金属配線であるマスク合わ
せ精度測定用パターン２ａの大きさは１０μｍ×４５μ
ｍ程度である。
【００９２】図２において、実線は金属配線である第１
のマスク合わせ精度測定用パターン２ａを示す。さらに
図２において、破線はコンタクトホールである第２のマ
スク合わせ精度測定用パターン２ｂを示しており、金属
配線である第１のマスク合わせ精度測定用パターン２ａ
と同じように、その大きさは１０μｍ×４５μｍ程度で
ある。
【００９３】コンタクトホールである第２のマスク合わ
せ精度測定用パターン２ｂは、金属配線である第１のマ
スク合わせ精度測定用パターン２ａに対し櫛歯方向に３
μｍ程度平行にずらして平面的に重なるように設けてお
り、その櫛歯間距離は金属配線である第１のマスク合わ
せ精度測定用パターン２ａに比らべ、０．１μｍ大きく
なっている。
【００９４】さらにまた図２において、一点鎖線は第１
のゲート電極配線である第３のマスク合わせ精度測定用
パターン２ｅと第２のゲート電極配線である第３のマス
ク合わせ精度測定用パターン２ｆとを示しており、コン
タクトホールである第２のマスク合わせ精度測定用パタ
ーン２ｂと同じように、これらの大きさは１０μｍ×４
５μｍ程度である。
【００９５】第１のゲート電極配線である第３のマスク
合わせ精度測定用パターン２ｅは、コンタクトホールで
ある第２のマスク合わせ精度測定用パターン２ｂに対し
て櫛歯方向に３μｍ程度平行にずらして平面的に重なる
ように設けており、その櫛歯間距離はコンタクトホール
のマスク合わせ精度測定用パターン２ｂに比らべて、
０．１μｍ大きくなっている。
【００９６】さらにまた図２において、二点鎖線は素子
領域である第４のマスク合わせ精度測定用パターン２ｄ
を示しており、第２のゲート電極配線である第３のマス
ク合わせ精度測定用パターン２ｆと同じように、その大
きさは１０μｍ×４５μｍ程度である。
【００９７】素子領域である第４のマスク合わせ精度測
定用パターン２ｄは、第２のゲート電極配線である第３
のマスク合わせ精度測定用パターン２ｆに対して、櫛歯
方向に３μｍ程度平行にずらして平面的に重なるように
設けており、その櫛歯間距離は第２のゲート電極配線で
ある第３のマスク合わせ精度測定用パターン２ｆに比ら
べて、０．１μｍ大きくなっている。
【００９８】図１〜図３に示すように、本発明の半導体
装置では、半導体基板３上に熱酸化法によるフィールド
酸化膜４の形成と同時に素子領域である第４のマスク合
わせ精度測定用パターン２ｄを設けている。
【００９９】さらに半導体基板３上にゲート酸化膜１１
を設け、素子領域である第４のマスク合わせ精度測定用
パターン２ｄと重なる第１のゲート電極配線である第３
のマスク合わせ精度測定用パターン２ｅと、フィールド
酸化膜４上の第１のゲート電極配線である第３のマスク
合わせ精度測定用パターン２ｅと異なる領域に第２のゲ
ート電極配線である第３のマスク合わせ精度測定用パタ
ーン２ｆとを同時に設ける。
【０１００】さらにまた、半導体基板３上に層間絶縁膜
６を設け、層間絶縁膜６をホトリソとエッチング工程に
より加工した第２のゲート電極配線である第３のマスク
合わせ精度測定用パターン２ｆと重なるコンタクトホー
ルである第２のマスク合わせ精度測定用パターン２ｂを
設けている。
【０１０１】さらにまた、半導体基板３上に金属配線７
材料であるアルミニウム膜を設け、ホトリソ工程とエッ
チング工程により加工した金属配線７と入出力端子１の
形成と同時に、コンタクトホールである第２のマスク合
わせ精度測定用パターン２ｂと重なる金属配線である第
１のマスク合わせ精度測定用パターン２ａを設けてい
る。
【０１０２】図１から図３を用いて説明した本発明の実
施例における半導体装置では、金属配線である第１のマ
スク合わせ精度測定用パターン２ａは、コンタクトホー
ルのマスク合わせ精度測定用パターン２ｂと素子領域の
マスク合わせ精度測定用パターン２ｄを介し半導体基板
３と直接接続することはない。
【０１０３】この結果、本発明の半導体装置では、半導
体装置の動作に伴う入出力信号の供給と受信を目的に入
出力端子１に電圧を印加しても、半導体装置３内に不必
要な電流が流れることはない。
【０１０４】さらに、図１から図３を用いて説明した本
発明の実施例における半導体装置では、ホトリソ工程の
工程管理用測定パターンであるマスク合わせ精度測定用
パターン２ａ、２ｂ、２ｄ、２ｅ、２ｆを半導体基板３
上に設ける入出力端子１の平面領域内に備える。
【０１０５】したがって、本発明の実施例における半導
体装置においては、ホトリソ工程の工程管理用の測定パ
ターンである複数のマスク合わせ精度測定用パターン２
ａ、２ｂ、２ｄ、２ｅ、２ｆを配置するための専用の領
域を半導体基板３上に設ける必要がない。
【０１０６】つぎに、この図１から図３を用いて説明し
た本発明の半導体装置の構造を形成するための製造方法
を、図４から図８の断面図を用いて説明する。図４から
図８は、本発明の半導体装置の構造を形成するための製
造方法を工程順に示す断面図である。ここで図４から図
８は、本発明の半導体装置の構造を有す入出力端子１領
域を示している。
【０１０７】まずはじめに図４に示すように、半導体基
板３上に温度１０００℃の酸素雰囲気中にて酸化処理を
行い、膜厚２５ｎｍのパッド酸化膜８を形成する。
【０１０８】その後、ジクロロシラン（ＳｉＨ2 Ｃｌ
2 ）とアンモニア（ＮＨ3 ）とを反応性ガスとして用い
るＣＶＤ法により、パッド酸化膜８上にシリコン窒化膜
９を膜厚１５０ｎｍで形成する。
【０１０９】さらにホトレジスト１０を回転塗布法によ
ってシリコン窒化膜９の全面に形成し、所定のホトマス
クを用いて露光し、現像処理を行い、ホトレジスト１０
を素子領域である第４のマスク合わせ精度測定用パター
ン２ｄ上に残存するようにパターニングする。
【０１１０】その後、このパターニングしたホトレジス
ト１０をエッチングマスクとして使用し、反応性ガスに
三フッ化メタン（ＣＨＦ3 ）と六フッ化イオウ（ＳＦ
6 ）とヘリウム（Ｈｅ）とを用いるドライエッチング法
により、シリコン窒化膜９を素子領域である第４のマス
ク合わせ精度測定用パターン２ｄを形成するようにパタ
ーニングする。
【０１１１】つぎに図５に示すように、エッチングマス
クとして使用したホトレジスト１０を除去する。
【０１１２】その後、シリコン窒化膜９を耐酸化膜とし
て用い、温度１０００℃の酸素雰囲気中における選択酸
化処理により、フィールド酸化膜４を膜厚５５０ｎｍで
形成する。
【０１１３】この結果、素子領域である第４のマスク合
わせ精度測定用パターン２ｄの周囲にフィールド酸化膜
４を形成することができる。
【０１１４】つぎに図６に示すように、シリコン窒化膜
９を温度１６０℃に加熱した熱リン酸（Ｈ3 ＰＯ4 ）を
用いて除去し、さらにバッファードフッ酸溶液を用いて
パッド酸化膜８を除去する。
【０１１５】その後、酸化拡散炉を用い１０００℃の酸
素雰囲気中にて、膜厚２０ｎｍのゲート酸化膜１１を形
成する。さらに、反応ガスにモノシランを用いるＣＶＤ
法により、全面に多結晶シリコン膜を膜厚３５０ｎｍで
形成する。
【０１１６】さらにまたホトレジスト１０を回転塗布法
により多結晶シリコン膜の全面に形成し、所定のホトマ
スクを用いて露光し、現像処理を行い、ホトレジスト１
０を第１のゲート電極配線である第３のマスク合わせ精
度測定用パターン２ｅと第２のゲート電極配線である第
３のマスク合わせ精度測定用パターン２ｆ上に残存する
ようにパターニングする。
【０１１７】このとき、第１のゲート電極配線である第
３のマスク合わせ精度測定用パターン２ｅは、素子領域
である第４のマスク合わせ精度測定用パターン２ｄと重
ね合うようにパターニングする。
【０１１８】その後、このパターニングしたホトレジス
ト１０をエッチングマスクとして使用し、反応性ガスに
六フッ化イオウ（ＳＦ6 ）と塩素（Ｃｌ2 ）と二フッ化
メタン（ＣＨ2 Ｆ2 ）とを用いて、異方性エッチングに
より多結晶シリコン膜をエッチングし、第１のゲート電
極配線である第３のマスク合わせ精度測定用パターン２
ｅと第２のゲート電極配線である第３のマスク合わせ精
度測定用パターン２ｆを形成するようにパターニングす
る。
【０１１９】つぎに図７に示すように、エッチングマス
クとして使用したホトレジスト１０を除去する。
【０１２０】その後、反応性ガスとしてモノシラン（Ｓ
ｉＨ4 ）とジボラン（Ｂ2 Ｈ6）とフォスフィン（ＰＨ3
）とを用い、ＣＶＤ法によりリンとボロンとを含むシ
リコン酸化膜からなる層間絶縁膜６を膜厚５００ｎｍで
形成する。
【０１２１】さらにホトレジスト１０を回転塗布法によ
り層間絶縁膜６上の全面に形成し、所定のホトマスクを
用いて露光し、現像処理を行い、ホトレジスト１０をコ
ンタクトホールであるマスク合わせ精度測定用パターン
２ｂが開口するするようにパターニングする。
【０１２２】このとき、コンタクトホールであるマスク
合わせ精度測定用パターン２ｂは、第２のゲート電極配
線でる第３のマスク合わせ精度測定用パターン２ｆと重
ね合うようにパターニングする。
【０１２３】その後、このパターニングしたホトレジス
ト１０をエッチングマスクとして使用し、三フッ化メタ
ン（ＣＨＦ3 ）と二フッ化メタン（ＣＨ2 Ｆ2 ）とを反
応性ガスに用いてドライエッチング法により、層間絶縁
膜６をコンタクトホールであるマスク合わせ精度測定用
パターン２ｂを形成するようにパターニングする。
【０１２４】つぎに図８に示すように、エッチングマス
クとして使用したホトレジスト１０を除去する。
【０１２５】その後、全面にスパッタリング法により金
属配線の材料であるアルミニウム膜を膜厚８００ｎｍで
形成する。
【０１２６】さらにホトレジスト１０を回転塗布法によ
ってアルミニウム膜上の全面に形成し、所定のホトマス
クを用いて露光し、現像処理を行い、ホトレジスト１０
を金属配線である第１のマスク合わせ精度測定用パター
ン２ａ上に残存するようにパターニングする。
【０１２７】このとき、金属配線である第１のマスク合
わせ精度測定用パターン２ａは、入出力端子１の平面領
域内に５μｍ程度の隙間を介すように設け、コンタクト
ホールである第２のマスク合わせ精度測定用パターン２
ｂと重ね合うようにパターニングする。
【０１２８】その後、このパターニングしたホトレジス
ト１０をエッチングマスクとして使用し、反応性ガスに
三塩化ホウ素（ＢＣｌ3 ）と塩素（Ｃｌ2 ）とを用いて
ドライエッチング法により、アルミニウム膜を金属配線
のマスク合わせ精度測定用パターン２ｂを形成するよう
に入出力端子１と同時にパターニングし、さらにその
後、エッチングマスクとして使用したホトレジスト１０
を除去する。
【０１２９】図４から図８を用いて説明した本発明の実
施例における製造方法により作成した半導体装置では、
金属配線である第１のマスク合わせ精度測定用パターン
２ａは、層間絶縁膜６により第１のゲート電極配線であ
る第３のマスク合わせ精度測定用パターン２ｅと素子領
域である第４のマスク合わせ精度測定用パターン２ｄと
電気的に絶縁分離している。
【０１３０】このため、金属配線である第１のマスク合
わせ精度測定用パターン２ａはコンタクトホールのマス
ク合わせ精度測定用パターン２ｂと素子領域のマスク合
わせ精度測定用パターン２ｄを介し半導体基板３と直接
接続することはない。
【０１３１】この結果、本発明の実施例における半導体
装置では、半導体装置の動作にともなう入出力信号の供
給と受信を目的に入出力端子１に電圧を印加しても、半
導体装置３内に不必要な電流が流れることはない。
【０１３２】さらに、図４から図８を用いて説明した本
発明の実施例における製造方法により作成した半導体装
置では、ホトリソ工程の工程管理用測定パターンである
複数のマスク合わせ精度測定用パターン２ａ、２ｂ、２
ｄ、２ｅ、２ｆを半導体基板３上に設ける入出力端子１
の平面領域内に備える。
【０１３３】この結果、本発明の実施例における製造方
法により作成した半導体装置では、マスク合わせ精度測
定用パターン２ａ、２ｂ、２ｄ、２ｅ、２ｆを配置する
ための専用の領域を半導体基板３上に設ける必要がな
い。
【０１３４】なお、本発明の実施例の説明では、ホトリ
ソ工程の工程管理用測定パターンであるマスク合わせ精
度測定用パターン２ａ、２ｂ、２ｄ、２ｅ、２ｆをすべ
て、一つの入出力端子１の平面領域内に設けているが、
複数箇所の入出力端子１領域に分割して設けても、以上
説明した本発明の実施例と同様の効果が得られる。
【０１３５】さらに、本発明の実施例の説明では、半導
体基板３上に直接フィールド酸化膜４を形成し、素子領
域である第４のマスク合わせ精度測定用パターン２ｄを
設けているが、ウェルを形成し、ウェルであるマスク合
わせ精度測定用パターンを設けた後、ウェルであるマス
ク合わせ精度測定用パターンと重なるように素子領域で
ある第４のマスク合わせ精度測定用パターン２ｄを設け
ても、以上説明した本発明の実施例と同様の効果が得ら
れる。
【０１３６】さらにまた、本発明の実施例の説明では、
第１のゲート電極配線である第３のマスク合わせ精度測
定用パターン２ｅと第２のゲート電極配線である第３の
マスク合わせ精度測定用パターン２ｆを同時に異なる領
域に設け、半導体装置の製造工程途中にてマスク合わせ
精度測定用パターン２ａ、２ｂ、２ｄ、２ｅ、２ｆの設
置領域を変更することにより金属配線である第１のマス
ク合わせ精度測定用パターン２ａが半導体基板３と接続
するのを抑制している。
【０１３７】しかしながら、第１のコンタクトホールで
ある第２のマスク合わせ精度測定用パターンと第２のコ
ンタクトホールである第２のマスク合わせ精度測定用パ
ターンとを同時に異なる領域に設け、マスク合わせ精度
測定用パターン２ａ、２ｂ、２ｄ、２ｅ、２ｆの設置領
域を変更しても、以上説明した本発明の実施例と同様の
効果が得られる。
【０１３８】さらにまた、以上説明した本発明の実施例
の説明においては、ホトリソ工程の工程管理用の測定パ
ターンであるマスク合わせ精度測定用パターン２ａ、２
ｂ、２ｄ、２ｅ、２ｆを入出力端子１と同じ平面領域内
に設けているが、マスク合わせ精度測定用パターン２
ａ、２ｂ、２ｄ、２ｅ、２ｆの配置が可能な面積を有す
る金属配線と同じ平面領域内に設けても、以上説明した
本発明の実施例と同様の効果が得られる。
【０１３９】さらにまた、以上説明した本発明の実施例
の説明では、入出力端子１と金属配線と同じ平面領域に
ホトリソ工程の工程管理測定用パターンであるマスク合
わせ精度測定用パターン２ａ、２ｂ、２ｄ、２ｅ、２ｆ
を設けているが、マスク合わせマークを設けても、以上
説明した本発明の実施例と同様の効果が得られる。
【０１４０】
【発明の効果】以上の説明で明らかなように、本発明の
半導体装置では、半導体装置の動作にともなう入出力信
号の供給と受信を目的に入出力端子１に電圧を印加して
も、マスク合わせ精度測定用パターンとマスク合わせマ
ークを介し、半導体基板内に不必要な電流が流れること
はない。
【０１４１】したがって、半導体装置を精度よく制御す
ること可能であることから半導体装置の安定した歩留ま
り確保に大きく寄与する。
【０１４２】さらに、本発明の半導体装置ではマスク合
わせ精度測定用パターンとマスク合わせマークを配置す
るための専用の領域を半導体基板上に設ける必要がな
い。
【０１４３】この結果、半導体装置の製造に必要とする
面積がマスク合わせ精度測定用パターンとマスク合わせ
マークの領域分だけ小さくなり、半導体基板の面積効率
の向上に大きく寄与することから、一枚の半導体基板か
ら得られる半導体装置の絶対的個数は増加する結果とな
る。
【図面の簡単な説明】
【図１】本発明の実施例における半導体装置の構造を示
す平面図である。
【図２】本発明の実施例における半導体装置の構造を示
す平面図である。
【図３】本発明の実施例における半導体装置の構造を示
す断面図である。
【図４】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図５】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図６】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図７】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図８】本発明の実施例における半導体装置の製造方法
を示す断面図である。
【図９】従来技術における半導体装置の構造を示す平面
図である。
【図１０】従来技術における半導体装置の構造を示す平
面図である。
【図１１】従来技術における半導体装置の構造を示す断
面図である。
【符号の説明】
１ 入出力端子 ２ａ 第１のマスク合わせ精度測定用パターン ２ｂ 第２のマスク合わせ精度測定用パターン ２ｃ 第３のマスク合わせ精度測定用パターン ２ｄ 第４のマスク合わせ精度測定用パターン ２ｅ 第３のマスク合わせ精度測定用パターン ２ｆ 第３のマスク合わせ精度測定用パターン ３ 半導体基板 ４ フィールド酸化膜 ６ 層間絶縁膜

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に設けるマスク合わせ精度
    測定用パターンと、マスク合わせ精度測定用パターンの
    上部に設ける入出力端子とを備えることを特徴とする半
    導体装置。
  2. 【請求項２】 半導体基板上に設けるマスク合わせ精度
    測定用パターンと、マスク合わせ精度測定用パターンの
    上部に設ける金属配線とを備えることを特徴とする半導
    体装置。
  3. 【請求項３】 半導体基板上に設ける工程の異なる複数
    のマスク合わせ精度測定用パターンと、マスク合わせ精
    度測定用パターンの上部に設ける異なる入出力端子とを
    備えることを特徴とする半導体装置。
  4. 【請求項４】 半導体基板上に設ける工程の異なる複数
    のマスク合わせ精度測定用パターンと、マスク合わせ精
    度測定用パターンの上部に設ける異なる金属配線とを備
    えることを特徴とする半導体装置。
  5. 【請求項５】 半導体基板上に設ける入出力端子と、入
    出力端子内に隙間を介し設ける金属配線用のマスク合わ
    せ精度測定用パターンとを備えることを特徴とする半導
    体装置。
  6. 【請求項６】 半導体基板上に設ける金属配線と、金属
    配線内に隙間を介し設ける金属配線用のマスク合わせ精
    度測定用パターンとを備えることを特徴とする半導体装
    置。
  7. 【請求項７】 半導体基板上に設ける工程の異なる複数
    のマスク合わせ精度測定用パターンと、マスク合わせ精
    度測定用パターンの上部に設ける一つの入出力端子とを
    備えることを特徴とする半導体装置。
  8. 【請求項８】 半導体基板上に設ける工程の異なる複数
    のマスク合わせ精度測定用パターンと、マスク合わせ精
    度測定用パターンの上部に設ける一つの金属配線とを備
    えることを特徴とする半導体装置。
  9. 【請求項９】 半導体基板上に設けるマスク合わせマー
    クと、マスク合わせマークの上部に設ける入出力端子と
    を備えることを特徴とする半導体装置。
  10. 【請求項１０】 半導体基板上に設けるマスク合わせマ
    ークと、マスク合わせマークの上部に設ける金属配線と
    を備えることを特徴とする半導体装置。
  11. 【請求項１１】 半導体基板上に設ける工程の異なる複
    数のマスク合わせマークと、マスク合わせマークの上部
    に設ける異なる入出力端子とを備えることを特徴とする
    半導体装置。
  12. 【請求項１２】 半導体基板上に設ける工程の異なる複
    数のマスク合わせマークと、マスク合わせマークの上部
    に設ける異なる金属配線とを備えることを特徴とする半
    導体装置。
  13. 【請求項１３】 半導体基板上に設ける入出力端子と、
    入出力端子内に隙間を介し設ける金属配線用のマスク合
    わせマークとを備えることを特徴とする半導体装置。
  14. 【請求項１４】 半導体基板上に設ける金属配線と、金
    属配線内に隙間を介し設ける金属配線用のマスク合わせ
    マークとを備えることを特徴とする半導体装置。
  15. 【請求項１５】 半導体基板上に設ける工程の異なる複
    数のマスク合わせマークと、マスク合わせマークの上部
    に設ける一つの入出力端子とを備えることを特徴とする
    半導体装置。
  16. 【請求項１６】 半導体基板上に設ける工程の異なる複
    数のマスク合わせマークと、マスク合わせマークの上部
    に設ける一つの金属配線とを備えることを特徴とする半
    導体装置。
  17. 【請求項１７】 半導体基板にウェルであるマスク合わ
    せ精度測定用パターンを形成する工程と、フィールド酸
    化膜を形成し、ウェルであるマスク合わせ精度測定用パ
    ターンと重なるように素子領域であるマスク合わせ精度
    測定用パターンを形成する工程と、ゲート酸化膜を形成
    し、素子領域であるマスク合わせ精度測定用パターンと
    重なる第１のゲート電極配線であるマスク合わせ精度測
    定用パターンとフィールド酸化膜上に設ける第２のゲー
    ト電極配線であるマスク合わせ精度測定用パターンとを
    同時に形成する工程と、ソースとドレインである高濃度
    拡散層と層間絶縁膜を形成し、第２のゲート電極配線で
    あるマスク合わせ精度測定用パターンに重なるようにコ
    ンタクトホールであるマスク合わせ精度測定用パターン
    を形成する工程と、コンタクトホールであるマスク合わ
    せ精度測定用パターンと重なるように金属配線であるマ
    スク合わせ精度測定用パターンを入出力端子を設ける平
    面領域内に形成する工程とを有することを特徴とする半
    導体装置の製造方法。
  18. 【請求項１８】 半導体基板にウェルであるマスク合わ
    せ精度測定用パターンを形成する工程と、フィールド酸
    化膜を形成し、ウェルであるマスク合わせ精度測定用パ
    ターンと重なるように素子領域であるマスク合わせ精度
    測定用パターンを形成する工程と、ゲート酸化膜を形成
    し、素子領域であるマスク合わせ精度測定用パターンと
    重なる第１のゲート電極配線であるマスク合わせ精度測
    定用パターンとフィールド酸化膜上に設ける第２のゲー
    ト電極配線であるマスク合わせ精度測定用パターンとを
    同時に形成する工程と、ソースとドレインである高濃度
    拡散層と層間絶縁膜を形成し、第２のゲート電極配線で
    あるマスク合わせ精度測定用パターンに重なるようにコ
    ンタクトホールであるマスク合わせ精度測定用パターン
    を形成する工程と、コンタクトホールであるマスク合わ
    せ精度測定用パターンと重なるように金属配線であるマ
    スク合わせ精度測定用パターンを金属配線を設ける平面
    領域内に形成する工程とを有することを特徴とする半導
    体装置の製造方法。
  19. 【請求項１９】 半導体基板にウェルであるマスク合わ
    せ精度測定用パターンを形成する工程と、フィールド酸
    化膜を形成し、ウェルであるマスク合わせ精度測定用パ
    ターンと重なるように素子領域であるマスク合わせ精度
    測定用パターンを形成する工程と、ゲート酸化膜を形成
    し、素子領域であるマスク合わせ精度測定用パターンと
    重なるようにゲート電極配線であるマスク合わせ精度測
    定用パターンを形成する工程と、ソースとドレインであ
    る高濃度拡散層と層間絶縁膜を形成し、ゲート電極配線
    であるマスク合わせ精度測定用パターンに重なる第１の
    コンタクトホールであるマスク合わせ精度測定用パター
    ンとフィールド酸化膜領域上に設ける第２のコンタクト
    ホールであるマスク合わせ精度測定用パターンとを層間
    絶縁膜のみを除去するエッチングにより同時に形成する
    工程と、第２のコンタクトホールであるマスク合わせ精
    度測定用パターンと重なるように金属配線のマスク合わ
    せ精度測定用パターンを入出力端子を設ける平面領域内
    に形成する工程とを有することを特徴とする半導体装置
    の製造方法。
  20. 【請求項２０】 半導体基板にウェルであるマスク合わ
    せ精度測定用パターンを形成する工程と、フィールド酸
    化膜を形成し、ウェルであるマスク合わせ精度測定用パ
    ターンと重なるように素子領域であるマスク合わせ精度
    測定用パターンを形成する工程と、ゲート酸化膜を形成
    し、素子領域であるマスク合わせ精度測定用パターンと
    重なるようにゲート電極配線であるマスク合わせ精度測
    定用パターンを形成する工程と、ソースとドレインであ
    る高濃度拡散層と層間絶縁膜を形成し、ゲート電極配線
    であるマスク合わせ精度測定用パターンに重なる第１の
    コンタクトホールであるマスク合わせ精度測定用パター
    ンとフィールド酸化膜領域上に設ける第２のコンタクト
    ホールであるマスク合わせ精度測定用パターンとを層間
    絶縁膜のみを除去するエッチングにより同時に形成する
    工程と、第２のコンタクトホールであるマスク合わせ精
    度測定用パターンと重なるように金属配線であるマスク
    合わせ精度測定用パターンを金属配線を設ける平面領域
    内に形成する工程とを有することを特徴とする半導体装
    置の製造方法。
  21. 【請求項２１】 半導体基板にフィールド酸化膜形成と
    同時に素子領域であるマスク合わせ精度測定用パターン
    を形成する工程と、ゲート酸化膜を形成し、素子領域で
    あるマスク合わせ精度測定用パターンと重なる第１のゲ
    ート電極配線であるマスク合わせ精度測定用パターンと
    フィールド酸化膜上に設ける第２のゲート電極配線であ
    るマスク合わせ精度測定用パターンを同時に形成する工
    程と、ソースとドレインである高濃度拡散層と層間絶縁
    膜を形成し、第２のゲート電極配線であるマスク合わせ
    精度測定用パターンに重なるようにコンタクトホールで
    あるマスク合わせ精度測定用パターンを形成する工程
    と、コンタクトホールであるマスク合わせ精度測定用パ
    ターンと重なるように金属配線であるマスク合わせ精度
    測定用パターンを入出力端子を設ける平面領域内に形成
    する工程とを有することを特徴とする半導体装置の製造
    方法。
  22. 【請求項２２】 半導体基板にフィールド酸化膜形成と
    同時に素子領域であるマスク合わせ精度測定用パターン
    を形成する工程と、ゲート酸化膜を形成し、素子領域で
    あるマスク合わせ精度測定用パターンと重なる第１のゲ
    ート電極配線であるマスク合わせ精度測定用パターンと
    フィールド酸化膜上に設ける第２のゲート電極配線であ
    るマスク合わせ精度測定用パターンを同時に形成する工
    程と、ソースとドレインである高濃度拡散層と層間絶縁
    膜を形成し、第２のゲート電極配線であるマスク合わせ
    精度測定用パターンに重なるようにコンタクトホールで
    あるマスク合わせ精度測定用パターンを形成する工程
    と、コンタクトホールであるマスク合わせ精度測定用パ
    ターンと重なるように金属配線であるマスク合わせ精度
    測定用パターンを金属配線を設ける平面領域内に形成す
    る工程とを有することを特徴とする半導体装置の製造方
    法。
  23. 【請求項２３】 半導体基板にフィールド酸化膜形成と
    同時に素子領域であるマスク合わせ精度測定用パターン
    を形成する工程と、ゲート酸化膜を形成し、素子領域で
    あるマスク合わせ精度測定用パターンと重なるようにゲ
    ート電極配線であるマスク合わせ精度測定用パターンを
    形成する工程と、ソースとドレインである高濃度拡散層
    と層間絶縁膜を形成し、ゲート電極配線であるマスク合
    わせ精度測定用パターンに重なる第１のコンタクトホー
    ルであるマスク合わせ精度測定用パターンとフィールド
    酸化膜領域上に設ける第２のコンタクトホールであるマ
    スク合わせ精度測定用パターンとを層間絶縁膜のみを除
    去するエッチングにより同時に形成する工程と、第２の
    コンタクトホールであるマスク合わせ精度測定用パター
    ンと重なるように金属配線であるマスク合わせ精度測定
    用パターンを入出力端子を設ける平面領域内に形成する
    工程とを有することを特徴とする半導体装置の製造方
    法。
  24. 【請求項２４】 半導体基板にフィールド酸化膜形成と
    同時に素子領域であるマスク合わせ精度測定用パターン
    を形成する工程と、ゲート酸化膜を形成し、素子領域で
    あるマスク合わせ精度測定用パターンと重なるようにゲ
    ート電極配線であるマスク合わせ精度測定用パターンを
    形成する工程と、ソースとドレインである高濃度拡散層
    と層間絶縁膜を形成し、ゲート電極配線であるマスク合
    わせ精度測定用パターンに重なる第１のコンタクトホー
    ルであるマスク合わせ精度測定用パターンとフィールド
    酸化膜領域上に設ける第２のコンタクトホールであるマ
    スク合わせ精度測定用パターンとを層間絶縁膜のみを除
    去するエッチングにより同時に形成する工程と、第２の
    コンタクトホールであるマスク合わせ精度測定用パター
    ンと重なるように金属配線であるマスク合わせ精度測定
    用パターンを金属配線を設ける平面領域内に形成する工
    程とを有することを特徴とする半導体装置の製造方法。
  25. 【請求項２５】 半導体基板にウェルであるマスク合わ
    せマークを形成する工程と、フィールド酸化膜を形成
    し、ウェルであるマスク合わせマークと重なるように素
    子領域であるマスク合わせマークを形成する工程と、ゲ
    ート酸化膜を形成し、素子領域であるマスク合わせマー
    クと重なる第１のゲート電極配線であるマスク合わせマ
    ークとフィールド酸化膜上に設ける第２のゲート電極配
    線であるマスク合わせマークとを同時に形成する工程
    と、ソースとドレインである高濃度拡散層と層間絶縁膜
    を形成し、第２のゲート電極配線であるマスク合わせマ
    ークに重なるようにコンタクトホールであるマスク合わ
    せマークを形成する工程と、コンタクトホールであるマ
    スク合わせマークと重なるように金属配線であるマスク
    合わせマークを入出力端子を設ける平面領域内に形成す
    る工程とを有することを特徴とする半導体装置の製造方
    法。
  26. 【請求項２６】 半導体基板にウェルであるマスク合わ
    せマークを形成する工程と、フィールド酸化膜を形成
    し、ウェルであるマスク合わせマークと重なるように素
    子領域であるマスク合わせマークを形成する工程と、ゲ
    ート酸化膜を形成し、素子領域であるマスク合わせマー
    クと重なる第１のゲート電極配線であるマスク合わせマ
    ークとフィールド酸化膜上に設ける第２のゲート電極配
    線であるマスク合わせマークとを同時に形成する工程
    と、ソースとドレインである高濃度拡散層と層間絶縁膜
    を形成し、第２のゲート電極配線であるマスク合わせマ
    ークに重なるようにコンタクトホールであるマスク合わ
    せマークを形成する工程と、コンタクトホールであるマ
    スク合わせマークと重なるように金属配線であるマスク
    合わせマークを金属配線を設ける平面領域内に形成する
    工程とを有することを特徴とする半導体装置の製造方
    法。
  27. 【請求項２７】 半導体基板にウェルであるマスク合わ
    せマークを形成する工程と、フィールド酸化膜を形成
    し、ウェルであるマスク合わせマークと重なるように素
    子領域であるマスク合わせマークを形成する工程と、ゲ
    ート酸化膜を形成し、素子領域であるマスク合わせマー
    クと重なるようにゲート電極配線であるマスク合わせマ
    ークを形成する工程と、ソースとドレインである高濃度
    拡散層と層間絶縁膜を形成し、ゲート電極配線であるマ
    スク合わせマークに重なる第１のコンタクトホールであ
    るマスク合わせマークとフィールド酸化膜領域上に設け
    る第２のコンタクトホールであるマスク合わせマークと
    を層間絶縁膜のみを除去するエッチングにより同時に形
    成する工程と、第２のコンタクトホールであるマスク合
    わせマークと重なるように金属配線であるマスク合わせ
    マークを入出力端子を設ける平面領域内に形成する工程
    とを有することを特徴とする半導体装置の製造方法。
  28. 【請求項２８】 半導体基板にウェルであるマスク合わ
    せマークを形成する工程と、フィールド酸化膜を形成
    し、ウェルであるマスク合わせマークと重なるように素
    子領域であるマスク合わせマークを形成する工程と、ゲ
    ート酸化膜を形成し、素子領域であるマスク合わせマー
    クと重なるようにゲート電極配線であるマスク合わせマ
    ークを形成する工程と、ソースとドレインである高濃度
    拡散層と層間絶縁膜を形成し、ゲート電極配線であるマ
    スク合わせマークに重なる第１のコンタクトホールであ
    るマスク合わせマークとフィールド酸化膜領域上に設け
    る第２のコンタクトホールであるマスク合わせマークと
    を層間絶縁膜のみを除去するエッチングにより同時に形
    成する工程と、第２のコンタクトホールであるマスク合
    わせマークと重なるように金属配線であるマスク合わせ
    マークを金属配線を設ける平面領域内に形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  29. 【請求項２９】 半導体基板にフィールド酸化膜の形成
    と同時に素子領域であるマスク合わせマークを形成する
    工程と、ゲート酸化膜を形成し、素子領域であるマスク
    合わせマークと重なる第１のゲート電極配線であるマス
    ク合わせマークとフィールド酸化膜上に設ける第２のゲ
    ート電極配線であるマスク合わせマークとを同時に形成
    する工程と、ソースとドレインである高濃度拡散層と層
    間絶縁膜を形成し、第２のゲート電極配線であるマスク
    合わせマークに重なるようにコンタクトホールであるマ
    スク合わせマークを形成する工程と、コンタクトホール
    であるマスク合わせマークと重なるように金属配線であ
    るマスク合わせマークを入出力端子を設ける平面領域内
    に形成する工程とを有することを特徴とする半導体装置
    の製造方法。
  30. 【請求項３０】 半導体基板にフィールド酸化膜の形成
    と同時に素子領域であるマスク合わせマークを形成する
    工程と、ゲート酸化膜を形成し、素子領域であるマスク
    合わせマークと重なる第１のゲート電極配線であるマス
    ク合わせマークとフィールド酸化膜上に設ける第２のゲ
    ート電極配線であるマスク合わせマークとを同時に形成
    する工程と、ソースとドレインである高濃度拡散層と層
    間絶縁膜を形成し、第２のゲート電極配線であるマスク
    合わせマークに重なるようにコンタクトホールであるマ
    スク合わせマークを形成する工程と、コンタクトホール
    であるマスク合わせマークと重なるように金属配線であ
    るマスク合わせマークを金属配線を設ける平面領域内に
    形成する工程とを有することを特徴とする半導体装置の
    製造方法。
  31. 【請求項３１】 半導体基板にフィールド酸化膜の形成
    と同時に素子領域であるマスク合わせマークを形成する
    工程と、ゲート酸化膜を形成し、素子領域であるマスク
    合わせマークと重なるようにゲート電極配線であるマス
    ク合わせマークを形成する工程と、ソースとドレインで
    ある高濃度拡散層と層間絶縁膜を形成し、ゲート電極配
    線であるマスク合わせマークに重なる第１のコンタクト
    ホールであるマスク合わせマークとフィールド酸化膜領
    域上に設ける第２のコンタクトホールであるマスク合わ
    せマークとを層間絶縁膜のみを除去するエッチングによ
    り同時に形成する工程と、第２のコンタクトホールであ
    るマスク合わせマークと重なるように金属配線であるマ
    スク合わせマークを入出力端子を設ける平面領域内に形
    成する工程とを有することを特徴とする半導体装置の製
    造方法。
  32. 【請求項３２】 半導体基板にフィールド酸化膜の形成
    と同時に素子領域であるマスク合わせマークを形成する
    工程と、ゲート酸化膜を形成し、素子領域であるマスク
    合わせマークと重なるようにゲート電極配線であるマス
    ク合わせマークを形成する工程と、ソースとドレインで
    ある高濃度拡散層と層間絶縁膜を形成し、ゲート電極配
    線であるマスク合わせマークに重なる第１のコンタクト
    ホールであるマスク合わせマークとフィールド酸化膜領
    域上に設ける第２のコンタクトホールであるマスク合わ
    せマークとを層間絶縁膜のみを除去するエッチングによ
    り同時に形成する工程と、第２のコンタクトホールであ
    るマスク合わせマークと重なるように金属配線であるマ
    スク合わせマークを金属配線を設ける平面領域内に形成
    する工程とを有することを特徴とする半導体装置の製造
    方法。
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* Cited by examiner, † Cited by third party
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JP2015070251A (ja) * 2013-10-01 2015-04-13 富士通セミコンダクター株式会社 半導体装置、及び半導体装置の製造方法

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