JPH09205190A - 隣接して形成された複数のシリコン・フォト・ダイオード素子を有する半導体集積回路装置及びその製造方法 - Google Patents
隣接して形成された複数のシリコン・フォト・ダイオード素子を有する半導体集積回路装置及びその製造方法Info
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- JPH09205190A JPH09205190A JP8123407A JP12340796A JPH09205190A JP H09205190 A JPH09205190 A JP H09205190A JP 8123407 A JP8123407 A JP 8123407A JP 12340796 A JP12340796 A JP 12340796A JP H09205190 A JPH09205190 A JP H09205190A
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】
【課題】 低クロストーク・広帯域特性を有する半導体
集積回路装置およびその製造方法を提供する。 【解決手段】 本発明は、Ｐ型の半導体基板とこの半導
体基板の表面上に形成されたＮ型のエピタキシャル成長
層とのＰＮ接合部をダイオード領域部となすシリコン・
フォト・ダイオード素子を複数備え、これら複数のシリ
コン・フォト・ダイオード素子が隣接し、かつ、上記エ
ピタキシャル成長層の表面から上記半導体基板の表面ま
で達するＰ型の分離領域にて分離されて形成される半導
体集積回路装置において、分離領域及び半導体基板の少
なくとも一方に形成され、接地電位より高い電位が印加
されるＮ型の電荷吸収領域を設けたものである。さら
に、その半導体集積回路装置の製造方法を提供する。
集積回路装置およびその製造方法を提供する。 【解決手段】 本発明は、Ｐ型の半導体基板とこの半導
体基板の表面上に形成されたＮ型のエピタキシャル成長
層とのＰＮ接合部をダイオード領域部となすシリコン・
フォト・ダイオード素子を複数備え、これら複数のシリ
コン・フォト・ダイオード素子が隣接し、かつ、上記エ
ピタキシャル成長層の表面から上記半導体基板の表面ま
で達するＰ型の分離領域にて分離されて形成される半導
体集積回路装置において、分離領域及び半導体基板の少
なくとも一方に形成され、接地電位より高い電位が印加
されるＮ型の電荷吸収領域を設けたものである。さら
に、その半導体集積回路装置の製造方法を提供する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、低クロストーク及
び広帯域特性を有するシリコン・フォト・ダイオード素
子が複数隣接して形成された半導体集積回路装置及びそ
の製造方法に関するものである。
び広帯域特性を有するシリコン・フォト・ダイオード素
子が複数隣接して形成された半導体集積回路装置及びそ
の製造方法に関するものである。
【０００２】より詳細には、Ｐ型の半導体基板とこの半
導体基板の表面上に形成されたＮ型のエピタキシャル成
長層とのＰＮ接合部をダイオード領域部となすシリコン
・フォト・ダイオード素子を複数備え、これら複数のシ
リコン・フォト・ダイオード素子が隣接し、かつ、エピ
タキシャル成長層の表面から半導体基板の表面まで達す
るＰ型の分離領域にて分離されて形成される半導体集積
回路装置に係わり、特に、分離領域及び半導体基板の少
なくとも一方に、接地電位より高い電位が印加され、分
離領域あるいはダイオード領域部以外の半導体基板内に
光励起される電子を吸収するＮ型の電荷吸収領域を設け
た半導体集積回路装置及びその製造方法に関するもので
ある。
導体基板の表面上に形成されたＮ型のエピタキシャル成
長層とのＰＮ接合部をダイオード領域部となすシリコン
・フォト・ダイオード素子を複数備え、これら複数のシ
リコン・フォト・ダイオード素子が隣接し、かつ、エピ
タキシャル成長層の表面から半導体基板の表面まで達す
るＰ型の分離領域にて分離されて形成される半導体集積
回路装置に係わり、特に、分離領域及び半導体基板の少
なくとも一方に、接地電位より高い電位が印加され、分
離領域あるいはダイオード領域部以外の半導体基板内に
光励起される電子を吸収するＮ型の電荷吸収領域を設け
た半導体集積回路装置及びその製造方法に関するもので
ある。
【０００３】
【従来の技術】図３４は、従来技術における複数のシリ
コン・フォト・ダイオード素子（ＳＰＤ）が半導体基板
に隣接し、かつ、分離領域にて分離されて形成された半
導体集積回路装置を示す要部断面図である。
コン・フォト・ダイオード素子（ＳＰＤ）が半導体基板
に隣接し、かつ、分離領域にて分離されて形成された半
導体集積回路装置を示す要部断面図である。
【０００４】図３４において、１は電気的に接地される
Ｐ型の半導体基板（Ｐ−ｓｕｂ）、２、３はこの半導体
基板の表面上に形成され、Ｐ型の分離領域４にて分離さ
れたＮ型のエピタキシャル成長層（Ｎ−ｅｐｉ）で、そ
れぞれが上記半導体基板１とのＰＮ接合部をシリコン・
フォト・ダイオード素子のダイオード領域９、１０とな
す。５、６は上記エピタキシャル成長層２、３にそれぞ
れ拡散または注入された上記エピタキシャル成長層２、
３より高濃度のＮ型のカソード電極取り出し領域、７、
８はこれらカソード電極取り出し領域にそれぞれオーミ
ック接触された上記シリコン・フォト・ダイオード素子
のカソード電極である。
Ｐ型の半導体基板（Ｐ−ｓｕｂ）、２、３はこの半導体
基板の表面上に形成され、Ｐ型の分離領域４にて分離さ
れたＮ型のエピタキシャル成長層（Ｎ−ｅｐｉ）で、そ
れぞれが上記半導体基板１とのＰＮ接合部をシリコン・
フォト・ダイオード素子のダイオード領域９、１０とな
す。５、６は上記エピタキシャル成長層２、３にそれぞ
れ拡散または注入された上記エピタキシャル成長層２、
３より高濃度のＮ型のカソード電極取り出し領域、７、
８はこれらカソード電極取り出し領域にそれぞれオーミ
ック接触された上記シリコン・フォト・ダイオード素子
のカソード電極である。
【０００５】なお、１１〜１３は上記分離領域４あるい
はダイオード領域部９、１０以外の半導体基板１内に光
励起される電子の移動経路を示し、１４は上記シリコン
・フォト・ダイオード素子のダイオード領域９、１０に
照射される光の強度分布を示す。
はダイオード領域部９、１０以外の半導体基板１内に光
励起される電子の移動経路を示し、１４は上記シリコン
・フォト・ダイオード素子のダイオード領域９、１０に
照射される光の強度分布を示す。
【０００６】このように構成されたシリコン・フォト・
ダイオード素子に要求される動作は、理想的には、照射
された入射光によってダイオード領域部９、１０に生じ
る空乏層内に励起された電子のみを信号として検出する
ことにある。
ダイオード素子に要求される動作は、理想的には、照射
された入射光によってダイオード領域部９、１０に生じ
る空乏層内に励起された電子のみを信号として検出する
ことにある。
【０００７】
【発明が解決しようとする課題】しかるに、入射光によ
って励起される電荷の量は、図３４の符号１４に示すよ
うにエピタキシャル成長層の表面に所定の光強度分布を
もった入射光により、深さ方向にある分布をもったもの
となり、ダイオード領域部９、１０に生じる空乏層以外
及び分離領域４にも入射光によって励起される電荷が生
ずることになる。なお、図１４において、横軸は下部に
示した断面図に対応した図示横方向の距離であり、縦軸
はエピタキシャル成長層の表面における光強度である。
って励起される電荷の量は、図３４の符号１４に示すよ
うにエピタキシャル成長層の表面に所定の光強度分布を
もった入射光により、深さ方向にある分布をもったもの
となり、ダイオード領域部９、１０に生じる空乏層以外
及び分離領域４にも入射光によって励起される電荷が生
ずることになる。なお、図１４において、横軸は下部に
示した断面図に対応した図示横方向の距離であり、縦軸
はエピタキシャル成長層の表面における光強度である。
【０００８】そして、このように励起された空乏層以外
の電子（正孔は接地（ＧＮＤ）側に吸い込まれるため、
ここでは電子のみに着目し、以降余剰電子と称す）は、
自己の拡散もしくはカソード電極７、８に印加される電
圧によって生じる弱電界により、例えば図３４に符号１
１〜１３にて示すような移動経路を取ってカソード電極
取り出し領域５、６を介してカソード電極７、８に電流
として流れることになる。
の電子（正孔は接地（ＧＮＤ）側に吸い込まれるため、
ここでは電子のみに着目し、以降余剰電子と称す）は、
自己の拡散もしくはカソード電極７、８に印加される電
圧によって生じる弱電界により、例えば図３４に符号１
１〜１３にて示すような移動経路を取ってカソード電極
取り出し領域５、６を介してカソード電極７、８に電流
として流れることになる。
【０００９】その結果、入射光に基づいたシリコン・フ
ォト・ダイオード素子から取り出される電流は入射光の
周波数に追認できなくなり、周波数特性の良好なシリコ
ン・フォト・ダイオード素子が得られにくいものであっ
た。
ォト・ダイオード素子から取り出される電流は入射光の
周波数に追認できなくなり、周波数特性の良好なシリコ
ン・フォト・ダイオード素子が得られにくいものであっ
た。
【００１０】この点について、図３４に符号１１〜１３
にて示す移動経路毎にさらに詳述する。移動経路１１に
ついて説明する。入射光によって励起された半導体基板
１における余剰電子は、カソード電極８に印加される電
圧によって生じる弱電界によりエピタキシャル成長層３
に吸い込まれる。つまり、半導体基板１における余剰電
子は拡散と弱電界によって図示矢印に示す移動経路１１
のように移動し、カソード電極取り出し領域５を介して
カソード電極８に電流として流れることになる。
にて示す移動経路毎にさらに詳述する。移動経路１１に
ついて説明する。入射光によって励起された半導体基板
１における余剰電子は、カソード電極８に印加される電
圧によって生じる弱電界によりエピタキシャル成長層３
に吸い込まれる。つまり、半導体基板１における余剰電
子は拡散と弱電界によって図示矢印に示す移動経路１１
のように移動し、カソード電極取り出し領域５を介して
カソード電極８に電流として流れることになる。
【００１１】ここで、カソード電極８に印加される電圧
によって半導体基板１に生じる電界は、ダイオード領域
部１０における空乏層の抵抗値が大きいため、極めて弱
い電界しか生じず、この弱電界による電子の移動は遅
い。
によって半導体基板１に生じる電界は、ダイオード領域
部１０における空乏層の抵抗値が大きいため、極めて弱
い電界しか生じず、この弱電界による電子の移動は遅
い。
【００１２】その結果、半導体基板１における余剰電子
による電流は、ダイオード領域部１０における空乏層内
にて励起された電子に基づくカソード電極取り出し領域
６を介してカソード電極８から取り出される電流に対し
て時間的に遅れるものである。
による電流は、ダイオード領域部１０における空乏層内
にて励起された電子に基づくカソード電極取り出し領域
６を介してカソード電極８から取り出される電流に対し
て時間的に遅れるものである。
【００１３】したがって、カソード電極８から取り出さ
れる電流に基づく電気信号には、半導体基板１における
余剰電子による電流に基づく電気信号が余分に含まれる
ことになり、ダイオード領域部１０をもつシリコン・フ
ォト・ダイオード素子の周波数特性として、良好なもの
が得られにくいものである。
れる電流に基づく電気信号には、半導体基板１における
余剰電子による電流に基づく電気信号が余分に含まれる
ことになり、ダイオード領域部１０をもつシリコン・フ
ォト・ダイオード素子の周波数特性として、良好なもの
が得られにくいものである。
【００１４】次に、移動経路１２について説明する。本
来、分離領域４は不感帯と呼ばれる領域であり、信号の
発生に寄与しないことが望ましい。しかるに、分離領域
４にても入射光によって電子が励起される。分離領域４
における余剰電子は、カソード電極７に印加される電圧
による電界により、図示矢印に示す移動経路１２のよう
に移動してエピタキシャル成長層２に吸い込まれる。な
お、分離領域４における余剰電子はカソード電極８に印
加される電圧による電界によりエピタキシャル成長層３
に吸い込まれるものもあるが、説明を省略する。
来、分離領域４は不感帯と呼ばれる領域であり、信号の
発生に寄与しないことが望ましい。しかるに、分離領域
４にても入射光によって電子が励起される。分離領域４
における余剰電子は、カソード電極７に印加される電圧
による電界により、図示矢印に示す移動経路１２のよう
に移動してエピタキシャル成長層２に吸い込まれる。な
お、分離領域４における余剰電子はカソード電極８に印
加される電圧による電界によりエピタキシャル成長層３
に吸い込まれるものもあるが、説明を省略する。
【００１５】エピタキシャル成長層２に吸い込まれた余
剰電子は、カソード電極取り出し領域５を介してカソー
ド電極７に電流として流れることになる。したがって、
カソード電極７から取り出される電流に基づく電気信号
には、分離領域４における余剰電子による電流に基づく
電気信号が含まれることになり、ダイオード領域部１０
をもつシリコン・フォト・ダイオード素子の周波数特性
として、良好なものが得られにくいものである。
剰電子は、カソード電極取り出し領域５を介してカソー
ド電極７に電流として流れることになる。したがって、
カソード電極７から取り出される電流に基づく電気信号
には、分離領域４における余剰電子による電流に基づく
電気信号が含まれることになり、ダイオード領域部１０
をもつシリコン・フォト・ダイオード素子の周波数特性
として、良好なものが得られにくいものである。
【００１６】次に、移動経路１３について説明する。入
射光によって励起された半導体基板１の深い位置におけ
る余剰電子は、拡散による移動によってエピタキシャル
成長層２に吸い込まれる場合がある。つまり、半導体基
板１における余剰電子は拡散によって図示矢印に示す移
動経路１３のように移動した場合、カソード電極取り出
し領域５を介してカソード電極７に電流として流れるこ
とになる。
射光によって励起された半導体基板１の深い位置におけ
る余剰電子は、拡散による移動によってエピタキシャル
成長層２に吸い込まれる場合がある。つまり、半導体基
板１における余剰電子は拡散によって図示矢印に示す移
動経路１３のように移動した場合、カソード電極取り出
し領域５を介してカソード電極７に電流として流れるこ
とになる。
【００１７】したがって、カソード電極７から取り出さ
れる電流に基づく電気信号には、半導体基板１における
余剰電子による電流に基づく電気信号が余分に含まれる
ことになり、ダイオード領域部９をもつシリコン・フォ
ト・ダイオード素子の周波数特性として、良好なものが
得られにくいものであり、しかも、この時の余剰電子
は、ダイオード領域１０をもつシリコン・フォト・ダイ
オード素子に対する入射光によって励起されたものであ
り、クロストークの原因にもなっていたものである。
れる電流に基づく電気信号には、半導体基板１における
余剰電子による電流に基づく電気信号が余分に含まれる
ことになり、ダイオード領域部９をもつシリコン・フォ
ト・ダイオード素子の周波数特性として、良好なものが
得られにくいものであり、しかも、この時の余剰電子
は、ダイオード領域１０をもつシリコン・フォト・ダイ
オード素子に対する入射光によって励起されたものであ
り、クロストークの原因にもなっていたものである。
【００１８】本発明は、上記した点に鑑みてなされたも
のであり、Ｐ型の半導体基板とこの半導体基板の表面上
に形成されたＮ型のエピタキシャル成長層とのＰＮ接合
部をダイオード領域部となすシリコン・フォト・ダイオ
ード素子を複数備えた半導体集積回路装置において、良
好な周波数特性、つまり、広帯域にわたって良好な特性
を有する半導体集積回路装置及びその製造方法を得るこ
とを目的とするものである。
のであり、Ｐ型の半導体基板とこの半導体基板の表面上
に形成されたＮ型のエピタキシャル成長層とのＰＮ接合
部をダイオード領域部となすシリコン・フォト・ダイオ
ード素子を複数備えた半導体集積回路装置において、良
好な周波数特性、つまり、広帯域にわたって良好な特性
を有する半導体集積回路装置及びその製造方法を得るこ
とを目的とするものである。
【００１９】第２の目的は、これら隣接して設けられる
複数のシリコン・フォト・ダイオード素子間においてク
ロストークが低減された半導体集積回路装置及びその製
造方法を得ることである。
複数のシリコン・フォト・ダイオード素子間においてク
ロストークが低減された半導体集積回路装置及びその製
造方法を得ることである。
【００２０】第３の目的は、Ｐ型の半導体基板とこの半
導体基板の表面上に形成されたＮ型のエピタキシャル成
長層とのＰＮ接合部をダイオード領域部となすシリコン
・フォト・ダイオード素子を複数備えるとともに、シリ
コン・フォト・ダイオード素子と同じ半導体基板にＰＮ
Ｐ型トランジスタ素子が形成された半導体集積回路装置
において、シリコン・フォト・ダイオード素子とトラン
ジスタ素子とを製造工程を少なくして形成できる半導体
集積回路装置の製造方法を得ることである。
導体基板の表面上に形成されたＮ型のエピタキシャル成
長層とのＰＮ接合部をダイオード領域部となすシリコン
・フォト・ダイオード素子を複数備えるとともに、シリ
コン・フォト・ダイオード素子と同じ半導体基板にＰＮ
Ｐ型トランジスタ素子が形成された半導体集積回路装置
において、シリコン・フォト・ダイオード素子とトラン
ジスタ素子とを製造工程を少なくして形成できる半導体
集積回路装置の製造方法を得ることである。
【００２１】第４の目的は、複数のフォーカス用シリコ
ン・フォト・ダイオード素子及びトラッキング用シリコ
ン・フォト・ダイオード素子が同じ半導体基板に形成さ
れた受光装置となる半導体集積回路装置において、良好
な周波数特性、つまり、広帯域にわたって良好な特性を
有し、かつ、クロストークが低減された半導体集積回路
装置を得ることである。
ン・フォト・ダイオード素子及びトラッキング用シリコ
ン・フォト・ダイオード素子が同じ半導体基板に形成さ
れた受光装置となる半導体集積回路装置において、良好
な周波数特性、つまり、広帯域にわたって良好な特性を
有し、かつ、クロストークが低減された半導体集積回路
装置を得ることである。
【００２２】
【課題を解決するための手段】第１の発明に係る半導体
集積回路装置は、Ｐ型の半導体基板とこの半導体基板の
表面上に形成されたＮ型のエピタキシャル成長層とのＰ
Ｎ接合部をダイオード領域部となすシリコン・フォト・
ダイオード素子を複数備え、これら複数のシリコン・フ
ォト・ダイオード素子が隣接し、かつ、エピタキシャル
成長層の表面から半導体基板の表面まで達するＰ型の分
離領域にて分離されて形成されるものにおいて、分離領
域及び半導体基板の少なくとも一方に、接地電位より高
い電位が印加されるＮ型の電荷吸収領域を設けたもので
ある。
集積回路装置は、Ｐ型の半導体基板とこの半導体基板の
表面上に形成されたＮ型のエピタキシャル成長層とのＰ
Ｎ接合部をダイオード領域部となすシリコン・フォト・
ダイオード素子を複数備え、これら複数のシリコン・フ
ォト・ダイオード素子が隣接し、かつ、エピタキシャル
成長層の表面から半導体基板の表面まで達するＰ型の分
離領域にて分離されて形成されるものにおいて、分離領
域及び半導体基板の少なくとも一方に、接地電位より高
い電位が印加されるＮ型の電荷吸収領域を設けたもので
ある。
【００２３】第２の発明に係る半導体集積回路装置は、
Ｐ型の半導体基板とこの半導体基板の表面上に形成され
たＮ型のエピタキシャル成長層とのＰＮ接合部をダイオ
ード領域部となすシリコン・フォト・ダイオード素子を
複数備え、これら複数のシリコン・フォト・ダイオード
素子が隣接し、かつ、エピタキシャル成長層の表面から
半導体基板の表面まで達するＰ型の分離領域にて分離さ
れて形成されるものにおいて、分離領域の表面に、接地
電位より高い電位が印加されるＮ型の電荷吸収領域を設
けたものである。
Ｐ型の半導体基板とこの半導体基板の表面上に形成され
たＮ型のエピタキシャル成長層とのＰＮ接合部をダイオ
ード領域部となすシリコン・フォト・ダイオード素子を
複数備え、これら複数のシリコン・フォト・ダイオード
素子が隣接し、かつ、エピタキシャル成長層の表面から
半導体基板の表面まで達するＰ型の分離領域にて分離さ
れて形成されるものにおいて、分離領域の表面に、接地
電位より高い電位が印加されるＮ型の電荷吸収領域を設
けたものである。
【００２４】第３の発明に係る半導体集積回路装置は、
Ｐ型の半導体基板とこの半導体基板の表面上に形成され
たＮ型のエピタキシャル成長層とのＰＮ接合部をダイオ
ード領域部となすシリコン・フォト・ダイオード素子を
複数備え、これら複数のシリコン・フォト・ダイオード
素子が隣接し、かつ、エピタキシャル成長層の表面から
半導体基板の表面まで達するＰ型の分離領域にて分離さ
れて形成されるものにおいて、半導体基板は、Ｐ型の基
板とこの基板の表面における複数のシリコン・フォト・
ダイオード素子に対するシリコン・フォト・ダイオード
素子形成領域に形成されたＮ型の埋め込み領域と、この
埋め込み領域の表面に形成されたＰ型のアノード領域と
を有し、上記ＰＮ接合部がアノード領域とエピタキシャ
ル成長層との接合部であり、埋め込み領域に接地電位よ
り高い電位が印加されたものである。
Ｐ型の半導体基板とこの半導体基板の表面上に形成され
たＮ型のエピタキシャル成長層とのＰＮ接合部をダイオ
ード領域部となすシリコン・フォト・ダイオード素子を
複数備え、これら複数のシリコン・フォト・ダイオード
素子が隣接し、かつ、エピタキシャル成長層の表面から
半導体基板の表面まで達するＰ型の分離領域にて分離さ
れて形成されるものにおいて、半導体基板は、Ｐ型の基
板とこの基板の表面における複数のシリコン・フォト・
ダイオード素子に対するシリコン・フォト・ダイオード
素子形成領域に形成されたＮ型の埋め込み領域と、この
埋め込み領域の表面に形成されたＰ型のアノード領域と
を有し、上記ＰＮ接合部がアノード領域とエピタキシャ
ル成長層との接合部であり、埋め込み領域に接地電位よ
り高い電位が印加されたものである。
【００２５】第４の発明に係る半導体集積回路装置は、
Ｐ型の半導体基板とこの半導体基板の表面上に形成され
たＮ型のエピタキシャル成長層とのＰＮ接合部をダイオ
ード領域部となすシリコン・フォト・ダイオード素子を
複数備え、これら複数のシリコン・フォト・ダイオード
素子が隣接し、かつ、エピタキシャル成長層の表面から
半導体基板の表面まで達するＰ型の分離領域にて分離さ
れて形成されるものにおいて、半導体基板がＰ型の基板
とこの基板の表面における複数のシリコン・フォト・ダ
イオード素子に対するシリコン・フォト・ダイオード素
子形成領域に形成されたＮ型の埋め込み領域と、この埋
め込み領域の表面に形成されたＰ型のアノード用領域と
を有し、ＰＮ接合部がアノード用領域とエピタキシャル
成長層との接合部であり、埋め込み領域が接地電位より
高い電位が印加される電位印加ノードに電気的に接続さ
れているものである。
Ｐ型の半導体基板とこの半導体基板の表面上に形成され
たＮ型のエピタキシャル成長層とのＰＮ接合部をダイオ
ード領域部となすシリコン・フォト・ダイオード素子を
複数備え、これら複数のシリコン・フォト・ダイオード
素子が隣接し、かつ、エピタキシャル成長層の表面から
半導体基板の表面まで達するＰ型の分離領域にて分離さ
れて形成されるものにおいて、半導体基板がＰ型の基板
とこの基板の表面における複数のシリコン・フォト・ダ
イオード素子に対するシリコン・フォト・ダイオード素
子形成領域に形成されたＮ型の埋め込み領域と、この埋
め込み領域の表面に形成されたＰ型のアノード用領域と
を有し、ＰＮ接合部がアノード用領域とエピタキシャル
成長層との接合部であり、埋め込み領域が接地電位より
高い電位が印加される電位印加ノードに電気的に接続さ
れているものである。
【００２６】第５の発明に係る半導体集積回路装置の製
造方法は、Ｐ型の基板の表面における、隣接して形成さ
れる複数のシリコン・フォト・ダイオード素子に対する
シリコン・フォト・ダイオード素子形成領域に、Ｎ型の
不純物を注入してＮ型の電荷吸収用埋め込み領域を形成
するステップと、電荷吸収用埋め込み領域の表面にＰ型
の不純物を注入して複数のシリコン・フォト・ダイオー
ド素子におけるＰ型のアノード用領域を形成するステッ
プと、上記ステップ終了後、基板の表面全面上にＮ型の
エピタキシャル成長層を形成するステップと、アノード
用領域における、複数のシリコン・フォト・ダイオード
素子を個々に分離するための所定の位置上に位置するエ
ピタキシャル成長層の表面にＰ型の不純物を選択的に注
入してアノード用領域と接合するＰ型の分離領域を形成
し、Ｐ型の分離領域によって囲まれる複数のエピタキシ
ャル成長層を複数のシリコン・フォト・ダイオード素子
におけるカソード領域となすステップと、アノード用領
域の外側の電荷吸収用ウェル領域上に位置するエピタキ
シャル成長層の表面にＮ型の不純物を注入して、電荷吸
収用ウェル領域に接地電位より高い電位を印加するため
の電位供給用領域を形成するとともに、カソード領域と
なるエピタキシャル成長層の表面にＮ型の不純物を注入
してカソード電極取り出し領域を形成するステップとを
設けたものである。
造方法は、Ｐ型の基板の表面における、隣接して形成さ
れる複数のシリコン・フォト・ダイオード素子に対する
シリコン・フォト・ダイオード素子形成領域に、Ｎ型の
不純物を注入してＮ型の電荷吸収用埋め込み領域を形成
するステップと、電荷吸収用埋め込み領域の表面にＰ型
の不純物を注入して複数のシリコン・フォト・ダイオー
ド素子におけるＰ型のアノード用領域を形成するステッ
プと、上記ステップ終了後、基板の表面全面上にＮ型の
エピタキシャル成長層を形成するステップと、アノード
用領域における、複数のシリコン・フォト・ダイオード
素子を個々に分離するための所定の位置上に位置するエ
ピタキシャル成長層の表面にＰ型の不純物を選択的に注
入してアノード用領域と接合するＰ型の分離領域を形成
し、Ｐ型の分離領域によって囲まれる複数のエピタキシ
ャル成長層を複数のシリコン・フォト・ダイオード素子
におけるカソード領域となすステップと、アノード用領
域の外側の電荷吸収用ウェル領域上に位置するエピタキ
シャル成長層の表面にＮ型の不純物を注入して、電荷吸
収用ウェル領域に接地電位より高い電位を印加するため
の電位供給用領域を形成するとともに、カソード領域と
なるエピタキシャル成長層の表面にＮ型の不純物を注入
してカソード電極取り出し領域を形成するステップとを
設けたものである。
【００２７】第６の発明に係る半導体集積回路装置の製
造方法は、Ｐ型の基板の表面における、隣接して形成さ
れる複数のシリコン・フォト・ダイオード素子に対する
シリコン・フォト・ダイオード素子形成領域にＮ型の電
荷吸収用埋め込み領域を、基板の表面における、ＰＮＰ
型トランジスタ素子に対するトランジスタ素子形成領域
にＮ型のトランジスタ用埋め込み領域を、Ｎ型の不純物
を選択的に注入して形成するステップと、電荷吸収用埋
め込み領域の表面に複数のシリコン・フォト・ダイオー
ド素子におけるＰ型のアノード用領域を、トランジスタ
用埋め込み領域の表面にＰＮＰ型トランジスタ素子にお
けるＰ型のコレクタ用領域を、基板の表面における所定
の位置に素子間分離用埋め込み領域を、Ｐ型の不純物を
選択的に注入して形成するステップと、上記ステップ終
了後、基板の表面全面上にＮ型のエピタキシャル成長層
を形成するステップと、素子間分離用埋め込み領域上に
位置するエピタキシャル成長層の表面に素子間分離用埋
め込み領域と接合するＰ型の素子間分離用領域を、アノ
ード用領域における、複数のシリコン・フォト・ダイオ
ード素子を個々に分離するための所定の位置上に位置す
るエピタキシャル成長層の表面にアノード用領域と接合
するＰ型の分離領域を、Ｐ型の不純物を選択的に注入し
て形成し、Ｐ型の分離領域によって囲まれる複数のエピ
タキシャル成長層を複数のシリコン・フォト・ダイオー
ド素子におけるカソード領域となすステップと、コレク
タ用領域上に位置するエピタキシャル成長層の表面にＰ
ＮＰトランジスタのＰ型のエミッタ領域を、Ｐ型の不純
物を選択的に注入して形成するステップと、アノード用
領域の外側の電荷吸収用埋め込み領域上に位置するエピ
タキシャル成長層の表面に、電荷吸収用埋め込み領域に
接地電位より高い電位を印加するための電位供給用領域
を、カソード領域となる上記エピタキシャル成長層の表
面にカソード電極用取り出し領域を、コレクタ用領域上
に位置するエピタキシャル成長層の表面にＰＮＰトラン
ジスタのベース電極用取り出し領域を、Ｎ型の不純物を
選択的に注入して形成するステップとを設けたものであ
る。
造方法は、Ｐ型の基板の表面における、隣接して形成さ
れる複数のシリコン・フォト・ダイオード素子に対する
シリコン・フォト・ダイオード素子形成領域にＮ型の電
荷吸収用埋め込み領域を、基板の表面における、ＰＮＰ
型トランジスタ素子に対するトランジスタ素子形成領域
にＮ型のトランジスタ用埋め込み領域を、Ｎ型の不純物
を選択的に注入して形成するステップと、電荷吸収用埋
め込み領域の表面に複数のシリコン・フォト・ダイオー
ド素子におけるＰ型のアノード用領域を、トランジスタ
用埋め込み領域の表面にＰＮＰ型トランジスタ素子にお
けるＰ型のコレクタ用領域を、基板の表面における所定
の位置に素子間分離用埋め込み領域を、Ｐ型の不純物を
選択的に注入して形成するステップと、上記ステップ終
了後、基板の表面全面上にＮ型のエピタキシャル成長層
を形成するステップと、素子間分離用埋め込み領域上に
位置するエピタキシャル成長層の表面に素子間分離用埋
め込み領域と接合するＰ型の素子間分離用領域を、アノ
ード用領域における、複数のシリコン・フォト・ダイオ
ード素子を個々に分離するための所定の位置上に位置す
るエピタキシャル成長層の表面にアノード用領域と接合
するＰ型の分離領域を、Ｐ型の不純物を選択的に注入し
て形成し、Ｐ型の分離領域によって囲まれる複数のエピ
タキシャル成長層を複数のシリコン・フォト・ダイオー
ド素子におけるカソード領域となすステップと、コレク
タ用領域上に位置するエピタキシャル成長層の表面にＰ
ＮＰトランジスタのＰ型のエミッタ領域を、Ｐ型の不純
物を選択的に注入して形成するステップと、アノード用
領域の外側の電荷吸収用埋め込み領域上に位置するエピ
タキシャル成長層の表面に、電荷吸収用埋め込み領域に
接地電位より高い電位を印加するための電位供給用領域
を、カソード領域となる上記エピタキシャル成長層の表
面にカソード電極用取り出し領域を、コレクタ用領域上
に位置するエピタキシャル成長層の表面にＰＮＰトラン
ジスタのベース電極用取り出し領域を、Ｎ型の不純物を
選択的に注入して形成するステップとを設けたものであ
る。
【００２８】第７の発明に係る半導体集積回路装置は、
複数のフォーカス用シリコン・フォト・ダイオード素子
とトラッキング用シリコン・フォト・ダイオード素子と
を備え、これらシリコン・フォト・ダイオード素子それ
ぞれのダイオード領域部が、Ｐ型の半導体基板とこの半
導体基板の表面上に形成されたＮ型のエピタキシャル成
長層とのＰＮ接合部に位置し、複数のフォーカス用シリ
コン・フォト・ダイオード素子が隣接し、かつ、エピタ
キシャル成長層の表面から半導体基板の表面まで達する
Ｐ型の分離領域にて囲まれ、かつ互いに分離されて形成
されるものにおいて、半導体基板がＰ型の基板とこの基
板の表面における複数のフォーカス用シリコン・フォト
・ダイオード素子に対するフォーカス用シリコン・フォ
ト・ダイオード素子形成領域に形成されたＮ型の埋め込
み領域と、この埋め込み領域の表面に形成されたＰ型の
フォーカス用共通アノード用領域と、基板の表面におけ
るトラッキング用シリコン・フォト・ダイオード素子に
対するトラッキング用シリコン・フォト・ダイオード素
子形成領域に形成されたＰ型のトラッキング用アノード
用領域とを有し、複数のフォーカス用シリコン・フォト
・ダイオード素子のＰＮ接合部がフォーカス用共通アノ
ード用領域とエピタキシャル成長層との接合部であり、
トラッキング用シリコン・フォト・ダイオード素子のＰ
Ｎ接合部がトラッキング用アノード用領域とエピタキシ
ャル成長層との接合部であり、埋め込み領域が接地電位
より高い電位が印加される電位印加ノードに電気的に接
続されているものである。
複数のフォーカス用シリコン・フォト・ダイオード素子
とトラッキング用シリコン・フォト・ダイオード素子と
を備え、これらシリコン・フォト・ダイオード素子それ
ぞれのダイオード領域部が、Ｐ型の半導体基板とこの半
導体基板の表面上に形成されたＮ型のエピタキシャル成
長層とのＰＮ接合部に位置し、複数のフォーカス用シリ
コン・フォト・ダイオード素子が隣接し、かつ、エピタ
キシャル成長層の表面から半導体基板の表面まで達する
Ｐ型の分離領域にて囲まれ、かつ互いに分離されて形成
されるものにおいて、半導体基板がＰ型の基板とこの基
板の表面における複数のフォーカス用シリコン・フォト
・ダイオード素子に対するフォーカス用シリコン・フォ
ト・ダイオード素子形成領域に形成されたＮ型の埋め込
み領域と、この埋め込み領域の表面に形成されたＰ型の
フォーカス用共通アノード用領域と、基板の表面におけ
るトラッキング用シリコン・フォト・ダイオード素子に
対するトラッキング用シリコン・フォト・ダイオード素
子形成領域に形成されたＰ型のトラッキング用アノード
用領域とを有し、複数のフォーカス用シリコン・フォト
・ダイオード素子のＰＮ接合部がフォーカス用共通アノ
ード用領域とエピタキシャル成長層との接合部であり、
トラッキング用シリコン・フォト・ダイオード素子のＰ
Ｎ接合部がトラッキング用アノード用領域とエピタキシ
ャル成長層との接合部であり、埋め込み領域が接地電位
より高い電位が印加される電位印加ノードに電気的に接
続されているものである。
【００２９】
実施の形態１．図１は本発明の実施の形態１を示すもの
であり、図１において、１はＰ型の半導体基板（Ｐ−ｓ
ｕｂ）で、この実施の形態１では接地電位（ＧＮＤ）に
される。２、３はこの半導体基板の表面に通常知られて
いる方法にてエピタキシャル成長されたＮ（Ｎ-）型の
エピタキシャル成長層で、上記半導体基板１とでＰＮ接
合を形成している。４はこのエピタキシャル成長層の表
面から上記半導体基板１の表面まで到達し、シリコン・
フォト・ダイオード素子形成領域を囲うように、かつ、
隣接して形成されるシリコン・フォト・ダイオード素子
やトランジスタ素子と電気的に絶縁するために形成され
たＰ型の分離層で、通常のイオン注入法等を用いること
によって形成されるものである。
であり、図１において、１はＰ型の半導体基板（Ｐ−ｓ
ｕｂ）で、この実施の形態１では接地電位（ＧＮＤ）に
される。２、３はこの半導体基板の表面に通常知られて
いる方法にてエピタキシャル成長されたＮ（Ｎ-）型の
エピタキシャル成長層で、上記半導体基板１とでＰＮ接
合を形成している。４はこのエピタキシャル成長層の表
面から上記半導体基板１の表面まで到達し、シリコン・
フォト・ダイオード素子形成領域を囲うように、かつ、
隣接して形成されるシリコン・フォト・ダイオード素子
やトランジスタ素子と電気的に絶縁するために形成され
たＰ型の分離層で、通常のイオン注入法等を用いること
によって形成されるものである。
【００３０】５、６はこの分離層に囲まれたシリコン・
フォト・ダイオード素子形成領域における上記エピタキ
シャル成長層２、３の表面に形成された高濃度のＮ+層
からなるカソード電極取り出し領域で、Ｎ型の不純物を
通常のイオン注入法を用いてイオン注入することによっ
て形成されるものである。７、８はこのカソード電極取
り出し領域にオーミックコンタクトされたカソード電極
で、この実施の形態１では、所定の電位が与えられるこ
とになる。
フォト・ダイオード素子形成領域における上記エピタキ
シャル成長層２、３の表面に形成された高濃度のＮ+層
からなるカソード電極取り出し領域で、Ｎ型の不純物を
通常のイオン注入法を用いてイオン注入することによっ
て形成されるものである。７、８はこのカソード電極取
り出し領域にオーミックコンタクトされたカソード電極
で、この実施の形態１では、所定の電位が与えられるこ
とになる。
【００３１】９、１０はそれぞれ上記分離層４に囲まれ
たシリコン・フォト・ダイオード素子形成領域における
上記半導体基板１と上記エピタキシャル成長層２、３と
のＰＮ接合部における、入射光に対するシリコン・フォ
ト・ダイオード素子として機能するダイオード領域部、
１１〜１３はこのダイオード領域部以外、言い換えれ
ば、上記半導体基板１と上記エピタキシャル成長層２、
３とのダイオード領域部９、１０における空乏層以外に
入射光によって励起された電子の移動経路、１５は上記
分離層４の表面に高濃度のＮ+層からなる電荷吸収領域
で、Ｎ型の不純物を通常のイオン注入法を用いてイオン
注入することによって形成されるものである。１６はこ
の電荷吸収領域に電気的に接続され、電荷吸収領域１５
に接地（ＧＮＤ）電位を越えた電位を与えるための電位
供給ノードである。
たシリコン・フォト・ダイオード素子形成領域における
上記半導体基板１と上記エピタキシャル成長層２、３と
のＰＮ接合部における、入射光に対するシリコン・フォ
ト・ダイオード素子として機能するダイオード領域部、
１１〜１３はこのダイオード領域部以外、言い換えれ
ば、上記半導体基板１と上記エピタキシャル成長層２、
３とのダイオード領域部９、１０における空乏層以外に
入射光によって励起された電子の移動経路、１５は上記
分離層４の表面に高濃度のＮ+層からなる電荷吸収領域
で、Ｎ型の不純物を通常のイオン注入法を用いてイオン
注入することによって形成されるものである。１６はこ
の電荷吸収領域に電気的に接続され、電荷吸収領域１５
に接地（ＧＮＤ）電位を越えた電位を与えるための電位
供給ノードである。
【００３２】このように構成された半導体集積回路装置
においては、分離領域４の表面に、接地電位より高い電
位が印加される電荷吸収領域１５が設けられているた
め、入射光によって励起された半導体基板１における余
剰電子は、図１に符号１１及び１３にて示す移動経路に
従い、分離領域４を介して電荷吸収領域１５に吸収さ
れ、電位供給ノード１６へ引き抜かれることになる。ま
た、入射光によって励起された分離領域４における余剰
電子は、図１に符号１２にて示す移動経路に従い、電荷
吸収領域１５に吸収され、電位供給ノード１６へ引き抜
かれることになる。
においては、分離領域４の表面に、接地電位より高い電
位が印加される電荷吸収領域１５が設けられているた
め、入射光によって励起された半導体基板１における余
剰電子は、図１に符号１１及び１３にて示す移動経路に
従い、分離領域４を介して電荷吸収領域１５に吸収さ
れ、電位供給ノード１６へ引き抜かれることになる。ま
た、入射光によって励起された分離領域４における余剰
電子は、図１に符号１２にて示す移動経路に従い、電荷
吸収領域１５に吸収され、電位供給ノード１６へ引き抜
かれることになる。
【００３３】したがって、入射光によって励起された半
導体基板１における余剰電子及び入射光によって励起さ
れた分離領域４における余剰電子が、エピタキシャル成
長層２、３及びカソード電極取り出し領域５、６を介し
てカソード電極７、８に引き込まれるのを極力抑えられ
ることになる。その結果、ダイオード領域部９、１０を
有するシリコン・フォト・ダイオード素子は、その周波
数特性が良好になり、広帯域にわたって良好な特性が得
られることになる。
導体基板１における余剰電子及び入射光によって励起さ
れた分離領域４における余剰電子が、エピタキシャル成
長層２、３及びカソード電極取り出し領域５、６を介し
てカソード電極７、８に引き込まれるのを極力抑えられ
ることになる。その結果、ダイオード領域部９、１０を
有するシリコン・フォト・ダイオード素子は、その周波
数特性が良好になり、広帯域にわたって良好な特性が得
られることになる。
【００３４】しかも、ダイオード領域部９を有するシリ
コン・フォト・ダイオード素子と、ダイオード領域部１
０を有するシリコン・フォト・ダイオード素子との間の
クロストークを低減できるものである。
コン・フォト・ダイオード素子と、ダイオード領域部１
０を有するシリコン・フォト・ダイオード素子との間の
クロストークを低減できるものである。
【００３５】なお、電荷吸収領域１５に与えられる電
位、つまり、電位供給ノード１６に印加される電位は、
カソード電極７及び８に印加される電位より高い方が、
電位吸収領域１５による余剰電子の引き抜き効果が大き
く、電位吸収領域１５と分離領域４との間の耐圧が許す
限り高く、つまり、耐圧より低く耐圧程度の電位とすれ
ば効果的である。ただし、カソード電極７及び８に印加
される電位より高く上記耐圧より低いものでも良いもの
である。
位、つまり、電位供給ノード１６に印加される電位は、
カソード電極７及び８に印加される電位より高い方が、
電位吸収領域１５による余剰電子の引き抜き効果が大き
く、電位吸収領域１５と分離領域４との間の耐圧が許す
限り高く、つまり、耐圧より低く耐圧程度の電位とすれ
ば効果的である。ただし、カソード電極７及び８に印加
される電位より高く上記耐圧より低いものでも良いもの
である。
【００３６】また、上記実施の形態１において、半導体
基板１を、Ｐ型の半導体基板と、この基板の表面におけ
る複数のシリコン・フォト・ダイオード素子に対するシ
リコン・フォト・ダイオード素子形成領域に形成された
Ｎ型の埋め込み領域と、この埋め込み領域の表面に形成
されたＰ型のアノード用領域とを有したものとし、シリ
コン・フォト・ダイオード素子のダイオード領域９、１
０をなすＰＮ接合部が、上記アノード用領域とエピタキ
シャル成長層２、３との接合部にしたものであってもよ
いものである。
基板１を、Ｐ型の半導体基板と、この基板の表面におけ
る複数のシリコン・フォト・ダイオード素子に対するシ
リコン・フォト・ダイオード素子形成領域に形成された
Ｎ型の埋め込み領域と、この埋め込み領域の表面に形成
されたＰ型のアノード用領域とを有したものとし、シリ
コン・フォト・ダイオード素子のダイオード領域９、１
０をなすＰＮ接合部が、上記アノード用領域とエピタキ
シャル成長層２、３との接合部にしたものであってもよ
いものである。
【００３７】実施の形態２．図２は本発明の実施の形態
２を示すものである。この実施の形態２に示す隣接して
形成された複数のシリコン・フォト・ダイオード素子を
有する半導体集積回路装置は、上記した実施の形態１に
示す隣接して形成された複数のシリコン・フォト・ダイ
オード素子を有する半導体集積回路装置に対して、電荷
吸収領域１５を分離領域４の表面から半導体基板１の表
面まで達して形成されたものとしたものであり、その他
の点については同様の構成をしているものである。
２を示すものである。この実施の形態２に示す隣接して
形成された複数のシリコン・フォト・ダイオード素子を
有する半導体集積回路装置は、上記した実施の形態１に
示す隣接して形成された複数のシリコン・フォト・ダイ
オード素子を有する半導体集積回路装置に対して、電荷
吸収領域１５を分離領域４の表面から半導体基板１の表
面まで達して形成されたものとしたものであり、その他
の点については同様の構成をしているものである。
【００３８】すなわち、この実施の形態２における電荷
吸収領域１５は、図示から明らかな如く半導体基板１の
表面部に形成された高濃度の第１のＮ型領域１７と、こ
の第１のＮ型領域１７より深く、半導体基板１の表面ま
で到達する高濃度の第２のＮ型領域１８とを有している
ものである。これら第１及び第２のＮ型領域１７及び１
８は、Ｎ型の不純物を通常のイオン注入法を用いてイオ
ン注入することによって形成しているものである。
吸収領域１５は、図示から明らかな如く半導体基板１の
表面部に形成された高濃度の第１のＮ型領域１７と、こ
の第１のＮ型領域１７より深く、半導体基板１の表面ま
で到達する高濃度の第２のＮ型領域１８とを有している
ものである。これら第１及び第２のＮ型領域１７及び１
８は、Ｎ型の不純物を通常のイオン注入法を用いてイオ
ン注入することによって形成しているものである。
【００３９】なお、図２において、図１に示した符号と
同一符号は同一または相当部分を示しているものであ
る。このように構成された半導体集積回路装置において
も、上記した実施の形態１と同様な効果を奏する他、電
荷吸収領域１５として半導体基板１の表面まで到達する
第２のＮ型領域１８を有しているため、入射光によって
励起された半導体基板１における余剰電子及び入射光に
よって励起された分離領域４における余剰電子がさらに
効率良く電荷吸収領域１５に吸収され、さらに良好な周
波数特性及びクロストークの低減を図れるものである。
同一符号は同一または相当部分を示しているものであ
る。このように構成された半導体集積回路装置において
も、上記した実施の形態１と同様な効果を奏する他、電
荷吸収領域１５として半導体基板１の表面まで到達する
第２のＮ型領域１８を有しているため、入射光によって
励起された半導体基板１における余剰電子及び入射光に
よって励起された分離領域４における余剰電子がさらに
効率良く電荷吸収領域１５に吸収され、さらに良好な周
波数特性及びクロストークの低減を図れるものである。
【００４０】なお、上記実施の形態２において、半導体
基板１を、Ｐ型の半導体基板と、この基板の表面におけ
る複数のシリコン・フォト・ダイオード素子に対するシ
リコン・フォト・ダイオード素子形成領域に形成された
Ｎ型の埋め込み領域と、この埋め込み領域の表面に形成
されたＰ型のアノード用領域とを有したものとし、シリ
コン・フォト・ダイオード素子のダイオード領域９、１
０をなすＰＮ接合部が、上記アノード用領域とエピタキ
シャル成長層２、３との接合部にしたものであってもよ
いものである。
基板１を、Ｐ型の半導体基板と、この基板の表面におけ
る複数のシリコン・フォト・ダイオード素子に対するシ
リコン・フォト・ダイオード素子形成領域に形成された
Ｎ型の埋め込み領域と、この埋め込み領域の表面に形成
されたＰ型のアノード用領域とを有したものとし、シリ
コン・フォト・ダイオード素子のダイオード領域９、１
０をなすＰＮ接合部が、上記アノード用領域とエピタキ
シャル成長層２、３との接合部にしたものであってもよ
いものである。
【００４１】実施の形態３．図３は本発明の実施の形態
３を示すものである。この実施の形態３に示す隣接して
形成された複数のシリコン・フォト・ダイオード素子を
有する半導体集積回路装置は、上記した実施の形態１に
示す隣接して形成された複数のシリコン・フォト・ダイ
オード素子を有する半導体集積回路装置に対して、電荷
吸収領域１５を分離領域４の表面から半導体基板１の表
面まで達して形成されたものとしたものであり、その他
の点については同様の構成をしているものである。
３を示すものである。この実施の形態３に示す隣接して
形成された複数のシリコン・フォト・ダイオード素子を
有する半導体集積回路装置は、上記した実施の形態１に
示す隣接して形成された複数のシリコン・フォト・ダイ
オード素子を有する半導体集積回路装置に対して、電荷
吸収領域１５を分離領域４の表面から半導体基板１の表
面まで達して形成されたものとしたものであり、その他
の点については同様の構成をしているものである。
【００４２】すなわち、この実施の形態３における電荷
吸収領域１５は、図示から明らかな如く半導体基板１の
表面部に形成された高濃度の第１のＮ型領域１７と、こ
の第１のＮ型領域１７より深い位置まで形成された高濃
度の第２のＮ型領域１８と、分離領域４と半導体基板１
との接合部に位置し、上部が第２のＮ型領域１８と重な
る第３のＮ型領域１９とを有しているものである。
吸収領域１５は、図示から明らかな如く半導体基板１の
表面部に形成された高濃度の第１のＮ型領域１７と、こ
の第１のＮ型領域１７より深い位置まで形成された高濃
度の第２のＮ型領域１８と、分離領域４と半導体基板１
との接合部に位置し、上部が第２のＮ型領域１８と重な
る第３のＮ型領域１９とを有しているものである。
【００４３】これら第１及び第２のＮ型領域１７及び１
８は、Ｎ型の不純物を通常のイオン注入法を用いてイオ
ン注入することによって形成しており、第３のＮ型領域
１９は、Ｎ型のエピタキシャル成長層の形成前に、半導
体基板１にＮ型の不純物を通常のイオン注入法を用いて
イオン注入することによってＮ型の埋め込み領域を形成
しておくことにより、形成しているものである。なお、
図３において、図１に示した符号と同一符号は同一また
は相当部分を示しているものである。
８は、Ｎ型の不純物を通常のイオン注入法を用いてイオ
ン注入することによって形成しており、第３のＮ型領域
１９は、Ｎ型のエピタキシャル成長層の形成前に、半導
体基板１にＮ型の不純物を通常のイオン注入法を用いて
イオン注入することによってＮ型の埋め込み領域を形成
しておくことにより、形成しているものである。なお、
図３において、図１に示した符号と同一符号は同一また
は相当部分を示しているものである。
【００４４】このように構成された半導体集積回路装置
においても、上記した実施の形態１と同様な効果を奏す
る他、電荷吸収領域１５として第２及び第３のＮ型領域
１８及び１９を設けて、半導体基板１の表面まで到達す
るものとしているため、入射光によって励起された半導
体基板１における余剰電子及び入射光によって励起され
た分離領域４における余剰電子がさらに効率良く電荷吸
収領域１５に吸収され、さらに良好な周波数特性及びク
ロストークの低減を図れるものである。
においても、上記した実施の形態１と同様な効果を奏す
る他、電荷吸収領域１５として第２及び第３のＮ型領域
１８及び１９を設けて、半導体基板１の表面まで到達す
るものとしているため、入射光によって励起された半導
体基板１における余剰電子及び入射光によって励起され
た分離領域４における余剰電子がさらに効率良く電荷吸
収領域１５に吸収され、さらに良好な周波数特性及びク
ロストークの低減を図れるものである。
【００４５】なお、上記実施の形態３において、半導体
基板１を、Ｐ型の半導体基板と、この基板の表面におけ
る複数のシリコン・フォト・ダイオード素子に対するシ
リコン・フォト・ダイオード素子形成領域に形成された
Ｎ型の埋め込み領域と、この埋め込み領域の表面に形成
されたＰ型のアノード用領域とを有したものとし、シリ
コン・フォト・ダイオード素子のダイオード領域９、１
０をなすＰＮ接合部が、上記アノード用領域とエピタキ
シャル成長層２、３との接合部にしたものであってもよ
いものである。
基板１を、Ｐ型の半導体基板と、この基板の表面におけ
る複数のシリコン・フォト・ダイオード素子に対するシ
リコン・フォト・ダイオード素子形成領域に形成された
Ｎ型の埋め込み領域と、この埋め込み領域の表面に形成
されたＰ型のアノード用領域とを有したものとし、シリ
コン・フォト・ダイオード素子のダイオード領域９、１
０をなすＰＮ接合部が、上記アノード用領域とエピタキ
シャル成長層２、３との接合部にしたものであってもよ
いものである。
【００４６】実施の形態４．図４は本発明の実施の形態
４を示すものである。この実施の形態４に示す隣接して
形成された複数のシリコン・フォト・ダイオード素子を
有する半導体集積回路装置は、上記した実施の形態１に
示す隣接して形成された複数のシリコン・フォト・ダイ
オード素子を有する半導体集積回路装置に対して、電荷
吸収領域１５を、図示から明らかな如く半導体基板１の
表面部に形成された高濃度の第１のＮ型領域１７と、分
離領域４と半導体基板１との接合部に形成された第２の
Ｎ型領域１９とを有したものとした点、及び上記第２の
Ｎ型領域１９に電気的に接続され、上記第２のＮ型領域
１９に接地電位より高い電位を与えるための第２の電位
供給ノードを設けた点で相違するだけであり、その他の
点については同様の構成をしているものである。
４を示すものである。この実施の形態４に示す隣接して
形成された複数のシリコン・フォト・ダイオード素子を
有する半導体集積回路装置は、上記した実施の形態１に
示す隣接して形成された複数のシリコン・フォト・ダイ
オード素子を有する半導体集積回路装置に対して、電荷
吸収領域１５を、図示から明らかな如く半導体基板１の
表面部に形成された高濃度の第１のＮ型領域１７と、分
離領域４と半導体基板１との接合部に形成された第２の
Ｎ型領域１９とを有したものとした点、及び上記第２の
Ｎ型領域１９に電気的に接続され、上記第２のＮ型領域
１９に接地電位より高い電位を与えるための第２の電位
供給ノードを設けた点で相違するだけであり、その他の
点については同様の構成をしているものである。
【００４７】なお、第１のＮ型領域１７は、Ｎ型の不純
物を通常のイオン注入法を用いてイオン注入することに
よって形成しており、第２のＮ型領域１９は、Ｎ型のエ
ピタキシャル成長層の形成前に、半導体基板１にＮ型の
不純物を通常のイオン注入法を用いてイオン注入するこ
とによってＮ型の埋め込み領域を形成しておくことによ
り、形成しているものである。なお、図４において、図
１に示した符号と同一符号は同一または相当部分を示し
ているものである。
物を通常のイオン注入法を用いてイオン注入することに
よって形成しており、第２のＮ型領域１９は、Ｎ型のエ
ピタキシャル成長層の形成前に、半導体基板１にＮ型の
不純物を通常のイオン注入法を用いてイオン注入するこ
とによってＮ型の埋め込み領域を形成しておくことによ
り、形成しているものである。なお、図４において、図
１に示した符号と同一符号は同一または相当部分を示し
ているものである。
【００４８】このように構成された半導体集積回路装置
においても、上記した実施の形態１と同様な効果を奏す
る他、電荷吸収領域１５としてさらに分離領域４と半導
体基板１の接合部に第２のＮ型領域１９を有しているた
め、入射光によって励起された半導体基板１における余
剰電子及び入射光によって励起された分離領域４におけ
る余剰電子がさらに効率良く電荷吸収領域１５に吸収さ
れ、さらに良好な周波数特性及びクロストークの低減を
図れるものである。
においても、上記した実施の形態１と同様な効果を奏す
る他、電荷吸収領域１５としてさらに分離領域４と半導
体基板１の接合部に第２のＮ型領域１９を有しているた
め、入射光によって励起された半導体基板１における余
剰電子及び入射光によって励起された分離領域４におけ
る余剰電子がさらに効率良く電荷吸収領域１５に吸収さ
れ、さらに良好な周波数特性及びクロストークの低減を
図れるものである。
【００４９】なお、上記実施の形態４において、半導体
基板１を、Ｐ型の半導体基板と、この基板の表面におけ
る複数のシリコン・フォト・ダイオード素子に対するシ
リコン・フォト・ダイオード素子形成領域に形成された
Ｎ型の埋め込み領域と、この埋め込み領域の表面に形成
されたＰ型のアノード用領域とを有したものとし、シリ
コン・フォト・ダイオード素子のダイオード領域９、１
０をなすＰＮ接合部が、上記アノード用領域とエピタキ
シャル成長層２、３との接合部にしたものであってもよ
いものである。
基板１を、Ｐ型の半導体基板と、この基板の表面におけ
る複数のシリコン・フォト・ダイオード素子に対するシ
リコン・フォト・ダイオード素子形成領域に形成された
Ｎ型の埋め込み領域と、この埋め込み領域の表面に形成
されたＰ型のアノード用領域とを有したものとし、シリ
コン・フォト・ダイオード素子のダイオード領域９、１
０をなすＰＮ接合部が、上記アノード用領域とエピタキ
シャル成長層２、３との接合部にしたものであってもよ
いものである。
【００５０】実施の形態５．図５は本発明の実施の形態
５を示すものである。この実施の形態５に示す隣接して
形成された複数のシリコン・フォト・ダイオード素子を
有する半導体集積回路装置は、上記した実施の形態１に
示す隣接して形成された複数のシリコン・フォト・ダイ
オード素子を有する半導体集積回路装置に対して、次の
点が相違するだけであり、その他の点については同様の
構成をしている。
５を示すものである。この実施の形態５に示す隣接して
形成された複数のシリコン・フォト・ダイオード素子を
有する半導体集積回路装置は、上記した実施の形態１に
示す隣接して形成された複数のシリコン・フォト・ダイ
オード素子を有する半導体集積回路装置に対して、次の
点が相違するだけであり、その他の点については同様の
構成をしている。
【００５１】第１に、分離領域として、分離領域４より
不純物濃度が低くかつ広い幅で浅くなるようにＰ型の不
純物を通常のイオン注入法を用いて分離領域４が位置す
るエピタキシャル成長層の表面に形成されたＰ型領域２
１をさらに設けた点である。
不純物濃度が低くかつ広い幅で浅くなるようにＰ型の不
純物を通常のイオン注入法を用いて分離領域４が位置す
るエピタキシャル成長層の表面に形成されたＰ型領域２
１をさらに設けた点である。
【００５２】第２に、電荷吸収領域を、分離領域４の周
囲に位置する、つまり、分離領域４の両側に位置するは
み出し部分に形成される第１のＮ型領域２２及び第２の
Ｎ型領域２３を、Ｎ型の不純物を通常のイオン注入法を
用いてイオン注入することによって形成した点である。
囲に位置する、つまり、分離領域４の両側に位置するは
み出し部分に形成される第１のＮ型領域２２及び第２の
Ｎ型領域２３を、Ｎ型の不純物を通常のイオン注入法を
用いてイオン注入することによって形成した点である。
【００５３】第３に、電荷吸収領域を構成する第１及び
第２のＮ型領域２２及び２３に電気的に接続され、第１
及び第２のＮ型領域２２及び２３に接地電位を越えた電
位を与えるための第１及び第２の電位供給ノード２４及
び２５を設けた点である。なお、図５において、図１に
示した符号と同一符号は同一または相当部分を示してい
るものである。
第２のＮ型領域２２及び２３に電気的に接続され、第１
及び第２のＮ型領域２２及び２３に接地電位を越えた電
位を与えるための第１及び第２の電位供給ノード２４及
び２５を設けた点である。なお、図５において、図１に
示した符号と同一符号は同一または相当部分を示してい
るものである。
【００５４】また、この実施の形態５においては、第１
及び第２の電位供給ノード２４及び２５に別々の電位を
供給するものを示したが、ノードを共通にして同じ電位
を与えるようにしてもよいものである。
及び第２の電位供給ノード２４及び２５に別々の電位を
供給するものを示したが、ノードを共通にして同じ電位
を与えるようにしてもよいものである。
【００５５】このように構成された半導体集積回路装置
においても、上記した実施の形態１と同様に、入射光に
よって励起された半導体基板１における余剰電子は、図
５に符号１１及び１３にて示す移動経路に従い、分離領
域４及びＰ型領域２１を介して電荷吸収領域１５を構成
する第１のＮ型領域２２に吸収され、第１の電位供給ノ
ード２４へ引き抜かれることになる。また、入射光によ
って励起された分離領域４における余剰電子は、図５に
符号１２にて示す移動経路に従い、Ｐ型領域２１を介し
て電荷吸収領域１５を構成する第２のＮ型領域２３に吸
収され、第２の電位供給ノード２５へ引き抜かれること
になる。
においても、上記した実施の形態１と同様に、入射光に
よって励起された半導体基板１における余剰電子は、図
５に符号１１及び１３にて示す移動経路に従い、分離領
域４及びＰ型領域２１を介して電荷吸収領域１５を構成
する第１のＮ型領域２２に吸収され、第１の電位供給ノ
ード２４へ引き抜かれることになる。また、入射光によ
って励起された分離領域４における余剰電子は、図５に
符号１２にて示す移動経路に従い、Ｐ型領域２１を介し
て電荷吸収領域１５を構成する第２のＮ型領域２３に吸
収され、第２の電位供給ノード２５へ引き抜かれること
になる。
【００５６】なお、図５では、入射光によって励起され
た半導体基板１における余剰電子が電荷吸収領域１５を
構成する第１のＮ型領域２２に、入射光によって励起さ
れた分離領域４における余剰電子が電荷吸収領域１５を
構成する第２のＮ型領域２３にそれぞれ吸収される例を
説明しているが、励起される余剰電子の位置によって
は、入射光によって励起された半導体基板１における余
剰電子が電荷吸収領域１５を構成する第２のＮ型領域２
３に、入射光によって励起された分離領域４における余
剰電子が電荷吸収領域１５を構成する第１のＮ型領域２
２にそれぞれ吸収されることは言うまでもないことであ
る。したがって、このように構成された半導体集積回路
装置においても、上記した実施の形態１と同様な効果を
奏するものである。
た半導体基板１における余剰電子が電荷吸収領域１５を
構成する第１のＮ型領域２２に、入射光によって励起さ
れた分離領域４における余剰電子が電荷吸収領域１５を
構成する第２のＮ型領域２３にそれぞれ吸収される例を
説明しているが、励起される余剰電子の位置によって
は、入射光によって励起された半導体基板１における余
剰電子が電荷吸収領域１５を構成する第２のＮ型領域２
３に、入射光によって励起された分離領域４における余
剰電子が電荷吸収領域１５を構成する第１のＮ型領域２
２にそれぞれ吸収されることは言うまでもないことであ
る。したがって、このように構成された半導体集積回路
装置においても、上記した実施の形態１と同様な効果を
奏するものである。
【００５７】しかも、電荷吸収領域１５を構成する第１
及び第２のＮ型領域２２及び２３は、分離領域４の濃度
より低い濃度のＰ型領域２１に形成されているため、Ｎ
型領域２２及び２３とＰ型領域２１とによるＰＮ接合部
における空乏層の幅を広くでき、ＰＮ接合の耐圧を高く
できるので、第１及び第２のＮ型領域２２及び２３に与
えられる電位、つまり、第１及び第２の電位供給ノード
２４及び２５に印加される電位を高く取れることにな
る。
及び第２のＮ型領域２２及び２３は、分離領域４の濃度
より低い濃度のＰ型領域２１に形成されているため、Ｎ
型領域２２及び２３とＰ型領域２１とによるＰＮ接合部
における空乏層の幅を広くでき、ＰＮ接合の耐圧を高く
できるので、第１及び第２のＮ型領域２２及び２３に与
えられる電位、つまり、第１及び第２の電位供給ノード
２４及び２５に印加される電位を高く取れることにな
る。
【００５８】その結果、電荷吸収領域１５を構成する第
１及び第２のＮ型領域２２及び２３に余剰電子を効果的
に吸収でき、さらに良好な周波数特性及びクロストーク
の低減を図れるものである。
１及び第２のＮ型領域２２及び２３に余剰電子を効果的
に吸収でき、さらに良好な周波数特性及びクロストーク
の低減を図れるものである。
【００５９】なお、上記実施の形態５において、半導体
基板１を、Ｐ型の半導体基板と、この基板の表面におけ
る複数のシリコン・フォト・ダイオード素子に対するシ
リコン・フォト・ダイオード素子形成領域に形成された
Ｎ型の埋め込み領域と、この埋め込み領域の表面に形成
されたＰ型のアノード用領域とを有したものとし、シリ
コン・フォト・ダイオード素子のダイオード領域９、１
０をなすＰＮ接合部が、上記アノード用領域とエピタキ
シャル成長層２、３との接合部にしたものであってもよ
いものである。
基板１を、Ｐ型の半導体基板と、この基板の表面におけ
る複数のシリコン・フォト・ダイオード素子に対するシ
リコン・フォト・ダイオード素子形成領域に形成された
Ｎ型の埋め込み領域と、この埋め込み領域の表面に形成
されたＰ型のアノード用領域とを有したものとし、シリ
コン・フォト・ダイオード素子のダイオード領域９、１
０をなすＰＮ接合部が、上記アノード用領域とエピタキ
シャル成長層２、３との接合部にしたものであってもよ
いものである。
【００６０】実施の形態６．図６は本発明の実施の形態
６を示すものである。この実施の形態６に示す隣接して
形成された複数のシリコン・フォト・ダイオード素子を
有する半導体集積回路装置は、上記した実施の形態１に
示す隣接して形成された複数のシリコン・フォト・ダイ
オード素子を有する半導体集積回路装置に対して、次の
点が相違するだけであり、その他の点については同様の
構成をしている。
６を示すものである。この実施の形態６に示す隣接して
形成された複数のシリコン・フォト・ダイオード素子を
有する半導体集積回路装置は、上記した実施の形態１に
示す隣接して形成された複数のシリコン・フォト・ダイ
オード素子を有する半導体集積回路装置に対して、次の
点が相違するだけであり、その他の点については同様の
構成をしている。
【００６１】第１に、分離領域４を、エピタキシャル成
長層の表面から半導体基板１の表面まで到達し、半導体
基板１の表面に所定間隙を有し、かつ互いに並行して接
合する第１及び第２の部分２６及び２７とを有したもの
とした点である。なお、第１及び第２の部分２６及び２
７はこれらの間にエピタキシャル成長層を介在させた状
態にしてＰ型の不純物を通常のイオン注入法を用いて形
成しているものである。
長層の表面から半導体基板１の表面まで到達し、半導体
基板１の表面に所定間隙を有し、かつ互いに並行して接
合する第１及び第２の部分２６及び２７とを有したもの
とした点である。なお、第１及び第２の部分２６及び２
７はこれらの間にエピタキシャル成長層を介在させた状
態にしてＰ型の不純物を通常のイオン注入法を用いて形
成しているものである。
【００６２】第２に、電荷吸収層１５を、分離領域４を
構成する第１及び第２の部分２６及び２７の間に介在す
るエピタキシャル成長層とし、このエピタキシャル成長
層に接地電位を越えた電位が印加される電位供給ノード
１６を電気的に接続した点である。なお、図６におい
て、図１に示した符号と同一符号は同一または相当部分
を示しているものである。
構成する第１及び第２の部分２６及び２７の間に介在す
るエピタキシャル成長層とし、このエピタキシャル成長
層に接地電位を越えた電位が印加される電位供給ノード
１６を電気的に接続した点である。なお、図６におい
て、図１に示した符号と同一符号は同一または相当部分
を示しているものである。
【００６３】このように構成された半導体集積回路装置
においても、上記した実施の形態１と同様な効果を奏す
る他、電荷吸収領域１５として分離領域４を構成する第
１及び第２の部分２６及び２７の間に介在するエピタキ
シャル成長層によって構成させているため、電荷吸収領
域１５の底面積を大きく取れ、入射光によって励起され
た半導体基板１における余剰電子がさらに効率良く電荷
吸収領域１５に吸収され、さらに良好な周波数特性及び
クロストークの低減を図れるものである。
においても、上記した実施の形態１と同様な効果を奏す
る他、電荷吸収領域１５として分離領域４を構成する第
１及び第２の部分２６及び２７の間に介在するエピタキ
シャル成長層によって構成させているため、電荷吸収領
域１５の底面積を大きく取れ、入射光によって励起され
た半導体基板１における余剰電子がさらに効率良く電荷
吸収領域１５に吸収され、さらに良好な周波数特性及び
クロストークの低減を図れるものである。
【００６４】また、電荷吸収領域１５は、分離領域４を
構成する第１及び第２の部分２６及び２７を形成するこ
とによって形成できるため、電荷吸収領域１５を形成す
るための工程を不要にできるという効果も合わせ持つも
のである。
構成する第１及び第２の部分２６及び２７を形成するこ
とによって形成できるため、電荷吸収領域１５を形成す
るための工程を不要にできるという効果も合わせ持つも
のである。
【００６５】なお、上記実施の形態６において、半導体
基板１を、Ｐ型の半導体基板と、この基板の表面におけ
る複数のシリコン・フォト・ダイオード素子に対するシ
リコン・フォト・ダイオード素子形成領域に形成された
Ｎ型の埋め込み領域と、この埋め込み領域の表面に形成
されたＰ型のアノード用領域とを有したものとし、シリ
コン・フォト・ダイオード素子のダイオード領域９、１
０をなすＰＮ接合部が、上記アノード用領域とエピタキ
シャル成長層２、３との接合部にしたものであってもよ
いものである。
基板１を、Ｐ型の半導体基板と、この基板の表面におけ
る複数のシリコン・フォト・ダイオード素子に対するシ
リコン・フォト・ダイオード素子形成領域に形成された
Ｎ型の埋め込み領域と、この埋め込み領域の表面に形成
されたＰ型のアノード用領域とを有したものとし、シリ
コン・フォト・ダイオード素子のダイオード領域９、１
０をなすＰＮ接合部が、上記アノード用領域とエピタキ
シャル成長層２、３との接合部にしたものであってもよ
いものである。
【００６６】実施の形態７．図７は本発明の実施の形態
７を示すものである。この実施の形態７に示す隣接して
形成された複数のシリコン・フォト・ダイオード素子を
有する半導体集積回路装置は、上記した実施の形態１に
示す隣接して形成された複数のシリコン・フォト・ダイ
オード素子を有する半導体集積回路装置に対して、次の
点が相違するだけであり、その他の点については同様の
構成をしている。
７を示すものである。この実施の形態７に示す隣接して
形成された複数のシリコン・フォト・ダイオード素子を
有する半導体集積回路装置は、上記した実施の形態１に
示す隣接して形成された複数のシリコン・フォト・ダイ
オード素子を有する半導体集積回路装置に対して、次の
点が相違するだけであり、その他の点については同様の
構成をしている。
【００６７】第１に、分離領域４を、エピタキシャル成
長層の表面から半導体基板１の表面まで到達し、半導体
基板１の表面に所定間隙を有し、かつ互いに並行して接
合するとともに、エピタキシャル成長層の表面側にて重
なり合っている第１及び第２の部分２６及び２７とを有
するものとした点である。なお、第１及び第２の部分２
６及び２７はこれらの間にエピタキシャル成長層を介在
させた状態にしてＰ型の不純物を通常のイオン注入法を
用いて形成しているものである。
長層の表面から半導体基板１の表面まで到達し、半導体
基板１の表面に所定間隙を有し、かつ互いに並行して接
合するとともに、エピタキシャル成長層の表面側にて重
なり合っている第１及び第２の部分２６及び２７とを有
するものとした点である。なお、第１及び第２の部分２
６及び２７はこれらの間にエピタキシャル成長層を介在
させた状態にしてＰ型の不純物を通常のイオン注入法を
用いて形成しているものである。
【００６８】第２に、電荷吸収層１５を、分離領域４を
構成する第１及び第２の部分２６及び２７の間に介在す
るトンネル形状のエピタキシャル成長層とし、このエピ
タキシャル成長層に接地電位を越えた電位が印加される
電位供給ノード１６を電気的に接続した点である。な
お、図７において、図１に示した符号と同一符号は同一
または相当部分を示しているものである。
構成する第１及び第２の部分２６及び２７の間に介在す
るトンネル形状のエピタキシャル成長層とし、このエピ
タキシャル成長層に接地電位を越えた電位が印加される
電位供給ノード１６を電気的に接続した点である。な
お、図７において、図１に示した符号と同一符号は同一
または相当部分を示しているものである。
【００６９】このように構成された半導体集積回路装置
においても、上記した実施の形態１と同様な効果を奏す
る他、電荷吸収領域１５として分離領域４を構成する第
１及び第２の部分２６及び２７の間に介在するトンネル
形状のエピタキシャル成長層によって構成させているた
め、分離領域４の幅をそれ程広くすることなく、電荷吸
収領域１５の底面積を大きく取れ、入射光によって励起
された半導体基板１における余剰電子がさらに効率良く
電荷吸収領域１５に吸収され、さらに良好な周波数特性
及びクロストークの低減を図れるものである。また、電
荷吸収領域１５は、分離領域４を構成する第１及び第２
の部分２６及び２７を形成することによって形成できる
ため、電荷吸収領域１５を形成するための工程を不要に
できるという効果も合わせ持つものである。
においても、上記した実施の形態１と同様な効果を奏す
る他、電荷吸収領域１５として分離領域４を構成する第
１及び第２の部分２６及び２７の間に介在するトンネル
形状のエピタキシャル成長層によって構成させているた
め、分離領域４の幅をそれ程広くすることなく、電荷吸
収領域１５の底面積を大きく取れ、入射光によって励起
された半導体基板１における余剰電子がさらに効率良く
電荷吸収領域１５に吸収され、さらに良好な周波数特性
及びクロストークの低減を図れるものである。また、電
荷吸収領域１５は、分離領域４を構成する第１及び第２
の部分２６及び２７を形成することによって形成できる
ため、電荷吸収領域１５を形成するための工程を不要に
できるという効果も合わせ持つものである。
【００７０】なお、上記実施の形態７において、半導体
基板１を、Ｐ型の半導体基板と、この基板の表面におけ
る複数のシリコン・フォト・ダイオード素子に対するシ
リコン・フォト・ダイオード素子形成領域に形成された
Ｎ型の埋め込み領域と、この埋め込み領域の表面に形成
されたＰ型のアノード用領域とを有したものとし、シリ
コン・フォト・ダイオード素子のダイオード領域９、１
０をなすＰＮ接合部が、上記アノード用領域とエピタキ
シャル成長層２、３との接合部にしたものであってもよ
いものである。
基板１を、Ｐ型の半導体基板と、この基板の表面におけ
る複数のシリコン・フォト・ダイオード素子に対するシ
リコン・フォト・ダイオード素子形成領域に形成された
Ｎ型の埋め込み領域と、この埋め込み領域の表面に形成
されたＰ型のアノード用領域とを有したものとし、シリ
コン・フォト・ダイオード素子のダイオード領域９、１
０をなすＰＮ接合部が、上記アノード用領域とエピタキ
シャル成長層２、３との接合部にしたものであってもよ
いものである。
【００７１】実施の形態８．図８は本発明の実施の形態
８を示すものである。この実施の形態８に示す隣接して
形成された複数のシリコン・フォト・ダイオード素子を
有する半導体集積回路装置は、上記した実施の形態１に
示す隣接して形成された複数のシリコン・フォト・ダイ
オード素子を有する半導体集積回路装置に対して、次の
点が相違するだけであり、その他の点については同様の
構成をしている。
８を示すものである。この実施の形態８に示す隣接して
形成された複数のシリコン・フォト・ダイオード素子を
有する半導体集積回路装置は、上記した実施の形態１に
示す隣接して形成された複数のシリコン・フォト・ダイ
オード素子を有する半導体集積回路装置に対して、次の
点が相違するだけであり、その他の点については同様の
構成をしている。
【００７２】第１に、分離領域として、分離領域４より
不純物濃度が低くかつ広い幅で浅くなるようにＰ型の不
純物を通常のイオン注入法を用いて分離領域４が位置す
るエピタキシャル成長層の表面に形成されたＰ型領域２
１をさらに設けた点である。
不純物濃度が低くかつ広い幅で浅くなるようにＰ型の不
純物を通常のイオン注入法を用いて分離領域４が位置す
るエピタキシャル成長層の表面に形成されたＰ型領域２
１をさらに設けた点である。
【００７３】第２に、電荷吸収領域１５を、Ｐ型領域２
１の表面に、ほぼ全表面に渡ってＮ型の不純物を通常の
イオン注入法を用いてイオン注入することによって形成
した点である。なお、図８において、図１に示した符号
と同一符号は同一または相当部分を示しているものであ
る。
１の表面に、ほぼ全表面に渡ってＮ型の不純物を通常の
イオン注入法を用いてイオン注入することによって形成
した点である。なお、図８において、図１に示した符号
と同一符号は同一または相当部分を示しているものであ
る。
【００７４】このように構成された半導体集積回路装置
においても、上記した実施の形態１と同様な効果を奏す
る他、電荷吸収領域１５を分離領域４の表面積より広い
表面積をもったＰ型領域２１に形成しているため、電荷
吸収領域１５の表面積を広くできる。
においても、上記した実施の形態１と同様な効果を奏す
る他、電荷吸収領域１５を分離領域４の表面積より広い
表面積をもったＰ型領域２１に形成しているため、電荷
吸収領域１５の表面積を広くできる。
【００７５】したがって、電位供給ノード１６と電気的
に接続するためのコンタクト領域を広くとれるため、コ
ンタクト抵抗を小さくできるものである。
に接続するためのコンタクト領域を広くとれるため、コ
ンタクト抵抗を小さくできるものである。
【００７６】なお、上記実施の形態８において、半導体
基板１を、Ｐ型の半導体基板と、この基板の表面におけ
る複数のシリコン・フォト・ダイオード素子に対するシ
リコン・フォト・ダイオード素子形成領域に形成された
Ｎ型の埋め込み領域と、この埋め込み領域の表面に形成
されたＰ型のアノード用領域とを有したものとし、シリ
コン・フォト・ダイオード素子のダイオード領域９、１
０をなすＰＮ接合部が、上記アノード用領域とエピタキ
シャル成長層２、３との接合部にしたものであってもよ
いものである。
基板１を、Ｐ型の半導体基板と、この基板の表面におけ
る複数のシリコン・フォト・ダイオード素子に対するシ
リコン・フォト・ダイオード素子形成領域に形成された
Ｎ型の埋め込み領域と、この埋め込み領域の表面に形成
されたＰ型のアノード用領域とを有したものとし、シリ
コン・フォト・ダイオード素子のダイオード領域９、１
０をなすＰＮ接合部が、上記アノード用領域とエピタキ
シャル成長層２、３との接合部にしたものであってもよ
いものである。
【００７７】実施の形態９．図９は本発明の実施の形態
９を示すものである。この実施の形態９に示す隣接して
形成された複数のシリコン・フォト・ダイオード素子を
有する半導体集積回路装置は、上記した実施の形態１に
示す隣接して形成された複数のシリコン・フォト・ダイ
オード素子を有する半導体集積回路装置に対して、次の
点が相違するだけであり、その他の点については同様の
構成をしている。
９を示すものである。この実施の形態９に示す隣接して
形成された複数のシリコン・フォト・ダイオード素子を
有する半導体集積回路装置は、上記した実施の形態１に
示す隣接して形成された複数のシリコン・フォト・ダイ
オード素子を有する半導体集積回路装置に対して、次の
点が相違するだけであり、その他の点については同様の
構成をしている。
【００７８】第１に、分離領域として、分離領域４より
不純物濃度が低くかつ浅くなるようにＰ型の不純物を通
常のイオン注入法を用いて分離領域４の周囲と接して分
離領域４を挟むようにエピタキシャル成長層の表面に形
成されたＰ型領域２８及び２９をさらに設けた点であ
る。
不純物濃度が低くかつ浅くなるようにＰ型の不純物を通
常のイオン注入法を用いて分離領域４の周囲と接して分
離領域４を挟むようにエピタキシャル成長層の表面に形
成されたＰ型領域２８及び２９をさらに設けた点であ
る。
【００７９】第２に、電荷吸収領域１５を、分離領域４
とＰ型領域２８及び２９の表面に、Ｎ型の不純物を通常
のイオン注入法を用いてイオン注入することによって形
成した点である。なお、図９において、図１に示した符
号と同一符号は同一または相当部分を示しているもので
ある。
とＰ型領域２８及び２９の表面に、Ｎ型の不純物を通常
のイオン注入法を用いてイオン注入することによって形
成した点である。なお、図９において、図１に示した符
号と同一符号は同一または相当部分を示しているもので
ある。
【００８０】このように構成された半導体集積回路装置
においても、上記した実施の形態１と同様な効果を奏す
る他、電荷吸収領域１５を分離領域４とＰ型領域２８及
び２８の表面に形成しているため、電荷吸収領域１５の
表面積を広くできる。したがって、電位供給ノード１６
と電気的に接続するためのコンタクト領域を広くとれる
ため、コンタクト抵抗を小さくできるものである。
においても、上記した実施の形態１と同様な効果を奏す
る他、電荷吸収領域１５を分離領域４とＰ型領域２８及
び２８の表面に形成しているため、電荷吸収領域１５の
表面積を広くできる。したがって、電位供給ノード１６
と電気的に接続するためのコンタクト領域を広くとれる
ため、コンタクト抵抗を小さくできるものである。
【００８１】なお、上記実施の形態９において、半導体
基板１を、Ｐ型の半導体基板と、この基板の表面におけ
る複数のシリコン・フォト・ダイオード素子に対するシ
リコン・フォト・ダイオード素子形成領域に形成された
Ｎ型の埋め込み領域と、この埋め込み領域の表面に形成
されたＰ型のアノード用領域とを有したものとし、シリ
コン・フォト・ダイオード素子のダイオード領域９、１
０をなすＰＮ接合部が、上記アノード用領域とエピタキ
シャル成長層２、３との接合部にしたものであってもよ
いものである。
基板１を、Ｐ型の半導体基板と、この基板の表面におけ
る複数のシリコン・フォト・ダイオード素子に対するシ
リコン・フォト・ダイオード素子形成領域に形成された
Ｎ型の埋め込み領域と、この埋め込み領域の表面に形成
されたＰ型のアノード用領域とを有したものとし、シリ
コン・フォト・ダイオード素子のダイオード領域９、１
０をなすＰＮ接合部が、上記アノード用領域とエピタキ
シャル成長層２、３との接合部にしたものであってもよ
いものである。
【００８２】実施の形態１０．図１０は本発明の実施の
形態１０を示すものである。この実施の形態１０に示す
隣接して形成された複数のシリコン・フォト・ダイオー
ド素子を有する半導体集積回路装置は、上記した実施の
形態１に示す隣接して形成された複数のシリコン・フォ
ト・ダイオード素子を有する半導体集積回路装置に対し
て、次の点が相違するだけであり、その他の点について
は同様の構成をしている。
形態１０を示すものである。この実施の形態１０に示す
隣接して形成された複数のシリコン・フォト・ダイオー
ド素子を有する半導体集積回路装置は、上記した実施の
形態１に示す隣接して形成された複数のシリコン・フォ
ト・ダイオード素子を有する半導体集積回路装置に対し
て、次の点が相違するだけであり、その他の点について
は同様の構成をしている。
【００８３】第１に、Ｐ型の半導体基板として、Ｎ+型
埋め込み領域からなる電荷吸収領域５２とＰ型の埋め込
み領域からなるウェル領域５１（シリコン・フォト・ダ
イオード素子のアノード領域として機能する）とを有し
ている点である。電荷吸収領域５２は上記Ｐ型の半導体
基板１の表面に通常知られている方法にて選択的に、つ
まり、図示から明らかなように、複数のシリコン・フォ
ト・ダイオード素子の少なくとも真下に位置する位置に
イオン注入にて形成されたものである。Ｐ型のウェル領
域５１は上記半導体基板１の表面に上記電荷吸収領域５
２とエピタキシャル成長層との間に介在し、通常知られ
ている方法にて選択的にイオン注入することによって形
成されたものである。なお、これら半導体基板１及びＰ
型のウェル領域５１は、電気的に接地されている。
埋め込み領域からなる電荷吸収領域５２とＰ型の埋め込
み領域からなるウェル領域５１（シリコン・フォト・ダ
イオード素子のアノード領域として機能する）とを有し
ている点である。電荷吸収領域５２は上記Ｐ型の半導体
基板１の表面に通常知られている方法にて選択的に、つ
まり、図示から明らかなように、複数のシリコン・フォ
ト・ダイオード素子の少なくとも真下に位置する位置に
イオン注入にて形成されたものである。Ｐ型のウェル領
域５１は上記半導体基板１の表面に上記電荷吸収領域５
２とエピタキシャル成長層との間に介在し、通常知られ
ている方法にて選択的にイオン注入することによって形
成されたものである。なお、これら半導体基板１及びＰ
型のウェル領域５１は、電気的に接地されている。
【００８４】第２に、電位供給ノード１６の変わりに、
電荷吸収領域５２に電気的に接続され、電荷吸収領域５
２に接地電位を越えた電位を与えるための電位供給ノー
ド３０を設けた点である。なお、図１０において、図１
に示した符号と同一符号は同一または相当部分を示して
いるものである。
電荷吸収領域５２に電気的に接続され、電荷吸収領域５
２に接地電位を越えた電位を与えるための電位供給ノー
ド３０を設けた点である。なお、図１０において、図１
に示した符号と同一符号は同一または相当部分を示して
いるものである。
【００８５】このように構成された半導体集積回路装置
においても、上記した実施の形態１と同様に、入射光に
よって励起された半導体基板１を構成するＰ型のウェル
領域５１における余剰電子は、図１０に符号１１及び１
３にて示す移動経路に従い、電荷吸収領域５２に吸収さ
れ、電位供給ノード３０へ引き抜かれることになる。ま
た、入射光によって励起された分離領域４における余剰
電子は、図１０に符号１２にて示す移動経路に従い、Ｐ
型のウェル領域５１を介して電荷吸収領域５２に吸収さ
れ、電位供給ノード３０へ引き抜かれることになる。
においても、上記した実施の形態１と同様に、入射光に
よって励起された半導体基板１を構成するＰ型のウェル
領域５１における余剰電子は、図１０に符号１１及び１
３にて示す移動経路に従い、電荷吸収領域５２に吸収さ
れ、電位供給ノード３０へ引き抜かれることになる。ま
た、入射光によって励起された分離領域４における余剰
電子は、図１０に符号１２にて示す移動経路に従い、Ｐ
型のウェル領域５１を介して電荷吸収領域５２に吸収さ
れ、電位供給ノード３０へ引き抜かれることになる。
【００８６】したがって、このように構成された半導体
集積回路装置においても、上記した実施の形態１と同様
な効果を奏し、しかも、次のような効果も奏する。
集積回路装置においても、上記した実施の形態１と同様
な効果を奏し、しかも、次のような効果も奏する。
【００８７】電荷吸収領域５２を複数のシリコン・フォ
ト・ダイオード素子の下部全域に亘って形成しているた
め、大きな面積の電荷吸収領域が得られ、どこで余剰電
子が発生しても、すぐに吸収できる。
ト・ダイオード素子の下部全域に亘って形成しているた
め、大きな面積の電荷吸収領域が得られ、どこで余剰電
子が発生しても、すぐに吸収できる。
【００８８】実質的に複数のシリコン・フォト・ダイオ
ード素子の下部に位置する半導体基板の体積を減らせ
る。つまり、複数のシリコン・フォト・ダイオード素子
の半導体基板として実質的にＰ型のウェル領域５１だけ
になり、余剰電子自体の発生も減らすことができる。
ード素子の下部に位置する半導体基板の体積を減らせ
る。つまり、複数のシリコン・フォト・ダイオード素子
の半導体基板として実質的にＰ型のウェル領域５１だけ
になり、余剰電子自体の発生も減らすことができる。
【００８９】その結果、電荷吸収領域５２に余剰電子を
効果的に吸収でき、さらに良好な周波数特性及びクロス
トークの低減を図れるものである。
効果的に吸収でき、さらに良好な周波数特性及びクロス
トークの低減を図れるものである。
【００９０】実施の形態１１．図１１は本発明の実施の
形態１１を示すものである。この実施の形態１１に示す
隣接して形成された複数のシリコン・フォト・ダイオー
ド素子を有する半導体集積回路装置は、上記した実施の
形態１に示す隣接して形成された複数のシリコン・フォ
ト・ダイオード素子を有する半導体集積回路装置に対し
て、次の点が相違するだけであり、その他の点について
は同様の構成をしている。
形態１１を示すものである。この実施の形態１１に示す
隣接して形成された複数のシリコン・フォト・ダイオー
ド素子を有する半導体集積回路装置は、上記した実施の
形態１に示す隣接して形成された複数のシリコン・フォ
ト・ダイオード素子を有する半導体集積回路装置に対し
て、次の点が相違するだけであり、その他の点について
は同様の構成をしている。
【００９１】第１に、分離領域４を、エピタキシャル成
長層の表面から半導体基板１の表面の上方所定深さまで
位置し、かつ、所定間隙を有し、互いに並行して形成さ
れた第１及び第２の部分３２及び３３と、エピタキシャ
ル成長層と半導体基板１との接合部に形成され、上部が
第１及び第２の部分３２及び３３と重なる第３の部分３
４とを有したものとした点である。なお、第１及び第２
の部分３２及び３３はこれらの間にエピタキシャル成長
層を介在させた状態にしてＰ型の不純物を通常のイオン
注入法を用いて形成し、第３の部分３４はエピタキシャ
ル成長層と半導体基板１との接合部に埋め込み領域とし
て形成されているものである。
長層の表面から半導体基板１の表面の上方所定深さまで
位置し、かつ、所定間隙を有し、互いに並行して形成さ
れた第１及び第２の部分３２及び３３と、エピタキシャ
ル成長層と半導体基板１との接合部に形成され、上部が
第１及び第２の部分３２及び３３と重なる第３の部分３
４とを有したものとした点である。なお、第１及び第２
の部分３２及び３３はこれらの間にエピタキシャル成長
層を介在させた状態にしてＰ型の不純物を通常のイオン
注入法を用いて形成し、第３の部分３４はエピタキシャ
ル成長層と半導体基板１との接合部に埋め込み領域とし
て形成されているものである。
【００９２】第２に、電荷吸収領域１５を、分離領域４
を構成する第１ないし第３の部分３２ないし３４の間に
介在するエピタキシャル成長層とし、このエピタキシャ
ル成長層に接地電位を越えた電位が印加される電位供給
ノード１６を電気的に接続した点である。
を構成する第１ないし第３の部分３２ないし３４の間に
介在するエピタキシャル成長層とし、このエピタキシャ
ル成長層に接地電位を越えた電位が印加される電位供給
ノード１６を電気的に接続した点である。
【００９３】なお、図１１において、図１に示した符号
と同一符号は同一または相当部分を示しているものであ
る。このように構成された半導体集積回路装置において
も、上記した実施の形態１と同様な効果を奏するもので
ある。
と同一符号は同一または相当部分を示しているものであ
る。このように構成された半導体集積回路装置において
も、上記した実施の形態１と同様な効果を奏するもので
ある。
【００９４】なお、上記実施の形態１１において、半導
体基板１を、Ｐ型の半導体基板と、この基板の表面にお
ける複数のシリコン・フォト・ダイオード素子に対する
シリコン・フォト・ダイオード素子形成領域に形成され
たＮ型の埋め込み領域と、この埋め込み領域の表面に形
成されたＰ型のアノード用領域とを有したものとし、シ
リコン・フォト・ダイオード素子のダイオード領域９、
１０をなすＰＮ接合部が、上記アノード用領域とエピタ
キシャル成長層２、３との接合部にしたものであっても
よいものである。
体基板１を、Ｐ型の半導体基板と、この基板の表面にお
ける複数のシリコン・フォト・ダイオード素子に対する
シリコン・フォト・ダイオード素子形成領域に形成され
たＮ型の埋め込み領域と、この埋め込み領域の表面に形
成されたＰ型のアノード用領域とを有したものとし、シ
リコン・フォト・ダイオード素子のダイオード領域９、
１０をなすＰＮ接合部が、上記アノード用領域とエピタ
キシャル成長層２、３との接合部にしたものであっても
よいものである。
【００９５】実施の形態１２．図１２は本発明の実施の
形態１２を示すものである。この実施の形態１２に示す
隣接して形成された複数のシリコン・フォト・ダイオー
ド素子を有する半導体集積回路装置は、上記した実施の
形態１に示す隣接して形成された複数のシリコン・フォ
ト・ダイオード素子を有する半導体集積回路装置に対し
て、次の点が相違するだけであり、その他の点について
は同様の構成をしている。
形態１２を示すものである。この実施の形態１２に示す
隣接して形成された複数のシリコン・フォト・ダイオー
ド素子を有する半導体集積回路装置は、上記した実施の
形態１に示す隣接して形成された複数のシリコン・フォ
ト・ダイオード素子を有する半導体集積回路装置に対し
て、次の点が相違するだけであり、その他の点について
は同様の構成をしている。
【００９６】第１に、分離領域４を、エピタキシャル成
長層の表面から半導体基板１の表面の上方所定深さまで
形成された第１の部分３５と、エピタキシャル成長層と
半導体基板１との接合部に、所定間隙を有し、互いに並
行して形成され、それぞれが第１の部分３５と重なる第
２及び第３の部分３６及び３７とを有したものとした点
である。なお、第１の部分３５はＰ型の不純物を通常の
イオン注入法を用いて形成し、第２及び第３の部分３６
及び３７はこれらの間にエピタキシャル成長層を介在さ
せた状態にしてエピタキシャル成長層と半導体基板１と
の接合部に埋め込み領域として形成されているものであ
る。
長層の表面から半導体基板１の表面の上方所定深さまで
形成された第１の部分３５と、エピタキシャル成長層と
半導体基板１との接合部に、所定間隙を有し、互いに並
行して形成され、それぞれが第１の部分３５と重なる第
２及び第３の部分３６及び３７とを有したものとした点
である。なお、第１の部分３５はＰ型の不純物を通常の
イオン注入法を用いて形成し、第２及び第３の部分３６
及び３７はこれらの間にエピタキシャル成長層を介在さ
せた状態にしてエピタキシャル成長層と半導体基板１と
の接合部に埋め込み領域として形成されているものであ
る。
【００９７】第２に、電荷吸収領域１５を、分離領域４
を構成する第１ないし第３の部分３５ないし３７の間に
介在するエピタキシャル成長層とし、このエピタキシャ
ル成長層に接地電位を越えた電位が印加される電位供給
ノード１６を電気的に接続した点である。なお、図１２
において、図１に示した符号と同一符号は同一または相
当部分を示しているものである。
を構成する第１ないし第３の部分３５ないし３７の間に
介在するエピタキシャル成長層とし、このエピタキシャ
ル成長層に接地電位を越えた電位が印加される電位供給
ノード１６を電気的に接続した点である。なお、図１２
において、図１に示した符号と同一符号は同一または相
当部分を示しているものである。
【００９８】このように構成された半導体集積回路装置
においても、上記した実施の形態１と同様な効果を奏す
るとともに、電荷吸収領域１５が半導体基板１と接して
形成されるため、半導体基板１における余剰電子を効率
的に吸収できるものである。
においても、上記した実施の形態１と同様な効果を奏す
るとともに、電荷吸収領域１５が半導体基板１と接して
形成されるため、半導体基板１における余剰電子を効率
的に吸収できるものである。
【００９９】なお、上記実施の形態１２において、半導
体基板１を、Ｐ型の半導体基板と、この基板の表面にお
ける複数のシリコン・フォト・ダイオード素子に対する
シリコン・フォト・ダイオード素子形成領域に形成され
たＮ型の埋め込み領域と、この埋め込み領域の表面に形
成されたＰ型のアノード用領域とを有したものとし、シ
リコン・フォト・ダイオード素子のダイオード領域９、
１０をなすＰＮ接合部が、上記アノード用領域とエピタ
キシャル成長層２、３との接合部にしたものであっても
よいものである。
体基板１を、Ｐ型の半導体基板と、この基板の表面にお
ける複数のシリコン・フォト・ダイオード素子に対する
シリコン・フォト・ダイオード素子形成領域に形成され
たＮ型の埋め込み領域と、この埋め込み領域の表面に形
成されたＰ型のアノード用領域とを有したものとし、シ
リコン・フォト・ダイオード素子のダイオード領域９、
１０をなすＰＮ接合部が、上記アノード用領域とエピタ
キシャル成長層２、３との接合部にしたものであっても
よいものである。
【０１００】実施の形態１３．図１３は本発明の実施の
形態１３を示すものである。この実施の形態１３に示す
隣接して形成された複数のシリコン・フォト・ダイオー
ド素子を有する半導体集積回路装置は、上記した実施の
形態１に示す隣接して形成された複数のシリコン・フォ
ト・ダイオード素子を有する半導体集積回路装置に対し
て、次の点が相違するだけであり、その他の点について
は同様の構成をしている。
形態１３を示すものである。この実施の形態１３に示す
隣接して形成された複数のシリコン・フォト・ダイオー
ド素子を有する半導体集積回路装置は、上記した実施の
形態１に示す隣接して形成された複数のシリコン・フォ
ト・ダイオード素子を有する半導体集積回路装置に対し
て、次の点が相違するだけであり、その他の点について
は同様の構成をしている。
【０１０１】すなわち、実施の形態１に示すような電荷
吸収領域１５を設けることなく、エピタキシャル成長層
上に形成された抵抗性素子３８を介して分離領域４に、
接地電位を越えた電位が与えられる電位供給ノード１６
から電位を与えるようにした点である。
吸収領域１５を設けることなく、エピタキシャル成長層
上に形成された抵抗性素子３８を介して分離領域４に、
接地電位を越えた電位が与えられる電位供給ノード１６
から電位を与えるようにした点である。
【０１０２】なお、図１３において、図１に示した符号
と同一符号は同一または相当部分を示しているものであ
る。このように構成された半導体集積回路装置におい
て、分離領域４に、適切な抵抗値を持った抵抗性素子３
８を介して電位供給ノード１６に印加される電位が与え
られるため、電位供給ノード１６から抵抗性素子３８、
分離領域４及び半導体基板１を介して接地に電流が流れ
る。
と同一符号は同一または相当部分を示しているものであ
る。このように構成された半導体集積回路装置におい
て、分離領域４に、適切な抵抗値を持った抵抗性素子３
８を介して電位供給ノード１６に印加される電位が与え
られるため、電位供給ノード１６から抵抗性素子３８、
分離領域４及び半導体基板１を介して接地に電流が流れ
る。
【０１０３】その結果、図１３に符号３９にて示す電流
の通路に沿って、半導体基板１の裏面からエピタキシャ
ル成長層の表面に向かうに従い徐々に電位が高くなり、
電流の通路３９に沿った電界が生じることになる。
の通路に沿って、半導体基板１の裏面からエピタキシャ
ル成長層の表面に向かうに従い徐々に電位が高くなり、
電流の通路３９に沿った電界が生じることになる。
【０１０４】したがって、入射光によって励起された半
導体基板１及び分離領域４における余剰電子は、上記し
た電界によって電位の高い部分に移動、例えば、図１３
に符号１１ないし１３にて示す移動経路に従い移動し、
抵抗性素子３８を介して電位供給ノード３１へ引き抜か
れることになる。
導体基板１及び分離領域４における余剰電子は、上記し
た電界によって電位の高い部分に移動、例えば、図１３
に符号１１ないし１３にて示す移動経路に従い移動し、
抵抗性素子３８を介して電位供給ノード３１へ引き抜か
れることになる。
【０１０５】ゆえに、このように構成された半導体集積
回路装置においても、入射光によって励起された半導体
基板１及び分離領域４における余剰電子を吸収でき、良
好な周波数特性及びクロストークの低減を図れるという
効果を有するものである。
回路装置においても、入射光によって励起された半導体
基板１及び分離領域４における余剰電子を吸収でき、良
好な周波数特性及びクロストークの低減を図れるという
効果を有するものである。
【０１０６】なお、上記実施の形態１３において、半導
体基板１を、Ｐ型の半導体基板と、この基板の表面にお
ける複数のシリコン・フォト・ダイオード素子に対する
シリコン・フォト・ダイオード素子形成領域に形成され
たＮ型の埋め込み領域と、この埋め込み領域の表面に形
成されたＰ型のアノード用領域とを有したものとし、シ
リコン・フォト・ダイオード素子のダイオード領域９、
１０をなすＰＮ接合部が、上記アノード用領域とエピタ
キシャル成長層２、３との接合部にしたものであっても
よいものである。
体基板１を、Ｐ型の半導体基板と、この基板の表面にお
ける複数のシリコン・フォト・ダイオード素子に対する
シリコン・フォト・ダイオード素子形成領域に形成され
たＮ型の埋め込み領域と、この埋め込み領域の表面に形
成されたＰ型のアノード用領域とを有したものとし、シ
リコン・フォト・ダイオード素子のダイオード領域９、
１０をなすＰＮ接合部が、上記アノード用領域とエピタ
キシャル成長層２、３との接合部にしたものであっても
よいものである。
【０１０７】実施の形態１４．図１４〜図１８は本発明
の実施の形態１４を示し、複数のシリコン・フォト・ダ
イオード素子が半導体基板に分割されて形成されるとと
もに、これら複数のシリコン・フォト・ダイオード素子
の出力を受ける所望の回路、例えば増幅回路を構成する
トランジスタ等の回路素子が形成された半導体集積回路
装置を製造工程順に示す要部断面図である。なお、各図
における左側部分に複数のシリコン・フォト・ダイオー
ド素子が、右側部分に例えば増幅回路を構成するための
縦型ＰＮＰトランジスタが形成される。
の実施の形態１４を示し、複数のシリコン・フォト・ダ
イオード素子が半導体基板に分割されて形成されるとと
もに、これら複数のシリコン・フォト・ダイオード素子
の出力を受ける所望の回路、例えば増幅回路を構成する
トランジスタ等の回路素子が形成された半導体集積回路
装置を製造工程順に示す要部断面図である。なお、各図
における左側部分に複数のシリコン・フォト・ダイオー
ド素子が、右側部分に例えば増幅回路を構成するための
縦型ＰＮＰトランジスタが形成される。
【０１０８】これら複数のシリコン・フォト・ダイオー
ド素子及び縦型ＰＮＰトランジスタの製造方法を図１４
〜図１８を用いて以下に説明する。
ド素子及び縦型ＰＮＰトランジスタの製造方法を図１４
〜図１８を用いて以下に説明する。
【０１０９】プロセス１（ウェハ形成プロセス） まず、図１４（ａ）に示すように、Ｐ型の半導体基板１
の表面におけるシリコン・フォト・ダイオード形成領域
（複数のシリコン・フォト・ダイオード素子が形成され
る領域、この実施の形態１４の説明では４つのシリコン
・フォト・ダイオード素子の内の一方向に並んで形成さ
れる２つのシリコン・フォト・ダイオード素子について
説明している）及び縦型ＰＮＰトランジスタ形成領域
に、通常のイオン注入法を用いてレジストマスク５５を
マスクとしてＮ型の不純物、例えばリン（Ｐ）を例えば
１０14／ｃｍ2の密度でイオン注入（図１４（ｂ）参
照）し、熱拡散を行い、シリコン・フォト・ダイオード
形成領域にＮ型埋め込み層からなる電荷吸収領域となる
ウェル領域４０を形成するとともに、縦型ＰＮＰトラン
ジスタ形成領域にＮ型埋め込み層からなるウェル領域９
５を形成する。なお、半導体基板１は、厚さが例えば約
５００μｍであり、抵抗率が例えば１７〜２３Ωｃｍの
ものを用いた。また、Ｎ型の不純物として、リンに限ら
れるものではなく、Ｖ族元素であればよい。
の表面におけるシリコン・フォト・ダイオード形成領域
（複数のシリコン・フォト・ダイオード素子が形成され
る領域、この実施の形態１４の説明では４つのシリコン
・フォト・ダイオード素子の内の一方向に並んで形成さ
れる２つのシリコン・フォト・ダイオード素子について
説明している）及び縦型ＰＮＰトランジスタ形成領域
に、通常のイオン注入法を用いてレジストマスク５５を
マスクとしてＮ型の不純物、例えばリン（Ｐ）を例えば
１０14／ｃｍ2の密度でイオン注入（図１４（ｂ）参
照）し、熱拡散を行い、シリコン・フォト・ダイオード
形成領域にＮ型埋め込み層からなる電荷吸収領域となる
ウェル領域４０を形成するとともに、縦型ＰＮＰトラン
ジスタ形成領域にＮ型埋め込み層からなるウェル領域９
５を形成する。なお、半導体基板１は、厚さが例えば約
５００μｍであり、抵抗率が例えば１７〜２３Ωｃｍの
ものを用いた。また、Ｎ型の不純物として、リンに限ら
れるものではなく、Ｖ族元素であればよい。
【０１１０】プロセス２（アノード用領域、コレクタ用
領域、下面分離領域形成プロセス） 次に、図１５（ｃ）に示すように、ウェル領域４０及び
ウェル領域９５の表面と半導体基板１の表面における分
離領域、図示上では、シリコン・フォト・ダイオード形
成領域及び縦型ＰＮＰトランジスタ形成領域を、隣接し
て形成される他の素子形成領域から分離するための分離
領域に、通常のイオン注入法を用いてレジストマスク５
５をマスクとしてＰ型の不純物、例えばボロン（Ｂ）を
イオン注入（図１５（ｄ）参照）し、熱拡散を行い、ウ
ェル領域４０の表面にシリコン・フォト・ダイオード素
子のアノード用領域４１（上記実施例１〜１３のものの
半導体基板１に相当する領域）を形成し、ウェル領域９
５の表面に縦型ＰＮＰトランジスタのコレクタ用領域９
６を形成するとともに、分離領域に下面分離領域８１、
８２、９１、９２を形成する。なお、Ｐ型の不純物は、
ボロンに限られるものではなく、III族元素であればよ
い。
領域、下面分離領域形成プロセス） 次に、図１５（ｃ）に示すように、ウェル領域４０及び
ウェル領域９５の表面と半導体基板１の表面における分
離領域、図示上では、シリコン・フォト・ダイオード形
成領域及び縦型ＰＮＰトランジスタ形成領域を、隣接し
て形成される他の素子形成領域から分離するための分離
領域に、通常のイオン注入法を用いてレジストマスク５
５をマスクとしてＰ型の不純物、例えばボロン（Ｂ）を
イオン注入（図１５（ｄ）参照）し、熱拡散を行い、ウ
ェル領域４０の表面にシリコン・フォト・ダイオード素
子のアノード用領域４１（上記実施例１〜１３のものの
半導体基板１に相当する領域）を形成し、ウェル領域９
５の表面に縦型ＰＮＰトランジスタのコレクタ用領域９
６を形成するとともに、分離領域に下面分離領域８１、
８２、９１、９２を形成する。なお、Ｐ型の不純物は、
ボロンに限られるものではなく、III族元素であればよ
い。
【０１１１】プロセス３（Ｎ型エピタキシャル成長層形
成プロセス） 図１５（ｄ）に示された状態において、半導体基板１の
表面上に通常知られているエピタキシャル成長方法を用
いてＮ（Ｎ-）型のエピタキシャル成長層７０を形成す
る。このエピタキシャル成長層７０は、厚さが例えば数
μｍ、抵抗率が例えば１．６５Ω／ｃｍに形成される。
成プロセス） 図１５（ｄ）に示された状態において、半導体基板１の
表面上に通常知られているエピタキシャル成長方法を用
いてＮ（Ｎ-）型のエピタキシャル成長層７０を形成す
る。このエピタキシャル成長層７０は、厚さが例えば数
μｍ、抵抗率が例えば１．６５Ω／ｃｍに形成される。
【０１１２】このエピタキシャル成長層７０の形成に際
して熱処理が行われ、ウェル領域４０及びウェル領域９
５のリン並びにアノード用領域４１、コレクタ用領域９
６及び下面分離領域８１、８２、９１、９２のボロンは
エピタキシャル成長層７０側にも熱拡散され、図１６
（ｅ）に示すように、半導体基板１とエピタキシャル成
長層７０とのＰＮ接合部に埋め込まれた形状になるもの
である。
して熱処理が行われ、ウェル領域４０及びウェル領域９
５のリン並びにアノード用領域４１、コレクタ用領域９
６及び下面分離領域８１、８２、９１、９２のボロンは
エピタキシャル成長層７０側にも熱拡散され、図１６
（ｅ）に示すように、半導体基板１とエピタキシャル成
長層７０とのＰＮ接合部に埋め込まれた形状になるもの
である。
【０１１３】ここで、熱拡散されたウェル領域４０は電
荷吸収領域に、熱拡散されたアノード用領域４１は複数
のシリコン・フォト・ダイオード素子の共通のアノード
領域に、熱拡散されたコレクタ用領域９６は縦型ＰＮＰ
トランジスタのコレクタ領域になるものである。また、
アノード領域４１とエピタキシャル成長層７０とのＰＮ
接合部は、複数のシリコン・フォト・ダイオード素子に
おけるＰＮ接合部（ダイオード領域部９、１０）とな
る。
荷吸収領域に、熱拡散されたアノード用領域４１は複数
のシリコン・フォト・ダイオード素子の共通のアノード
領域に、熱拡散されたコレクタ用領域９６は縦型ＰＮＰ
トランジスタのコレクタ領域になるものである。また、
アノード領域４１とエピタキシャル成長層７０とのＰＮ
接合部は、複数のシリコン・フォト・ダイオード素子に
おけるＰＮ接合部（ダイオード領域部９、１０）とな
る。
【０１１４】プロセス４（アノード引き出し領域、コレ
クタ引き出し領域、上面分離領域形成プロセス） そして、図１６（ｅ）に示すように、エピタキシャル成
長層７０における、シリコン・フォト・ダイオード素子
形成領域を複数に分割するための領域、つまり、分割さ
れるシリコン・フォト・ダイオード素子を囲う領域、縦
型ＰＮＰトランジスタのベース領域を規定するようにベ
ース領域を囲う領域、及び下面分離領域８１、８２、９
１、９２の上方領域に通常のイオン注入法を用いてレジ
ストマスク５５をマスクとしてＰ型の不純物、例えばボ
ロン（Ｂ）をイオン注入し、熱拡散を行い、図１６
（ｆ）に示すように、エピタキシャル成長層７０の表面
からシリコン・フォト・ダイオード素子のアノード領域
４１に到達する分離領域兼アノード引き出し領域（以
下、分離領域と称す）４、８４、８５を形成し、エピタ
キシャル成長層７０の表面から縦型ＰＮＰトランジスタ
のコレクタ領域９６に到達するコレクタ引き出し領域９
７、９８を形成するとともに、エピタキシャル成長層７
０の表面から下面分離領域８１、８２、９１、９２に到
達する上面分離領域８３、８６、９３、９４を形成す
る。
クタ引き出し領域、上面分離領域形成プロセス） そして、図１６（ｅ）に示すように、エピタキシャル成
長層７０における、シリコン・フォト・ダイオード素子
形成領域を複数に分割するための領域、つまり、分割さ
れるシリコン・フォト・ダイオード素子を囲う領域、縦
型ＰＮＰトランジスタのベース領域を規定するようにベ
ース領域を囲う領域、及び下面分離領域８１、８２、９
１、９２の上方領域に通常のイオン注入法を用いてレジ
ストマスク５５をマスクとしてＰ型の不純物、例えばボ
ロン（Ｂ）をイオン注入し、熱拡散を行い、図１６
（ｆ）に示すように、エピタキシャル成長層７０の表面
からシリコン・フォト・ダイオード素子のアノード領域
４１に到達する分離領域兼アノード引き出し領域（以
下、分離領域と称す）４、８４、８５を形成し、エピタ
キシャル成長層７０の表面から縦型ＰＮＰトランジスタ
のコレクタ領域９６に到達するコレクタ引き出し領域９
７、９８を形成するとともに、エピタキシャル成長層７
０の表面から下面分離領域８１、８２、９１、９２に到
達する上面分離領域８３、８６、９３、９４を形成す
る。
【０１１５】なお、分離領域４、８４、８５は、エピタ
キシャル成長層７０の表面からシリコン・フォト・ダイ
オード素子のアノード領域４１への電極の引き出しを兼
ねているものであり、例えば接地電位が印加される接地
電位ノードに電気的に接続されるものである。また、分
離領域４、８４、８５は連続して形成されているもので
あり、これらによって分割されるシリコン・フォト・ダ
イオード素子を囲っているものである。
キシャル成長層７０の表面からシリコン・フォト・ダイ
オード素子のアノード領域４１への電極の引き出しを兼
ねているものであり、例えば接地電位が印加される接地
電位ノードに電気的に接続されるものである。また、分
離領域４、８４、８５は連続して形成されているもので
あり、これらによって分割されるシリコン・フォト・ダ
イオード素子を囲っているものである。
【０１１６】コレクタ引き出し領域９７、９８は、エピ
タキシャル成長層７０の表面から縦型ＰＮＰトランジス
タのコレクタ領域９６への電極の引き出しを兼ねている
ものである。また、コレクタ引き出し領域９７、９８は
連続して形成されているものであり、ベース領域となる
エピタキシャル成長層を囲っているものである。
タキシャル成長層７０の表面から縦型ＰＮＰトランジス
タのコレクタ領域９６への電極の引き出しを兼ねている
ものである。また、コレクタ引き出し領域９７、９８は
連続して形成されているものであり、ベース領域となる
エピタキシャル成長層を囲っているものである。
【０１１７】下面分離領域８１及び上面分離領域８３、
下面分離領域８２及び上面分離領域８６、下面分離領域
９１及び上面分離領域９３、下面分離領域９２及び上面
分離領域９４は、それぞれ一体になって、シリコン・フ
ォト・ダイオード形成領域及び縦型ＰＮＰトランジスタ
形成領域を、隣接して形成される他の素子形成領域から
分離するための分離領域として機能し、各分離領域は連
続して形成されることになる。
下面分離領域８２及び上面分離領域８６、下面分離領域
９１及び上面分離領域９３、下面分離領域９２及び上面
分離領域９４は、それぞれ一体になって、シリコン・フ
ォト・ダイオード形成領域及び縦型ＰＮＰトランジスタ
形成領域を、隣接して形成される他の素子形成領域から
分離するための分離領域として機能し、各分離領域は連
続して形成されることになる。
【０１１８】また、エピタキシャル成長層７０におい
て、分離領域４、８４、８５によって分離（分割）され
たエピタキシャル成長層２及び３はそれぞれシリコン・
フォト・ダイオード素子のカソード領域となる。分離領
域４、８４、８５における最外周の分離領域と下面分離
領域８１及び上面分離領域８３の分離領域と下面分離領
域８２及び上面分離領域８６の分離領域によって規定さ
れるエピタキシャル成長層７１及び７２は電荷吸収領域
４０に電位を与えるための電位伝達領域となる。
て、分離領域４、８４、８５によって分離（分割）され
たエピタキシャル成長層２及び３はそれぞれシリコン・
フォト・ダイオード素子のカソード領域となる。分離領
域４、８４、８５における最外周の分離領域と下面分離
領域８１及び上面分離領域８３の分離領域と下面分離領
域８２及び上面分離領域８６の分離領域によって規定さ
れるエピタキシャル成長層７１及び７２は電荷吸収領域
４０に電位を与えるための電位伝達領域となる。
【０１１９】コレクタ引き出し領域９７、９８によって
規定されるエピタキシャル成長層７５は縦型ＰＮＰトラ
ンジスタのベース領域となる。コレクタ引き出し領域９
７、９８と下面分離領域９１及び上面分離領域９３の分
離領域並びに下面分離領域９２及び上面分離領域９４の
分離領域とによって規定されるエピタキシャル成長層７
４及び７６はウェル領域９５に電位を与えるためのウェ
ル電位伝達領域となる。なお、Ｐ型の不純物は、ボロン
に限られるものではなく、III族元素であればよい。
規定されるエピタキシャル成長層７５は縦型ＰＮＰトラ
ンジスタのベース領域となる。コレクタ引き出し領域９
７、９８と下面分離領域９１及び上面分離領域９３の分
離領域並びに下面分離領域９２及び上面分離領域９４の
分離領域とによって規定されるエピタキシャル成長層７
４及び７６はウェル領域９５に電位を与えるためのウェ
ル電位伝達領域となる。なお、Ｐ型の不純物は、ボロン
に限られるものではなく、III族元素であればよい。
【０１２０】プロセス５（Ｐ型エミッタ領域形成プロセ
ス） 図１７（ｇ）に示すように、エピタキシャル成長層７０
における、縦型ＰＮＰトランジスタのベース領域（図示
エピタキシャル成長層７５）に通常のイオン注入法を用
いてレジストマスク５５をマスクとしてＰ型の不純物、
例えばボロン（Ｂ）をイオン注入し、熱拡散を行い、図
１７（ｈ）に示すように、縦型ＰＮＰトランジスタのエ
ミッタ領域９９を形成する。
ス） 図１７（ｇ）に示すように、エピタキシャル成長層７０
における、縦型ＰＮＰトランジスタのベース領域（図示
エピタキシャル成長層７５）に通常のイオン注入法を用
いてレジストマスク５５をマスクとしてＰ型の不純物、
例えばボロン（Ｂ）をイオン注入し、熱拡散を行い、図
１７（ｈ）に示すように、縦型ＰＮＰトランジスタのエ
ミッタ領域９９を形成する。
【０１２１】なお、この時、シリコン・フォト・ダイオ
ード素子形成領域はすべてレジストマスク５５によって
覆われているため、Ｐ型の不純物のイオン注入によって
何ら影響を受けることはない。なお、Ｐ型の不純物は、
ボロンに限られるものではなく、III族元素であればよ
い。
ード素子形成領域はすべてレジストマスク５５によって
覆われているため、Ｐ型の不純物のイオン注入によって
何ら影響を受けることはない。なお、Ｐ型の不純物は、
ボロンに限られるものではなく、III族元素であればよ
い。
【０１２２】プロセス６（取り出し領域形成プロセス） 図１８（ｉ）に示すように、エピタキシャル成長層７０
における、シリコン・フォト・ダイオード素子のカソー
ド領域（図示エピタキシャル成長層２、３）、電位伝達
領域（図示エピタキシャル成長層７１、７２）、縦型Ｐ
ＮＰトランジスタのベース領域（図示エピタキシャル成
長層７５）及びウェル電位伝達領域（図示エピタキシャ
ル成長層７４、７６）に通常のイオン注入法を用いてレ
ジストマスク５５をマスクとしてＮ型の不純物、例えば
砒素（Ａｓ）をイオン注入し、熱拡散を行い、図１８
（ｊ）に示すように、後工程にて形成されるアルミニウ
ム等の配線層（電極）とのオーミックコンタクトが行え
る、カソード取り出し領域５及び６、電位伝達領域用Ｎ
+領域１００、１０１、ベース取り出し領域１０３、ウ
ェル電位伝達領域用Ｎ+領域１０２、１０４をそれぞれ
形成する。なお、Ｎ型の不純物として、砒素に限られる
ものではなく、Ｖ族元素であればよい。
における、シリコン・フォト・ダイオード素子のカソー
ド領域（図示エピタキシャル成長層２、３）、電位伝達
領域（図示エピタキシャル成長層７１、７２）、縦型Ｐ
ＮＰトランジスタのベース領域（図示エピタキシャル成
長層７５）及びウェル電位伝達領域（図示エピタキシャ
ル成長層７４、７６）に通常のイオン注入法を用いてレ
ジストマスク５５をマスクとしてＮ型の不純物、例えば
砒素（Ａｓ）をイオン注入し、熱拡散を行い、図１８
（ｊ）に示すように、後工程にて形成されるアルミニウ
ム等の配線層（電極）とのオーミックコンタクトが行え
る、カソード取り出し領域５及び６、電位伝達領域用Ｎ
+領域１００、１０１、ベース取り出し領域１０３、ウ
ェル電位伝達領域用Ｎ+領域１０２、１０４をそれぞれ
形成する。なお、Ｎ型の不純物として、砒素に限られる
ものではなく、Ｖ族元素であればよい。
【０１２３】以降、通常の、絶縁膜形成工程、配線工
程、層間絶縁膜形成工程、保護膜形成工程等を経て複数
のシリコン・フォト・ダイオード素子が半導体基板に分
割されて形成された半導体集積回路装置が得られるもの
である。
程、層間絶縁膜形成工程、保護膜形成工程等を経て複数
のシリコン・フォト・ダイオード素子が半導体基板に分
割されて形成された半導体集積回路装置が得られるもの
である。
【０１２４】このように形成された半導体集積回路装置
にあっては、シリコン・フォト・ダイオード素子を、縦
型ＰＮＰトランジスタの形成プロセスによって形成でき
るため、シリコン・フォト・ダイオード素子を形成する
だけのプロセスを必要とせず、縦型ＰＮＰトランジスタ
の形成プロセスによって複数のシリコン・フォト・ダイ
オード素子が半導体基板に分割されて形成された半導体
集積回路装置が得られるものである。
にあっては、シリコン・フォト・ダイオード素子を、縦
型ＰＮＰトランジスタの形成プロセスによって形成でき
るため、シリコン・フォト・ダイオード素子を形成する
だけのプロセスを必要とせず、縦型ＰＮＰトランジスタ
の形成プロセスによって複数のシリコン・フォト・ダイ
オード素子が半導体基板に分割されて形成された半導体
集積回路装置が得られるものである。
【０１２５】実施の形態１５．図１９〜図２３は本発明
の実施の形態１５を示し、複数のシリコン・フォト・ダ
イオード素子が半導体基板に分割されて形成されるとと
もに、これら複数のシリコン・フォト・ダイオード素子
の出力を受ける所望の回路、例えば増幅回路を構成する
トランジスタ等の回路素子が形成された半導体集積回路
装置を製造工程順に示す要部断面図である。
の実施の形態１５を示し、複数のシリコン・フォト・ダ
イオード素子が半導体基板に分割されて形成されるとと
もに、これら複数のシリコン・フォト・ダイオード素子
の出力を受ける所望の回路、例えば増幅回路を構成する
トランジスタ等の回路素子が形成された半導体集積回路
装置を製造工程順に示す要部断面図である。
【０１２６】なお、各図における左側部分に複数のシリ
コン・フォト・ダイオード素子が、右側部分に例えば増
幅回路を構成するための縦型ＰＮＰトランジスタが形成
される。また、図１９〜図２３において、１０５はフィ
ールド酸化膜で、イオン注入時にセルフアライメントの
基準となる膜である。図において、フィールド酸化膜１
０５の厚い部分は、イオン注入を阻止する部分であり、
薄い部分はイオン注入が可能な部分である。
コン・フォト・ダイオード素子が、右側部分に例えば増
幅回路を構成するための縦型ＰＮＰトランジスタが形成
される。また、図１９〜図２３において、１０５はフィ
ールド酸化膜で、イオン注入時にセルフアライメントの
基準となる膜である。図において、フィールド酸化膜１
０５の厚い部分は、イオン注入を阻止する部分であり、
薄い部分はイオン注入が可能な部分である。
【０１２７】実施の形態１５においては、シリコン・フ
ォト・ダイオード素子形成領域以外の回路素子、つま
り、縦型ＰＮＰトランジスタを含んだシリコン・フォト
・ダイオード素子以外の回路素子が形成される領域にお
ける隣接の回路素子を電気的に分離する領域にＰ型の不
純物（イオン）を注入して分離領域を形成し、その分離
領域の両側に位置する位置に通常の方法を用いてエピタ
キシャル成長層の表面にフィールド酸化膜を形成する。
ォト・ダイオード素子形成領域以外の回路素子、つま
り、縦型ＰＮＰトランジスタを含んだシリコン・フォト
・ダイオード素子以外の回路素子が形成される領域にお
ける隣接の回路素子を電気的に分離する領域にＰ型の不
純物（イオン）を注入して分離領域を形成し、その分離
領域の両側に位置する位置に通常の方法を用いてエピタ
キシャル成長層の表面にフィールド酸化膜を形成する。
【０１２８】このフィールド酸化膜は、フィールド酸化
膜形成後の工程にてイオン注入を行う際のマスクの一部
として機能させることができ、自己整合的に（セルフア
ラインにて）拡散領域が形成できるため、集積度の向上
が図れるものである。なお、シリコン・フォト・ダイオ
ード素子形成領域においては、光を透過させる必要があ
るので、フィールド酸化膜を形成しないようにしてい
る。
膜形成後の工程にてイオン注入を行う際のマスクの一部
として機能させることができ、自己整合的に（セルフア
ラインにて）拡散領域が形成できるため、集積度の向上
が図れるものである。なお、シリコン・フォト・ダイオ
ード素子形成領域においては、光を透過させる必要があ
るので、フィールド酸化膜を形成しないようにしてい
る。
【０１２９】次に、これら複数のシリコン・フォト・ダ
イオード素子及び縦型ＰＮＰトランジスタの製造方法を
図１９〜図２３を用いて以下に説明する。
イオード素子及び縦型ＰＮＰトランジスタの製造方法を
図１９〜図２３を用いて以下に説明する。
【０１３０】プロセス１（ウェハ形成プロセス） まず、図１９（ａ）に示すように、Ｐ型の半導体基板１
の表面におけるシリコン・フォト・ダイオード形成領域
（複数のシリコン・フォト・ダイオード素子が形成され
る領域、この実施の形態１５の説明では４つのシリコン
・フォト・ダイオード素子の内の一方向に並んで形成さ
れる２つのシリコン・フォト・ダイオード素子について
説明している）及び縦型ＰＮＰトランジスタ形成領域
に、通常のイオン注入法を用いてレジストマスク５５を
マスクとしてＮ型の不純物、例えばリン（Ｐ）を、例え
ば１０14／ｃｍ2の密度でイオン注入（図１４（ｂ）参
照）し、熱拡散を行い、シリコン・フォト・ダイオード
形成領域にＮ型埋め込み層からなる電荷吸収領域となる
ウェル領域４０を形成するとともに、縦型ＰＮＰトラン
ジスタ形成領域にＮ型埋め込み層からなるウェル領域９
５を形成する。
の表面におけるシリコン・フォト・ダイオード形成領域
（複数のシリコン・フォト・ダイオード素子が形成され
る領域、この実施の形態１５の説明では４つのシリコン
・フォト・ダイオード素子の内の一方向に並んで形成さ
れる２つのシリコン・フォト・ダイオード素子について
説明している）及び縦型ＰＮＰトランジスタ形成領域
に、通常のイオン注入法を用いてレジストマスク５５を
マスクとしてＮ型の不純物、例えばリン（Ｐ）を、例え
ば１０14／ｃｍ2の密度でイオン注入（図１４（ｂ）参
照）し、熱拡散を行い、シリコン・フォト・ダイオード
形成領域にＮ型埋め込み層からなる電荷吸収領域となる
ウェル領域４０を形成するとともに、縦型ＰＮＰトラン
ジスタ形成領域にＮ型埋め込み層からなるウェル領域９
５を形成する。
【０１３１】なお、半導体基板１は、厚さが約５００μ
ｍであり、抵抗率が例えば１７〜２３Ωｃｍのものを用
いた。また、Ｎ型の不純物として、リンに限られるもの
ではなく、Ｖ族元素であればよい。
ｍであり、抵抗率が例えば１７〜２３Ωｃｍのものを用
いた。また、Ｎ型の不純物として、リンに限られるもの
ではなく、Ｖ族元素であればよい。
【０１３２】プロセス２（アノード用領域、コレクタ用
領域、下面分離領域形成プロセス） 次に、図２０（ｃ）に示すように、ウェル領域４０及び
ウェル領域９５の表面と半導体基板１の表面における分
離領域、図示上では、シリコン・フォト・ダイオード形
成領域及び縦型ＰＮＰトランジスタ形成領域を、隣接し
て形成される他の素子形成領域から分離するための分離
領域に、通常のイオン注入法を用いてレジストマスク５
５をマスクとしてＰ型の不純物、例えばボロン（Ｂ）を
イオン注入（図２０（ｄ）参照）し、熱拡散を行い、ウ
ェル領域４０の表面にシリコン・フォト・ダイオード素
子のアノード用領域４１（上記実施例１〜１３のものの
半導体基板１に相当する領域）を形成し、ウェル領域９
５の表面に縦型ＰＮＰトランジスタのコレクタ用領域９
６を形成するとともに、分離領域に下面分離領域８１、
８２、９１、９２を形成する。なお、Ｐ型の不純物は、
ボロンに限られるものではなく、III族元素であればよ
い。
領域、下面分離領域形成プロセス） 次に、図２０（ｃ）に示すように、ウェル領域４０及び
ウェル領域９５の表面と半導体基板１の表面における分
離領域、図示上では、シリコン・フォト・ダイオード形
成領域及び縦型ＰＮＰトランジスタ形成領域を、隣接し
て形成される他の素子形成領域から分離するための分離
領域に、通常のイオン注入法を用いてレジストマスク５
５をマスクとしてＰ型の不純物、例えばボロン（Ｂ）を
イオン注入（図２０（ｄ）参照）し、熱拡散を行い、ウ
ェル領域４０の表面にシリコン・フォト・ダイオード素
子のアノード用領域４１（上記実施例１〜１３のものの
半導体基板１に相当する領域）を形成し、ウェル領域９
５の表面に縦型ＰＮＰトランジスタのコレクタ用領域９
６を形成するとともに、分離領域に下面分離領域８１、
８２、９１、９２を形成する。なお、Ｐ型の不純物は、
ボロンに限られるものではなく、III族元素であればよ
い。
【０１３３】プロセス３（Ｎ型エピタキシャル成長層形
成プロセス） 図２０（ｄ）に示された状態において、半導体基板１の
表面上に通常知られているエピタキシャル成長方法を用
いてＮ（Ｎ-）型のエピタキシャル成長層７０を形成す
る。
成プロセス） 図２０（ｄ）に示された状態において、半導体基板１の
表面上に通常知られているエピタキシャル成長方法を用
いてＮ（Ｎ-）型のエピタキシャル成長層７０を形成す
る。
【０１３４】このエピタキシャル成長層７０は、厚さが
例えば数μｍ、抵抗率が例えば１．６５Ω／ｃｍに形成
される。このエピタキシャル成長層７０の形成に際して
熱処理が行われ、ウェル領域４０及びウェル領域９５の
リン並びにアノード用領域４１、コレクタ用領域９６及
び下面分離領域８１、８２、９１、９２のボロンはエピ
タキシャル成長層７０側にも熱拡散され、図２１（ｅ）
に示すように、半導体基板１とエピタキシャル成長層７
０とのＰＮ接合部に埋め込まれた形状になるものであ
る。
例えば数μｍ、抵抗率が例えば１．６５Ω／ｃｍに形成
される。このエピタキシャル成長層７０の形成に際して
熱処理が行われ、ウェル領域４０及びウェル領域９５の
リン並びにアノード用領域４１、コレクタ用領域９６及
び下面分離領域８１、８２、９１、９２のボロンはエピ
タキシャル成長層７０側にも熱拡散され、図２１（ｅ）
に示すように、半導体基板１とエピタキシャル成長層７
０とのＰＮ接合部に埋め込まれた形状になるものであ
る。
【０１３５】ここで、熱拡散されたウェル領域４０は電
荷吸収領域に、熱拡散されたアノード用領域４１は複数
のシリコン・フォト・ダイオード素子の共通のアノード
領域に、熱拡散されたコレクタ用領域９６は縦型ＰＮＰ
トランジスタのコレクタ領域になるものである。また、
アノード領域４１とエピタキシャル成長層７０とのＰＮ
接合部は、複数のシリコン・フォト・ダイオード素子に
おけるＰＮ接合部（ダイオード領域部９、１０）とな
る。
荷吸収領域に、熱拡散されたアノード用領域４１は複数
のシリコン・フォト・ダイオード素子の共通のアノード
領域に、熱拡散されたコレクタ用領域９６は縦型ＰＮＰ
トランジスタのコレクタ領域になるものである。また、
アノード領域４１とエピタキシャル成長層７０とのＰＮ
接合部は、複数のシリコン・フォト・ダイオード素子に
おけるＰＮ接合部（ダイオード領域部９、１０）とな
る。
【０１３６】その後、図２１（ｅ）に示すように、シリ
コン・フォト・ダイオード素子形成領域以外の領域、つ
まり、縦型ＰＮＰトランジスタを含んだシリコン・フォ
ト・ダイオード素子以外の回路素子が形成される領域に
おける、隣接する素子を電気的に分離する分離領域にて
囲われた領域に、この分離領域を構成する上面分離領域
を形成する際に同時にイオン注入して形成するＰ型の分
離領域を規定するように、その両側に位置する位置に、
通常の方法を用いてエピタキシャル成長層７０の表面に
フィールド酸化膜１０５を形成する。
コン・フォト・ダイオード素子形成領域以外の領域、つ
まり、縦型ＰＮＰトランジスタを含んだシリコン・フォ
ト・ダイオード素子以外の回路素子が形成される領域に
おける、隣接する素子を電気的に分離する分離領域にて
囲われた領域に、この分離領域を構成する上面分離領域
を形成する際に同時にイオン注入して形成するＰ型の分
離領域を規定するように、その両側に位置する位置に、
通常の方法を用いてエピタキシャル成長層７０の表面に
フィールド酸化膜１０５を形成する。
【０１３７】このフィールド酸化膜１０５は、後の工程
にてイオン注入を行う際のマスクの一部として機能させ
ることになり、厚い部分がイオン注入を阻止する部分で
あり、薄い部分がイオン注入が可能な部分である。ま
た、シリコン・フォト・ダイオード素子形成領域におい
ては、光を透過させる必要があるので、フィールド酸化
膜を形成しないようにしている。
にてイオン注入を行う際のマスクの一部として機能させ
ることになり、厚い部分がイオン注入を阻止する部分で
あり、薄い部分がイオン注入が可能な部分である。ま
た、シリコン・フォト・ダイオード素子形成領域におい
ては、光を透過させる必要があるので、フィールド酸化
膜を形成しないようにしている。
【０１３８】プロセス４（アノード引き出し領域、コレ
クタ引き出し領域、上面分離領域形成プロセス） そして、図２１（ｅ）に示すように、エピタキシャル成
長層７０における、シリコン・フォト・ダイオード素子
形成領域を複数に分割するための領域、つまり、分割さ
れるシリコン・フォト・ダイオード素子を囲う領域、縦
型ＰＮＰトランジスタのベース領域を規定するようにベ
ース領域を囲う領域、及び下面分離領域８１、８２、９
１、９２の上方領域に通常のイオン注入法を用いてレジ
ストマスク５５をマスクとしてＰ型の不純物、例えばボ
ロン（Ｂ）をイオン注入し、熱拡散を行い、図２１
（ｆ）に示すように、エピタキシャル成長層７０の表面
からシリコン・フォト・ダイオード素子のアノード領域
４１に到達する分離領域兼アノード引き出し領域（以
下、分離領域と称す）４、８４、８５を形成し、エピタ
キシャル成長層７０の表面から縦型ＰＮＰトランジスタ
のコレクタ領域９６に到達するコレクタ引き出し領域９
７、９８を形成するとともに、エピタキシャル成長層７
０の表面から下面分離領域８１、８２、９１、９２に到
達する上面分離領域８３、８６、９３、９４を形成す
る。
クタ引き出し領域、上面分離領域形成プロセス） そして、図２１（ｅ）に示すように、エピタキシャル成
長層７０における、シリコン・フォト・ダイオード素子
形成領域を複数に分割するための領域、つまり、分割さ
れるシリコン・フォト・ダイオード素子を囲う領域、縦
型ＰＮＰトランジスタのベース領域を規定するようにベ
ース領域を囲う領域、及び下面分離領域８１、８２、９
１、９２の上方領域に通常のイオン注入法を用いてレジ
ストマスク５５をマスクとしてＰ型の不純物、例えばボ
ロン（Ｂ）をイオン注入し、熱拡散を行い、図２１
（ｆ）に示すように、エピタキシャル成長層７０の表面
からシリコン・フォト・ダイオード素子のアノード領域
４１に到達する分離領域兼アノード引き出し領域（以
下、分離領域と称す）４、８４、８５を形成し、エピタ
キシャル成長層７０の表面から縦型ＰＮＰトランジスタ
のコレクタ領域９６に到達するコレクタ引き出し領域９
７、９８を形成するとともに、エピタキシャル成長層７
０の表面から下面分離領域８１、８２、９１、９２に到
達する上面分離領域８３、８６、９３、９４を形成す
る。
【０１３９】この場合、縦型ＰＮＰトランジスタのため
のコレクタ引き出し領域９７、９８は、フィールド酸化
膜１０５がマスクの一部として機能し、セルフアライメ
ントにて形成されるため、正確な位置に形成される。な
お、分離領域４、８４、８５は、エピタキシャル成長層
７０の表面からシリコン・フォト・ダイオード素子のア
ノード領域４１への電極の引き出しを兼ねているもので
あり、例えば接地電位が印加される接地電位ノードに電
気的に接続されるものである。また、分離領域４、８
４、８５は連続して形成されているものであり、これら
によって分割されるシリコン・フォト・ダイオード素子
を囲っているものである。
のコレクタ引き出し領域９７、９８は、フィールド酸化
膜１０５がマスクの一部として機能し、セルフアライメ
ントにて形成されるため、正確な位置に形成される。な
お、分離領域４、８４、８５は、エピタキシャル成長層
７０の表面からシリコン・フォト・ダイオード素子のア
ノード領域４１への電極の引き出しを兼ねているもので
あり、例えば接地電位が印加される接地電位ノードに電
気的に接続されるものである。また、分離領域４、８
４、８５は連続して形成されているものであり、これら
によって分割されるシリコン・フォト・ダイオード素子
を囲っているものである。
【０１４０】コレクタ引き出し領域９７、９８は、エピ
タキシャル成長層７０の表面から縦型ＰＮＰトランジス
タのコレクタ領域９６への電極の引き出しを兼ねている
ものである。また、コレクタ引き出し領域９７、９８は
連続して形成されているものであり、ベース領域となる
エピタキシャル成長層を囲っているものである。
タキシャル成長層７０の表面から縦型ＰＮＰトランジス
タのコレクタ領域９６への電極の引き出しを兼ねている
ものである。また、コレクタ引き出し領域９７、９８は
連続して形成されているものであり、ベース領域となる
エピタキシャル成長層を囲っているものである。
【０１４１】下面分離領域８１及び上面分離領域８３、
下面分離領域８２及び上面分離領域８６、下面分離領域
９１及び上面分離領域９３、下面分離領域９２及び上面
分離領域９４は、それぞれ一体になって、シリコン・フ
ォト・ダイオード形成領域及び縦型ＰＮＰトランジスタ
形成領域を、隣接して形成される他の素子形成領域から
分離するための分離領域として機能し、各分離領域は連
続して形成されることになる。
下面分離領域８２及び上面分離領域８６、下面分離領域
９１及び上面分離領域９３、下面分離領域９２及び上面
分離領域９４は、それぞれ一体になって、シリコン・フ
ォト・ダイオード形成領域及び縦型ＰＮＰトランジスタ
形成領域を、隣接して形成される他の素子形成領域から
分離するための分離領域として機能し、各分離領域は連
続して形成されることになる。
【０１４２】また、エピタキシャル成長層７０におい
て、分離領域４、８４、８５によって分離（分割）され
たエピタキシャル成長層２及び３はそれぞれシリコン・
フォト・ダイオード素子のカソード領域となる。
て、分離領域４、８４、８５によって分離（分割）され
たエピタキシャル成長層２及び３はそれぞれシリコン・
フォト・ダイオード素子のカソード領域となる。
【０１４３】分離領域４、８４、８５における最外周の
分離領域と下面分離領域８１及び上面分離領域８３の分
離領域と下面分離領域８２及び上面分離領域８６の分離
領域によって規定されるエピタキシャル成長層７１及び
７２は電荷吸収領域４０に電位を与えるための電位伝達
領域となる。
分離領域と下面分離領域８１及び上面分離領域８３の分
離領域と下面分離領域８２及び上面分離領域８６の分離
領域によって規定されるエピタキシャル成長層７１及び
７２は電荷吸収領域４０に電位を与えるための電位伝達
領域となる。
【０１４４】コレクタ引き出し領域９７、９８によって
規定されるエピタキシャル成長層７５は縦型ＰＮＰトラ
ンジスタのベース領域となる。コレクタ引き出し領域９
７、９８と下面分離領域９１及び上面分離領域９３の分
離領域並びに下面分離領域９２及び上面分離領域９４の
分離領域とによって規定されるエピタキシャル成長層７
４及び７６はウェル領域９５に電位を与えるためのウェ
ル電位伝達領域となる。なお、Ｐ型の不純物は、ボロン
に限られるものではなく、III族元素であればよい。
規定されるエピタキシャル成長層７５は縦型ＰＮＰトラ
ンジスタのベース領域となる。コレクタ引き出し領域９
７、９８と下面分離領域９１及び上面分離領域９３の分
離領域並びに下面分離領域９２及び上面分離領域９４の
分離領域とによって規定されるエピタキシャル成長層７
４及び７６はウェル領域９５に電位を与えるためのウェ
ル電位伝達領域となる。なお、Ｐ型の不純物は、ボロン
に限られるものではなく、III族元素であればよい。
【０１４５】プロセス５（Ｐ型エミッタ領域形成プロセ
ス） 図２２（ｇ）に示すように、エピタキシャル成長層７０
における、縦型ＰＮＰトランジスタのベース領域（図示
エピタキシャル成長層７５）に通常のイオン注入法を用
いてレジストマスク５５をマスクとしてＰ型の不純物、
例えばボロン（Ｂ）をイオン注入し、熱拡散を行い、図
２２（ｈ）に示すように、縦型ＰＮＰトランジスタのエ
ミッタ領域９９を形成する。
ス） 図２２（ｇ）に示すように、エピタキシャル成長層７０
における、縦型ＰＮＰトランジスタのベース領域（図示
エピタキシャル成長層７５）に通常のイオン注入法を用
いてレジストマスク５５をマスクとしてＰ型の不純物、
例えばボロン（Ｂ）をイオン注入し、熱拡散を行い、図
２２（ｈ）に示すように、縦型ＰＮＰトランジスタのエ
ミッタ領域９９を形成する。
【０１４６】この場合、縦型ＰＮＰトランジスタのエミ
ッタ領域９９は、フィールド酸化膜１０５がマスクの一
部として機能し、セルフアライメントにて形成されるた
め、正確な位置に形成される。なお、この時、シリコン
・フォト・ダイオード素子形成領域はすべてレジストマ
スク５５によって覆われているため、Ｐ型の不純物のイ
オン注入によって何ら影響を受けることはない。なお、
Ｐ型の不純物は、ボロンに限られるものではなく、III
族元素であればよい。
ッタ領域９９は、フィールド酸化膜１０５がマスクの一
部として機能し、セルフアライメントにて形成されるた
め、正確な位置に形成される。なお、この時、シリコン
・フォト・ダイオード素子形成領域はすべてレジストマ
スク５５によって覆われているため、Ｐ型の不純物のイ
オン注入によって何ら影響を受けることはない。なお、
Ｐ型の不純物は、ボロンに限られるものではなく、III
族元素であればよい。
【０１４７】プロセス６（取り出し領域形成プロセス） 図２３（ｉ）に示すように、エピタキシャル成長層７０
における、シリコン・フォト・ダイオード素子のカソー
ド領域（図示エピタキシャル成長層２、３）、電位伝達
領域（図示エピタキシャル成長層７１、７２）、縦型Ｐ
ＮＰトランジスタのベース領域（図示エピタキシャル成
長層７５）及びウェル電位伝達領域（図示エピタキシャ
ル成長層７４、７６）に通常のイオン注入法を用いてレ
ジストマスク５５をマスクとしてＮ型の不純物、例えば
砒素（Ａｓ）をイオン注入し、熱拡散を行い、図１８
（ｊ）に示すように、後工程にて形成されるアルミニウ
ム等の配線層（電極）とのオーミックコンタクトが行え
る、カソード取り出し領域５及び６、電位伝達領域用Ｎ
+領域１００、１０１、ベース取り出し領域１０３、ウ
ェル電位伝達領域用Ｎ+領域１０２、１０４をそれぞれ
形成する。
における、シリコン・フォト・ダイオード素子のカソー
ド領域（図示エピタキシャル成長層２、３）、電位伝達
領域（図示エピタキシャル成長層７１、７２）、縦型Ｐ
ＮＰトランジスタのベース領域（図示エピタキシャル成
長層７５）及びウェル電位伝達領域（図示エピタキシャ
ル成長層７４、７６）に通常のイオン注入法を用いてレ
ジストマスク５５をマスクとしてＮ型の不純物、例えば
砒素（Ａｓ）をイオン注入し、熱拡散を行い、図１８
（ｊ）に示すように、後工程にて形成されるアルミニウ
ム等の配線層（電極）とのオーミックコンタクトが行え
る、カソード取り出し領域５及び６、電位伝達領域用Ｎ
+領域１００、１０１、ベース取り出し領域１０３、ウ
ェル電位伝達領域用Ｎ+領域１０２、１０４をそれぞれ
形成する。
【０１４８】この場合、縦型ＰＮＰトランジスタのベー
ス取り出し領域１０３及びウェル電位伝達領域用Ｎ+領
域１０２、１０４は、フィールド酸化膜１０５がマスク
の一部として機能し、セルフアライメントにて形成され
るため、正確な位置に形成される。なお、Ｎ型の不純物
として、砒素に限られるものではなく、III族元素であ
ればよい。
ス取り出し領域１０３及びウェル電位伝達領域用Ｎ+領
域１０２、１０４は、フィールド酸化膜１０５がマスク
の一部として機能し、セルフアライメントにて形成され
るため、正確な位置に形成される。なお、Ｎ型の不純物
として、砒素に限られるものではなく、III族元素であ
ればよい。
【０１４９】以降、通常の、絶縁膜形成工程、配線工
程、層間絶縁膜形成工程、保護膜形成工程等を経て複数
のシリコン・フォト・ダイオード素子が半導体基板に分
割されて形成された半導体集積回路装置が得られるもの
である。
程、層間絶縁膜形成工程、保護膜形成工程等を経て複数
のシリコン・フォト・ダイオード素子が半導体基板に分
割されて形成された半導体集積回路装置が得られるもの
である。
【０１５０】このように形成された半導体集積回路装置
にあっては、シリコン・フォト・ダイオード素子を、縦
型ＰＮＰトランジスタの形成プロセスによって形成でき
るため、シリコン・フォト・ダイオード素子を形成する
だけのプロセスを必要とせず、縦型ＰＮＰトランジスタ
の形成プロセスによって複数のシリコン・フォト・ダイ
オード素子が半導体基板に分割されて形成された半導体
集積回路装置が得られるものである。しかも、縦型ＰＮ
Ｐトランジスタはフィールド酸化膜１０５によるセルフ
アライメントにて形成されるため、集積度の工場が図れ
ているものである。
にあっては、シリコン・フォト・ダイオード素子を、縦
型ＰＮＰトランジスタの形成プロセスによって形成でき
るため、シリコン・フォト・ダイオード素子を形成する
だけのプロセスを必要とせず、縦型ＰＮＰトランジスタ
の形成プロセスによって複数のシリコン・フォト・ダイ
オード素子が半導体基板に分割されて形成された半導体
集積回路装置が得られるものである。しかも、縦型ＰＮ
Ｐトランジスタはフィールド酸化膜１０５によるセルフ
アライメントにて形成されるため、集積度の工場が図れ
ているものである。
【０１５１】実施の形態１６．次に、複数のシリコン・
フォト・ダイオード素子が半導体基板に分割されて形成
された半導体集積回路装置の具体的適用例を説明する。
図２４はＣＤプレーヤ等における光検出回路の一部、つ
まり、一つのシリコン・フォト・ダイオード素子とその
シリコン・フォト・ダイオード素子による光電流を電圧
に変換して出力するプリアンプの部分を示す回路図であ
り、図２４において、６０はシリコン・フォト・ダイオ
ード素子で、上記した実施の形態１ないし１３に示した
構造をもつもの、もしくは実施の形態１４、１５にて示
した製造方法にて製造された構造をもつものによって構
成されているものであり、半導体基板又はアノード領域
へのアノード取り出し領域が接地されることにより、ア
ノード電極が接地されるものである。
フォト・ダイオード素子が半導体基板に分割されて形成
された半導体集積回路装置の具体的適用例を説明する。
図２４はＣＤプレーヤ等における光検出回路の一部、つ
まり、一つのシリコン・フォト・ダイオード素子とその
シリコン・フォト・ダイオード素子による光電流を電圧
に変換して出力するプリアンプの部分を示す回路図であ
り、図２４において、６０はシリコン・フォト・ダイオ
ード素子で、上記した実施の形態１ないし１３に示した
構造をもつもの、もしくは実施の形態１４、１５にて示
した製造方法にて製造された構造をもつものによって構
成されているものであり、半導体基板又はアノード領域
へのアノード取り出し領域が接地されることにより、ア
ノード電極が接地されるものである。
【０１５２】６３は反転入力端がこのシリコン・フォト
・ダイオード素子のカソード電極に接続され、非反転入
力端に基準電圧Ｖref６１が与えられる演算増幅器から
なるプリアンプ（Ｉ−Ｖ変換アンプ）で、具体的には図
２５に示す構成になっている。
・ダイオード素子のカソード電極に接続され、非反転入
力端に基準電圧Ｖref６１が与えられる演算増幅器から
なるプリアンプ（Ｉ−Ｖ変換アンプ）で、具体的には図
２５に示す構成になっている。
【０１５３】図２５において、６９ａはベース電極が反
転入力端に接続されるＮＰＮトランジスタ、６９ｂはベ
ース電極が抵抗素子を介して非反転入力端に接続され、
エミッタ電極が上記トランジスタ６９ａのエミッタ電極
に接続されるＮＰＮトランジスタで、上記ＮＰＮトラン
ジスタ６９ａとで差動対トランジスタを構成しているも
のである。６９ｃはエミッタ電極が抵抗素子を介して電
源電位Ｖccノードに接続され、コレクタ電極及びベース
電極が上記トランジスタ６９ｂのコレクタ電極に接続さ
れるＰＮＰトランジスタ、６９ｄはエミッタ電極が抵抗
素子を介して電源電位Ｖccノードに接続され、コレクタ
電極が上記トランジスタ６９ａのコレクタ電極に接続さ
れ、ベース電極が上記トランジスタ６９ｃのベース電極
に接続されるＰＮＰトランジスタで、上記トランジスタ
６９ｃとでカレントミラー回路を構成している。
転入力端に接続されるＮＰＮトランジスタ、６９ｂはベ
ース電極が抵抗素子を介して非反転入力端に接続され、
エミッタ電極が上記トランジスタ６９ａのエミッタ電極
に接続されるＮＰＮトランジスタで、上記ＮＰＮトラン
ジスタ６９ａとで差動対トランジスタを構成しているも
のである。６９ｃはエミッタ電極が抵抗素子を介して電
源電位Ｖccノードに接続され、コレクタ電極及びベース
電極が上記トランジスタ６９ｂのコレクタ電極に接続さ
れるＰＮＰトランジスタ、６９ｄはエミッタ電極が抵抗
素子を介して電源電位Ｖccノードに接続され、コレクタ
電極が上記トランジスタ６９ａのコレクタ電極に接続さ
れ、ベース電極が上記トランジスタ６９ｃのベース電極
に接続されるＰＮＰトランジスタで、上記トランジスタ
６９ｃとでカレントミラー回路を構成している。
【０１５４】６７は上記トランジスタ６９ａ及び６９ｂ
のエミッタ電極に接続される定電流源、７０はこれらＰ
ＮＰトランジスタ６９ａ及び６９ｂのコレクタ電極間に
接続された容量性素子で、上記反転入力端と上記出力端
に現れる信号の位相を補償するためのものであり、周波
数の高い領域まで増幅ゲインをあげるために容量値をあ
まり小さくすると位相補償が十分に行えず発振しやすく
なり、容量値を大きくして位相補償を十分に行おうとす
ると周波数の高い領域で増幅ゲインが落ちてしまうとい
う特性を有しているものである。
のエミッタ電極に接続される定電流源、７０はこれらＰ
ＮＰトランジスタ６９ａ及び６９ｂのコレクタ電極間に
接続された容量性素子で、上記反転入力端と上記出力端
に現れる信号の位相を補償するためのものであり、周波
数の高い領域まで増幅ゲインをあげるために容量値をあ
まり小さくすると位相補償が十分に行えず発振しやすく
なり、容量値を大きくして位相補償を十分に行おうとす
ると周波数の高い領域で増幅ゲインが落ちてしまうとい
う特性を有しているものである。
【０１５５】６６はコレクタ電極が上記電源電位Ｖccノ
ードに接続され、エミッタ電極が出力端６４に接続さ
れ、ベース電極が上記差動対トランジスタの出力ノー
ド、つまり上記トランジスタ６９ａのコレクタ電極に接
続されＮＰＮトランジスタ、６８は上記ＮＰＮトランジ
スタ６６のエミッタ電極に接続される定電流源である。
ードに接続され、エミッタ電極が出力端６４に接続さ
れ、ベース電極が上記差動対トランジスタの出力ノー
ド、つまり上記トランジスタ６９ａのコレクタ電極に接
続されＮＰＮトランジスタ、６８は上記ＮＰＮトランジ
スタ６６のエミッタ電極に接続される定電流源である。
【０１５６】図２４に戻って、６２は上記Ｉ−Ｖ変換ア
ンプ６３の出力端と反転入力端との間に接続される帰還
用抵抗素子である。このように構成された回路にあって
は、シリコン・フォト・ダイオード素子６０に電流が流
れない状態においては、Ｉ−Ｖ変換アンプ６３の反転入
力端の電位は非反転入力端の電位、つまり基準電位Ｖ
refと同じになる。この時、Ｉ−Ｖ変換アンプ６３の出
力端６４の電位も基準電位Ｖrefと同じになる。
ンプ６３の出力端と反転入力端との間に接続される帰還
用抵抗素子である。このように構成された回路にあって
は、シリコン・フォト・ダイオード素子６０に電流が流
れない状態においては、Ｉ−Ｖ変換アンプ６３の反転入
力端の電位は非反転入力端の電位、つまり基準電位Ｖ
refと同じになる。この時、Ｉ−Ｖ変換アンプ６３の出
力端６４の電位も基準電位Ｖrefと同じになる。
【０１５７】そして、シリコン・フォト・ダイオード素
子６０に入射光が入射され、シリコン・フォト・ダイオ
ード６０に電流ｉが流れると、電流ｉに基づいた出力電
位がＩ−Ｖ変換アンプ６３の出力端６４に現れることに
なる。つまり、出力端６４に現れる出力電位は、Ｉ−Ｖ
変換アンプ６３の反転入力端に現れる電位に対して上記
電流ｉによる帰還用抵抗素子６２における電圧降下分だ
け上昇、つまり、Ｖref＋ｉ×Ｒ（Ｒは帰還用抵抗素子
６２の抵抗値）になる。したがって、シリコン・フォト
・ダイオード素子６０に照射される入射光による電流ｉ
は、Ｉ−Ｖ変換プリアンプ６３によって増幅されて出力
されることになるものである。
子６０に入射光が入射され、シリコン・フォト・ダイオ
ード６０に電流ｉが流れると、電流ｉに基づいた出力電
位がＩ−Ｖ変換アンプ６３の出力端６４に現れることに
なる。つまり、出力端６４に現れる出力電位は、Ｉ−Ｖ
変換アンプ６３の反転入力端に現れる電位に対して上記
電流ｉによる帰還用抵抗素子６２における電圧降下分だ
け上昇、つまり、Ｖref＋ｉ×Ｒ（Ｒは帰還用抵抗素子
６２の抵抗値）になる。したがって、シリコン・フォト
・ダイオード素子６０に照射される入射光による電流ｉ
は、Ｉ−Ｖ変換プリアンプ６３によって増幅されて出力
されることになるものである。
【０１５８】一方、ＣＤプレーヤ等における光検出回路
用の半導体集積回路装置としては、４つのフォーカス
（信号受信用）用シリコン・フォト・ダイオード素子と
２つのトラッキング用シリコン・フォト・ダイオード素
子とが組み込まれ、それぞれのシリコン・フォト・ダイ
オード素子に対してその出力を増幅するＩ−Ｖ変換アン
プが組み込まれているものであり、各シリコン・フォト
・ダイオード素子に対して図２４に示す回路構成が取ら
れるものである。したがって、４つのフォーカス（信号
受信用）用シリコン・フォト・ダイオード素子と２つの
トラッキング用シリコン・フォト・ダイオード素子とを
１つの半導体基板に形成した光検出回路用の半導体集積
回路装置を図２６ないし図３０に基づいて説明する。
用の半導体集積回路装置としては、４つのフォーカス
（信号受信用）用シリコン・フォト・ダイオード素子と
２つのトラッキング用シリコン・フォト・ダイオード素
子とが組み込まれ、それぞれのシリコン・フォト・ダイ
オード素子に対してその出力を増幅するＩ−Ｖ変換アン
プが組み込まれているものであり、各シリコン・フォト
・ダイオード素子に対して図２４に示す回路構成が取ら
れるものである。したがって、４つのフォーカス（信号
受信用）用シリコン・フォト・ダイオード素子と２つの
トラッキング用シリコン・フォト・ダイオード素子とを
１つの半導体基板に形成した光検出回路用の半導体集積
回路装置を図２６ないし図３０に基づいて説明する。
【０１５９】図２６は半導体集積回路装置の概略平面パ
ターンを示しているものであり、半導体基板の中央部
に、４つのフォーカス（信号受信用）用シリコン・フォ
ト・ダイオード素子６０Ａ〜６０Ｄと２つのトラッキン
グ用シリコン・フォト・ダイオード素子６０Ｅ及び６０
Ｆを配置し、その周囲にプリアンプ部６３Ａ〜６３Ｆ
（図２４に示した回路図のうちシリコン・フォト・ダイ
オード素子６０及び基準電圧６１を除いたすべての回路
素子からなるもの）が配置されているものである。な
お、これらシリコン・フォト・ダイオード素子６０Ａ〜
６０Ｆとプリアンプ部６３Ａ〜６３Ｆとの電気的関係は
図２８のようになっているものである。
ターンを示しているものであり、半導体基板の中央部
に、４つのフォーカス（信号受信用）用シリコン・フォ
ト・ダイオード素子６０Ａ〜６０Ｄと２つのトラッキン
グ用シリコン・フォト・ダイオード素子６０Ｅ及び６０
Ｆを配置し、その周囲にプリアンプ部６３Ａ〜６３Ｆ
（図２４に示した回路図のうちシリコン・フォト・ダイ
オード素子６０及び基準電圧６１を除いたすべての回路
素子からなるもの）が配置されているものである。な
お、これらシリコン・フォト・ダイオード素子６０Ａ〜
６０Ｆとプリアンプ部６３Ａ〜６３Ｆとの電気的関係は
図２８のようになっているものである。
【０１６０】また、図２６においては、シリコン・フォ
ト・ダイオード素子６０Ａ〜６０Ｆを、半導体基板の中
央部に設けたものを示しているがこれに限定されるもの
ではなく、周囲に設けたものであってもよい。
ト・ダイオード素子６０Ａ〜６０Ｆを、半導体基板の中
央部に設けたものを示しているがこれに限定されるもの
ではなく、周囲に設けたものであってもよい。
【０１６１】図２７及び図３０は４つのフォーカス（信
号受信用）用シリコン・フォト・ダイオード素子６０Ａ
〜６０Ｄと２つのトラッキング用シリコン・フォト・ダ
イオード素子６０Ｅ及び６０Ｆを示す図であり、本願発
明が適用されている部分である。
号受信用）用シリコン・フォト・ダイオード素子６０Ａ
〜６０Ｄと２つのトラッキング用シリコン・フォト・ダ
イオード素子６０Ｅ及び６０Ｆを示す図であり、本願発
明が適用されている部分である。
【０１６２】つまり、４つのフォーカス（信号受信用）
用シリコン・フォト・ダイオード素子６０Ａ〜６０Ｄと
２つのトラッキング用シリコン・フォト・ダイオード素
子６０Ｅ及び６０Ｆのそれぞれのシリコン・フォト・ダ
イオード素子は、実施の形態１４もしくは実施の形態１
５にて示した製造方法によって製造されたシリコン・フ
ォト・ダイオード素子である。
用シリコン・フォト・ダイオード素子６０Ａ〜６０Ｄと
２つのトラッキング用シリコン・フォト・ダイオード素
子６０Ｅ及び６０Ｆのそれぞれのシリコン・フォト・ダ
イオード素子は、実施の形態１４もしくは実施の形態１
５にて示した製造方法によって製造されたシリコン・フ
ォト・ダイオード素子である。
【０１６３】各シリコン・フォト・ダイオード素子６０
Ａ〜６０Ｆは、Ｐ型の半導体基板１とＮ型のエピタキシ
ャル成長層２、３、４２、４３、４４、７１として埋め
込まれ、さらに接地電位を越えた電位、この例において
は電源電位Ｖccが印加される電荷吸収領域４０および分
離領域（アノード引き出し領域）４、８３を介して接地
電位が印加されるアノード領域４１を有している。この
電荷吸収領域４０は各シリコン・フォト・ダイオード素
子６０Ａ〜６０Ｆに対して共通し、一体的に形成されて
いる。
Ａ〜６０Ｆは、Ｐ型の半導体基板１とＮ型のエピタキシ
ャル成長層２、３、４２、４３、４４、７１として埋め
込まれ、さらに接地電位を越えた電位、この例において
は電源電位Ｖccが印加される電荷吸収領域４０および分
離領域（アノード引き出し領域）４、８３を介して接地
電位が印加されるアノード領域４１を有している。この
電荷吸収領域４０は各シリコン・フォト・ダイオード素
子６０Ａ〜６０Ｆに対して共通し、一体的に形成されて
いる。
【０１６４】シリコン・フォト・ダイオード素子６０Ａ
〜６０Ｄのアノード領域４１は、共通にかつ一体的に形
成されている。また、シリコン・フォト・ダイオード素
子６０Ｅ及び６０Ｆそれぞれのアノード領域４１は、エ
ピタキシャル成長層４２、４３の下部に位置し、上面分
離領域８３とで分離領域を構成する下面分離領域８１と
一体的に形成されている。
〜６０Ｄのアノード領域４１は、共通にかつ一体的に形
成されている。また、シリコン・フォト・ダイオード素
子６０Ｅ及び６０Ｆそれぞれのアノード領域４１は、エ
ピタキシャル成長層４２、４３の下部に位置し、上面分
離領域８３とで分離領域を構成する下面分離領域８１と
一体的に形成されている。
【０１６５】シリコン・フォト・ダイオード素子６０Ａ
〜６０Ｄは、アノード領域４１とＰＮ接合部（ダイオー
ド領域として機能）を有し、分離領域４によって規定さ
れるエピタキシャル成長層２、３、４４からなり、それ
ぞれ対応したＩ−Ｖ変換アンプの反転入力端に電気的に
接続されるカソード領域を有している。また、シリコン
・フォト・ダイオード素子６０Ｅ及び６０Ｆは、アノー
ド領域４１とＰＮ接合部（ダイオード領域として機能）
を有し、分離領域８３によって規定されるエピタキシャ
ル成長層４２、４３からなり、それぞれ対応したＩ−Ｖ
変換アンプの反転入力端に電気的に接続されるカソード
領域を有している。
〜６０Ｄは、アノード領域４１とＰＮ接合部（ダイオー
ド領域として機能）を有し、分離領域４によって規定さ
れるエピタキシャル成長層２、３、４４からなり、それ
ぞれ対応したＩ−Ｖ変換アンプの反転入力端に電気的に
接続されるカソード領域を有している。また、シリコン
・フォト・ダイオード素子６０Ｅ及び６０Ｆは、アノー
ド領域４１とＰＮ接合部（ダイオード領域として機能）
を有し、分離領域８３によって規定されるエピタキシャ
ル成長層４２、４３からなり、それぞれ対応したＩ−Ｖ
変換アンプの反転入力端に電気的に接続されるカソード
領域を有している。
【０１６６】また、４つのフォーカス用シリコン・フォ
ト・ダイオード素子６０Ａ〜６０Ｄと２つのトラッキン
グ用シリコン・フォト・ダイオード素子６０Ｅ及び６０
Ｆとの間を電気的に絶縁する分離領域は、図６に示した
実施の形態６と同様な分離領域としたものである。
ト・ダイオード素子６０Ａ〜６０Ｄと２つのトラッキン
グ用シリコン・フォト・ダイオード素子６０Ｅ及び６０
Ｆとの間を電気的に絶縁する分離領域は、図６に示した
実施の形態６と同様な分離領域としたものである。
【０１６７】つまり、エピタキシャル成長層の表面から
半導体基板１の表面（アノード領域４１の上面）まで到
達し、互いに所定間隙を介して、つまりエピタキシャル
成長層７１を介在させた状態にしてＰ型の不純物を通常
のイオン注入法を用いて形成した第１の分離領域（分離
領域４の最外周に相当）及び第２の分離領域（分離領域
８３における分離領域４の最外周に対向する部分に相
当）を分離領域としたものである。
半導体基板１の表面（アノード領域４１の上面）まで到
達し、互いに所定間隙を介して、つまりエピタキシャル
成長層７１を介在させた状態にしてＰ型の不純物を通常
のイオン注入法を用いて形成した第１の分離領域（分離
領域４の最外周に相当）及び第２の分離領域（分離領域
８３における分離領域４の最外周に対向する部分に相
当）を分離領域としたものである。
【０１６８】そして、分離領域を構成する第１及び第２
の分離領域４、８１の間に介在するエピタキシャル成長
層７１を電荷吸収領域として利用するとともに、電荷吸
収領域４０に接地電位を越えた電位、この例においては
電源電位Ｖccを伝達するための電位伝達領域としても利
用するものである。なお、このエピタキシャル成長層７
１はその表面にて、接地電位を越えた電位、この例にお
いては電源電位Ｖccが印加される電位供給ノードに接続
される配線に電気的に接続される。
の分離領域４、８１の間に介在するエピタキシャル成長
層７１を電荷吸収領域として利用するとともに、電荷吸
収領域４０に接地電位を越えた電位、この例においては
電源電位Ｖccを伝達するための電位伝達領域としても利
用するものである。なお、このエピタキシャル成長層７
１はその表面にて、接地電位を越えた電位、この例にお
いては電源電位Ｖccが印加される電位供給ノードに接続
される配線に電気的に接続される。
【０１６９】このように構成された、複数のシリコン・
フォト・ダイオード素子は図３１に示すような接続関係
にされて半導体集積回路化されており、このように構成
された半導体集積回路装置において、シリコン・フォト
・ダイオード素子の出力特性を測定したところ、次のよ
うな結果が得られた。
フォト・ダイオード素子は図３１に示すような接続関係
にされて半導体集積回路化されており、このように構成
された半導体集積回路装置において、シリコン・フォト
・ダイオード素子の出力特性を測定したところ、次のよ
うな結果が得られた。
【０１７０】つまり、図３２に示すように、レーザダイ
オード６７からの光を図示点線に沿ってスキャンし、Ｉ
−Ｖ変換アンプ６３Ｅ、６３Ａ、６３Ｂ、６３Ｆの順で
Ｉ−Ｖ変換アンプからの出力電圧を測定したところ、図
３３の（ａ）に示すように、光ダイオード６７からの光
が各シリコン・フォト・ダイオード素子６３Ｅ、６３
Ａ、６３Ｂ、６３Ｆに照射されたとき、出力電圧は最も
大きくなり、各シリコン・フォト・ダイオード素子６３
Ｅ、６３Ａ、６３Ｂ、６３Ｆから少しでも離れると、出
力電圧は非常に小さくなり、隣接するシリコン・フォト
・ダイオード素子６３Ｅ、６３Ａ、６３Ｂ、６３Ｆ間で
のクロストークがほとんど発生していないことが分か
る。
オード６７からの光を図示点線に沿ってスキャンし、Ｉ
−Ｖ変換アンプ６３Ｅ、６３Ａ、６３Ｂ、６３Ｆの順で
Ｉ−Ｖ変換アンプからの出力電圧を測定したところ、図
３３の（ａ）に示すように、光ダイオード６７からの光
が各シリコン・フォト・ダイオード素子６３Ｅ、６３
Ａ、６３Ｂ、６３Ｆに照射されたとき、出力電圧は最も
大きくなり、各シリコン・フォト・ダイオード素子６３
Ｅ、６３Ａ、６３Ｂ、６３Ｆから少しでも離れると、出
力電圧は非常に小さくなり、隣接するシリコン・フォト
・ダイオード素子６３Ｅ、６３Ａ、６３Ｂ、６３Ｆ間で
のクロストークがほとんど発生していないことが分か
る。
【０１７１】また、各シリコン・フォト・ダイオード素
子６３Ａ〜６３Ｆに入射される光の周波数に基づくＩ−
Ｖ変換アンプの出力電圧の関係を測定したところ、図３
３の（ｂ）のような結果が得られた。
子６３Ａ〜６３Ｆに入射される光の周波数に基づくＩ−
Ｖ変換アンプの出力電圧の関係を測定したところ、図３
３の（ｂ）のような結果が得られた。
【０１７２】この図３３の（ｂ）から分かるように、高
い周波数まで高い出力電圧（高い増幅ゲイン）が得られ
ていることがわかる。また、このような出力特性が得ら
れたことにより、Ｉ−Ｖ変換アンプの増幅ゲインを高い
周波数側で持ち上げる必要がなくなるため、図２５に示
した位相補償用容量性素子の容量値を大きくして、回路
の位相補償を十分に行えることになるものである。
い周波数まで高い出力電圧（高い増幅ゲイン）が得られ
ていることがわかる。また、このような出力特性が得ら
れたことにより、Ｉ−Ｖ変換アンプの増幅ゲインを高い
周波数側で持ち上げる必要がなくなるため、図２５に示
した位相補償用容量性素子の容量値を大きくして、回路
の位相補償を十分に行えることになるものである。
【図１】 本発明の実施の形態１を示す要部断面図であ
る。
る。
【図２】 本発明の実施の形態１を示す要部断面図であ
る。
る。
【図３】 本発明の実施の形態３を示す要部断面図であ
る。
る。
【図４】 本発明の実施の形態４を示す要部断面図であ
る。
る。
【図５】 本発明の実施の形態５を示す要部断面図であ
る。
る。
【図６】 本発明の実施の形態６を示す要部断面図であ
る。
る。
【図７】 本発明の実施の形態７を示す要部断面図であ
る。
る。
【図８】 本発明の実施の形態８を示す要部断面図であ
る。
る。
【図９】 本発明の実施の形態９を示す要部断面図であ
る。
る。
【図１０】 本発明の実施の形態１０を示す要部断面図
である。
である。
【図１１】 本発明の実施の形態１１を示す要部断面図
である。
である。
【図１２】 本発明の実施の形態１２を示す要部断面図
である。
である。
【図１３】 本発明の実施の形態１３を示す要部断面図
である。
である。
【図１４】 本発明の実施の形態１４によるウエル形成
プロセスを示す図である。
プロセスを示す図である。
【図１５】 本発明の実施の形態１４によるＰ型下面分
離層形成プロセスを示す図である。
離層形成プロセスを示す図である。
【図１６】 本発明の実施の形態１４による基板の表面
上に拡散層を形成するプロセスを示す図である。
上に拡散層を形成するプロセスを示す図である。
【図１７】 本発明の実施の形態１４によるエピタキシ
ャル層中のトランジスタ部分にＰ型エミッタ層を形成す
るプロセスを示す図である。
ャル層中のトランジスタ部分にＰ型エミッタ層を形成す
るプロセスを示す図である。
【図１８】 本発明の実施の形態１４によるエピタキシ
ャル層中にＮ+層を形成するプロセスを示す図である。
ャル層中にＮ+層を形成するプロセスを示す図である。
【図１９】 本発明の実施の形態１５によるウエル形成
プロセスを示す図である。
プロセスを示す図である。
【図２０】 本発明の実施の形態１５によるＰ型下面分
離層形成プロセスを示す図である。
離層形成プロセスを示す図である。
【図２１】 本発明の実施の形態１５による基板の表面
上にエピタキシャル層およびフィールド酸化膜を形成す
るプロセスを示す図である。
上にエピタキシャル層およびフィールド酸化膜を形成す
るプロセスを示す図である。
【図２２】 本発明の実施の形態１５によるエピタキシ
ャル層中のトランジスタ部分にＰ型エミッタ層を形成す
るプロセスを示す図である。
ャル層中のトランジスタ部分にＰ型エミッタ層を形成す
るプロセスを示す図である。
【図２３】 本発明の実施の形態１５によるエピタキシ
ャル層中にＮ+層を形成するプロセスを示す図である。
ャル層中にＮ+層を形成するプロセスを示す図である。
【図２４】 ＣＤプレーヤ等における従来の光検出回路
を示す図である。
を示す図である。
【図２５】 図２４の回路を実現する従来のＩＣ回路を
示す図である。
示す図である。
【図２６】 従来のシリコン・フォト・ダイオードと演
算増幅器を一体化したＩＣ回路を示す図である。
算増幅器を一体化したＩＣ回路を示す図である。
【図２７】 各シリコン・フォト・ダイオード（Ａ，
Ｂ，Ｃ，Ｄ，Ｅ，Ｆ）からのカソード取り出し配線およ
びシリコン・フォト・ダイオードを分離する素子間分離
層を示す図である。
Ｂ，Ｃ，Ｄ，Ｅ，Ｆ）からのカソード取り出し配線およ
びシリコン・フォト・ダイオードを分離する素子間分離
層を示す図である。
【図２８】 図２７の１−１’線断面図を示す図であ
る。
る。
【図２９】 図２７の２−２’線断面図を示す図であ
る。
る。
【図３０】 図２７の３−３’および（４−４’）線断
面図を示す図である。
面図を示す図である。
【図３１】 従来の各シリコン・フォト・ダイオード、
各演算増幅器および基準電圧の配線関係を示す図であ
る。
各演算増幅器および基準電圧の配線関係を示す図であ
る。
【図３２】 従来のシリコン・フォト・ダイオードの出
力特性を測定するための概念を示す図である。
力特性を測定するための概念を示す図である。
【図３３】 （ａ）は本発明のシリコン・フォト・ダイ
オードの出力特性、（ｂ）は本発明のプリアンプ出力と
光入力周波数との関係を示す図である。
オードの出力特性、（ｂ）は本発明のプリアンプ出力と
光入力周波数との関係を示す図である。
【図３４】 従来の分割シリコン・フォト・ダイオード
の断面および余剰電子の移動経路を示す図である。
の断面および余剰電子の移動経路を示す図である。
【符号の説明】 １ Ｐ−ｓｕｂ層、 ２，３ Ｎ型のエピタキシャル成
長層、 ４，２６，２７ Ｐ型の分離領域、 ５，６，
１５，１７，１８，２２，２３ Ｎ+層、 ７，８ カ
ソード電極、 ９，１０ シリコン・フォト・ダイオー
ド素子のダイオード領域、 １１〜１３ 電子の移動経
路、 １６，２０，２４，２５，３０電圧端子、 ２
１，２８，２９，３２，３３，３５，３６，３７，４１
Ｐ型領域、 ３８ 抵抗性素子、 ３９ 電流の通
路、 ４１，５１ Ｐ型の下面分離領域、 ４０，９５
ウエル領域、 ５２ Ｎ型の埋め込み領域、 ５５
レジスト、 ７０ 拡散領域、 ７１，７２，７３，７
４，７５，７６ 拡散領域、８１，８２，９１，９２
分離領域、 ８３，８４，８５，８６，９３，９７，９
８，９４ 分離領域、 ９６ コレクタ領域、 ９９
Ｐ型のエミッタ領域、 １００，１０１，１０２，１０
３，１０４ Ｎ+層、 １０５ フィールド酸化膜
長層、 ４，２６，２７ Ｐ型の分離領域、 ５，６，
１５，１７，１８，２２，２３ Ｎ+層、 ７，８ カ
ソード電極、 ９，１０ シリコン・フォト・ダイオー
ド素子のダイオード領域、 １１〜１３ 電子の移動経
路、 １６，２０，２４，２５，３０電圧端子、 ２
１，２８，２９，３２，３３，３５，３６，３７，４１
Ｐ型領域、 ３８ 抵抗性素子、 ３９ 電流の通
路、 ４１，５１ Ｐ型の下面分離領域、 ４０，９５
ウエル領域、 ５２ Ｎ型の埋め込み領域、 ５５
レジスト、 ７０ 拡散領域、 ７１，７２，７３，７
４，７５，７６ 拡散領域、８１，８２，９１，９２
分離領域、 ８３，８４，８５，８６，９３，９７，９
８，９４ 分離領域、 ９６ コレクタ領域、 ９９
Ｐ型のエミッタ領域、 １００，１０１，１０２，１０
３，１０４ Ｎ+層、 １０５ フィールド酸化膜
Claims (32)
- 【請求項１】 Ｐ型の半導体基板とこの半導体基板の表
面上に形成されたＮ型のエピタキシャル成長層とのＰＮ
接合部をダイオード領域部となすシリコン・フォト・ダ
イオード素子を複数備え、これら複数のシリコン・フォ
ト・ダイオード素子が隣接し、かつ、上記エピタキシャ
ル成長層の表面から上記半導体基板の表面まで達するＰ
型の分離領域にて分離されて形成される半導体集積回路
装置において、 上記分離領域及び上記半導体基板の少なくとも一方に形
成され、接地電位より高い電位が印加されるＮ型の電荷
吸収領域を設けたことを特徴とする半導体集積回路装
置。 - 【請求項２】 上記半導体基板は、Ｐ型の基板とこの基
板の表面における上記複数のシリコン・フォト・ダイオ
ード素子に対するシリコン・フォト・ダイオード素子形
成領域に形成されたＮ型の埋め込み領域と、この埋め込
み領域の表面に形成されたＰ型のアノード用領域とを有
し、 上記ＰＮ接合部は上記アノード用領域と上記エピタキシ
ャル成長層との接合部であることを特徴とする請求項１
記載の半導体集積回路装置。 - 【請求項３】 Ｐ型の半導体基板とこの半導体基板の表
面上に形成されたＮ型のエピタキシャル成長層とのＰＮ
接合部をダイオード領域部となすシリコン・フォト・ダ
イオード素子を複数備え、これら複数のシリコン・フォ
ト・ダイオード素子が隣接し、かつ、上記エピタキシャ
ル成長層の表面から上記半導体基板の表面まで達するＰ
型の分離領域にて分離されて形成される半導体集積回路
装置において、 上記分離領域に、接地電位より高い電位が印加されるＮ
型の電荷吸収領域を設けたことを特徴とする半導体集積
回路装置。 - 【請求項４】 上記半導体基板は、Ｐ型の基板とこの基
板の表面における上記複数のシリコン・フォト・ダイオ
ード素子に対するシリコン・フォト・ダイオード素子形
成領域に形成されたＮ型の埋め込み領域と、この埋め込
み領域の表面に形成されたＰ型のアノード用領域とを有
し、 上記ＰＮ接合部は上記アノード用領域と上記エピタキシ
ャル成長層との接合部であることを特徴とする請求項３
記載の半導体集積回路装置。 - 【請求項５】 上記電荷吸収領域は、上記分離領域の表
面から上記半導体基板の表面まで達して形成されている
ことを特徴とする請求項３または４記載の半導体集積回
路装置。 - 【請求項６】 上記電荷吸収領域は、上記分離領域の表
面に形成された第１のＮ型領域と、この第１のＮ型領域
より深い位置まで形成された第２のＮ型領域と、上記分
離領域と上記半導体基板との接合部に位置し、上部が上
記第２のＮ型領域と重なる第３のＮ型領域とを有してい
ることを特徴とする請求項３または４記載の半導体集積
回路装置。 - 【請求項７】 上記電荷吸収領域は、上記分離領域の表
面に形成された第１のＮ型領域と、上記分離領域と上記
半導体基板との接合部に形成された第２のＮ型領域とを
有していることを特徴とする請求項３または４記載の半
導体集積回路装置。 - 【請求項８】 Ｐ型の半導体基板とこの半導体基板の表
面上に形成されたＮ型のエピタキシャル成長層とのＰＮ
接合部をダイオード領域部となすシリコン・フォト・ダ
イオード素子を複数備え、これら複数のシリコン・フォ
ト・ダイオード素子が隣接し、かつ、上記エピタキシャ
ル成長層の表面から上記半導体基板の表面まで達するＰ
型の分離領域にて分離されて形成される半導体集積回路
装置において、 上記分離領域の表面に形成され、上記分離領域より幅が
広く、深さが浅く、かつ不純物濃度が低いＰ型領域と、 このＰ型領域の表面に形成され、接地電位より高い電位
が印加されるＮ型の電荷吸収領域とを設けたことを特徴
とする半導体集積回路装置。 - 【請求項９】 上記半導体基板は、Ｐ型の基板とこの基
板の表面における上記複数のシリコン・フォト・ダイオ
ード素子に対するシリコン・フォト・ダイオード素子形
成領域に形成されたＮ型の埋め込み領域と、この埋め込
み領域の表面に形成されたＰ型のアノード用領域とを有
し、 上記ＰＮ接合部は上記アノード用領域と上記エピタキシ
ャル成長層との接合部であることを特徴とする請求項８
記載の半導体集積回路装置。 - 【請求項１０】 上記Ｐ型領域は、上記分離領域の両側
にそれぞれはみ出し部分を有し、 上記電荷吸収領域は、上記Ｐ型領域のはみ出し部分に対
応して形成された第１及び第２のＮ型領域とを有してい
ることを特徴とする請求項８または９記載の半導体集積
回路装置。 - 【請求項１１】 上記分離領域は、上記半導体基板の表
面に、所定間隙を有し、互いに並行して接合する第１の
部分と第２の部分とを有し、 上記電荷吸収領域は、上記分離領域の第１の部分と第２
の部分との間に位置するエピタキシャル成長層であるこ
とを特徴とする請求項３または４記載の半導体集積回路
装置。 - 【請求項１２】 上記分離領域における第１の部分と第
２の部分とは、上記エピタキシャル成長層の表面側で重
なり合っていることを特徴とする請求項１１記載の半導
体集積回路装置。 - 【請求項１３】 Ｐ型の半導体基板とこの半導体基板の
表面上に形成されたＮ型のエピタキシャル成長層とのＰ
Ｎ接合部をダイオード領域部となすシリコン・フォト・
ダイオード素子を複数備え、これら複数のシリコン・フ
ォト・ダイオード素子が隣接し、かつ、上記エピタキシ
ャル成長層の表面から上記半導体基板の表面まで達する
Ｐ型の分離領域にて分離されて形成される半導体集積回
路装置において、 上記エピタキシャル成長層における上記分離領域の両端
部に重なって形成され、上記分離領域より深さが浅く、
かつ不純物濃度が低い第１及び第２のＰ型領域と、 これら第１及び第２のＰ型領域に形成され、接地電位よ
り高い電位が印加されるＮ型の電荷吸収領域とを設けた
ことを特徴とする半導体集積回路装置。 - 【請求項１４】 上記半導体基板は、Ｐ型の基板とこの
基板の表面における上記複数のシリコン・フォト・ダイ
オード素子に対するシリコン・フォト・ダイオード素子
形成領域に形成されたＮ型の埋め込み領域と、この埋め
込み領域の表面に形成されたＰ型のアノード用領域とを
有し、 上記ＰＮ接合部は上記アノード用領域と上記エピタキシ
ャル成長層との接合部であることを特徴とする請求項１
３記載の半導体集積回路装置。 - 【請求項１５】 上記電荷吸収領域は、第１及び第２の
Ｐ型領域並びに上記分離領域の表面に一体的に形成され
ていることを特徴とする請求項１３または１４記載の半
導体集積回路装置。 - 【請求項１６】 上記分離領域は、上記エピタキシャル
成長層の表面から上記半導体基板の表面の上方所定深さ
まで位置し、かつ、所定間隙を有し、互いに並行して形
成された第１の部分と第２の部分と、上記半導体基板と
上記エピタキシャル成長層との接合部に形成され、上部
が上記第１及び第２の部分と重なる第３の部分とを有
し、 上記電荷吸収領域は、上記分離領域の第１ないし第３の
部分とによって囲まれたエピタキシャル成長層であるこ
とを特徴とする請求項３または４記載の半導体集積回路
装置。 - 【請求項１７】 上記分離領域は、上記エピタキシャル
成長層の表面から上記半導体基板の表面の上方所定深さ
まで形成された第１の部分と、上記エピタキシャル成長
層と上記エピタキシャル成長層との接合部に、所定間隙
を有し、互いに並行して形成され、それぞれの上部が上
記第１の部分と重なる第２及び第３の部分とを有し、 上記電荷吸収領域は、上記分離領域の第１ないし第３の
部分とによって囲まれたエピタキシャル成長層であるこ
とを特徴とする請求項３または４記載の半導体集積回路
装置。 - 【請求項１８】 Ｐ型の半導体基板とこの半導体基板の
表面上に形成されたＮ型のエピタキシャル成長層とのＰ
Ｎ接合部をダイオード領域部となすシリコン・フォト・
ダイオード素子を複数備え、これら複数のシリコン・フ
ォト・ダイオード素子が隣接し、かつ、上記エピタキシ
ャル成長層の表面から上記半導体基板の表面まで達する
Ｐ型の分離領域にて分離されて形成される半導体集積回
路装置において、 接地電位より高い電位が印加される電位供給ノードと上
記分離領域との間に電気的に接続される抵抗性素子を設
けたことを特徴とする半導体集積回路装置。 - 【請求項１９】 上記半導体基板は、Ｐ型の基板とこの
基板の表面における上記複数のシリコン・フォト・ダイ
オード素子に対するシリコン・フォト・ダイオード素子
形成領域に形成されたＮ型の埋め込み領域と、この埋め
込み領域の表面に形成されたＰ型のアノード用領域とを
有し、 上記ＰＮ接合部はこのアノード用領域と上記エピタキシ
ャル成長層との接合部であることを特徴とする請求項１
８記載の半導体集積回路装置。 - 【請求項２０】 上記抵抗性素子は、上記分離領域の表
面にて電気的に接続されることを特徴とする請求項１８
または１９記載の半導体集積回路装置。 - 【請求項２１】 Ｐ型の半導体基板とこの半導体基板の
表面上に形成されたＮ型のエピタキシャル成長層とのＰ
Ｎ接合部をダイオード領域部となすシリコン・フォト・
ダイオード素子を複数備え、これら複数のシリコン・フ
ォト・ダイオード素子が隣接し、かつ、上記エピタキシ
ャル成長層の表面から上記半導体基板の表面まで達する
Ｐ型の分離領域にて分離されて形成される半導体集積回
路装置において、 上記半導体基板は、Ｐ型の基板とこの基板の表面におけ
る上記複数のシリコン・フォト・ダイオード素子に対す
るシリコン・フォト・ダイオード素子形成領域に形成さ
れたＮ型の埋め込み領域と、この埋め込み領域の表面に
形成されたＰ型のアノード用領域とを有し、上記ＰＮ接
合部が上記アノード用領域と上記エピタキシャル成長層
との接合部であり、上記埋め込み領域が接地電位より高
い電位が印加される電位印加ノードに電気的に接続され
ていることを特徴とする半導体集積回路装置。 - 【請求項２２】 さらにＰＮＰ型トランジスタ素子が形
成されており、 上記半導体基板は、上記ＰＮＰ型トランジスタ素子に対
するトランジスタ素子形成領域にＮ型のトランジスタ用
埋め込み領域と、このトランジスタ用埋め込み領域の表
面に形成された上記ＰＮＰ型トランジスタにおけるＰ型
のコレクタ用領域とを有し、 上記エピタキシャル成長層には、上記コレクタ用領域と
ＰＮ接合をなす上記ＰＮＰ型トランジスタにおけるＮ型
のベース領域と、このベース領域の表面に形成された上
記ＰＮＰ型トランジスタにおけるＰ型のエミッタ領域と
が設けられ、 上記埋め込み領域と上記トランジスタ用埋め込み領域の
濃度プロファイルが同じであり、上記アノード用領域と
上記コレクタ用領域の濃度プロファイルが同じであるこ
とを特徴とする請求項２１記載の半導体集積回路装置。 - 【請求項２３】 Ｐ型の基板の表面における、隣接して
形成される複数のシリコン・フォト・ダイオード素子に
対するシリコン・フォト・ダイオード素子形成領域に、
Ｎ型の不純物を注入してＮ型の電荷吸収用埋め込み領域
を形成するステップ、 上記電荷吸収用ウェル領域の表面にＰ型の不純物を注入
して上記複数のシリコン・フォト・ダイオード素子にお
けるＰ型のアノード用領域を形成するステップ、 上記ステップ終了後、上記基板の表面全面上にＮ型のエ
ピタキシャル成長層を形成するステップ、 上記アノード用領域における、上記複数のシリコン・フ
ォト・ダイオード素子を個々に分離するための所定の位
置上に位置する上記エピタキシャル成長層の表面にＰ型
の不純物を選択的に注入して上記アノード用領域と接合
するＰ型の分離領域を形成し、上記Ｐ型の分離領域にに
よって囲まれる複数の上記エピタキシャル成長層を上記
複数のシリコン・フォト・ダイオード素子におけるカソ
ード領域となすステップ、 上記アノード用領域の外側の上記電荷吸収用ウェル領域
上に位置する上記エピタキシャル成長層の表面にＮ型の
不純物を注入して、上記電荷吸収用ウェル領域に接地電
位より高い電位を印加するための電位供給用領域を形成
するとともに、上記カソード領域となる上記エピタキシ
ャル成長層の表面にＮ型の不純物を注入してカソード電
極取り出し領域を形成するステップを備えた半導体集積
回路装置の製造方法。 - 【請求項２４】 Ｐ型の基板の表面における、隣接して
形成される複数のシリコン・フォト・ダイオード素子に
対するシリコン・フォト・ダイオード素子形成領域にＮ
型の電荷吸収用ウェル領域を、上記基板の表面におけ
る、ＰＮＰ型トランジスタ素子に対するトランジスタ素
子形成領域にＮ型のトランジスタ用埋め込み領域を、Ｎ
型の不純物を選択的に注入して形成するステップ、 上記電荷吸収用ウェル領域の表面に上記複数のシリコン
・フォト・ダイオード素子におけるＰ型のアノード用領
域を、上記トランジスタ用埋め込み領域の表面に上記Ｐ
ＮＰトランジスタ素子におけるＰ型のコレクタ用領域
を、上記基板の表面における所定の位置に素子間分離用
埋め込み領域を、Ｐ型の不純物を選択的に注入して形成
するステップ、 上記ステップ終了後、上記基板の表面全面上にＮ型のエ
ピタキシャル成長層を形成するステップ、 上記素子間分離用埋め込み領域上に位置する上記エピタ
キシャル成長層の表面に上記素子間分離用埋め込み領域
と接合するＰ型の素子間分離用領域を、上記アノード用
領域における、上記複数のシリコン・フォト・ダイオー
ド素子を個々に分離するための所定の位置上に位置する
上記エピタキシャル成長層の表面に上記アノード用領域
と接合するＰ型の分離領域を、Ｐ型の不純物を選択的に
注入して形成し、上記Ｐ型の分離領域によって囲まれる
複数の上記エピタキシャル成長層を上記複数のシリコン
・フォト・ダイオード素子におけるカソード領域となす
ステップ、 上記コレクタ用領域上に位置する上記エピタキシャル成
長層の表面に上記ＰＮＰトランジスタのＰ型のエミッタ
領域を、Ｐ型の不純物を選択的に注入して形成するステ
ップ、 上記アノード用領域の外側の上記電荷吸収用ウェル領域
上に位置する上記エピタキシャル成長層の表面に、上記
電荷吸収用ウェル領域に接地電位より高い電位を印加す
るための電位供給用領域を、上記カソード領域となる上
記エピタキシャル成長層の表面にカソード電極用取り出
し領域を、上記コレクタ用領域上に位置する上記エピタ
キシャル成長層の表面に上記ＰＮＰトランジスタのベー
ス電極用取り出し領域を、Ｎ型の不純物を選択的に注入
して形成するステップを備えた半導体集積回路装置の製
造方法。 - 【請求項２５】 Ｐ型の基板の表面における、隣接して
形成される複数のシリコン・フォト・ダイオード素子に
対するシリコン・フォト・ダイオード素子形成領域にＮ
型の電荷吸収用ウェル領域を、上記基板の表面におけ
る、ＰＮＰ型トランジスタ素子に対するトランジスタ素
子形成領域にＮ型のトランジスタ用埋め込み領域を、Ｎ
型の不純物を選択的に注入して形成するステップ、 上記電荷吸収用ウェル領域の表面に上記複数のシリコン
・フォト・ダイオード素子におけるＰ型のアノード用領
域を、上記トランジスタ用埋め込み領域の表面に上記Ｐ
ＮＰ型トランジスタ素子におけるＰ型のコレクタ用領域
を、上記基板の表面における所定の位置に素子間分離用
埋め込み領域を、Ｐ型の不純物を選択的に注入して形成
するステップ、 上記ステップ終了後、上記基板の表面全面上にＮ型のエ
ピタキシャル成長層を形成するステップ、 上記トランジスタ素子形成領域上に位置する上記エピタ
キシャル成長層の表面に選択的にフィールド酸化膜を形
成するステップ、 上記素子間分離用埋め込み領域上に位置する上記エピタ
キシャル成長層の表面に上記素子間分離用埋め込み領域
と接合するＰ型の素子間分離用領域を、上記アノード用
領域における、上記複数のシリコン・フォト・ダイオー
ド素子を個々に分離するための所定の位置上に位置する
上記エピタキシャル成長層の表面に上記アノード用領域
と接合するＰ型の分離領域を、Ｐ型の不純物を選択的に
注入して形成し、上記Ｐ型の分離領域によって囲まれる
複数の上記エピタキシャル成長層を上記複数のシリコン
・フォト・ダイオード素子におけるカソード領域となす
ステップ、 上記コレクタ用領域上に位置する上記エピタキシャル成
長層の表面に上記ＰＮＰ型トランジスタのＰ型のエミッ
タ領域を、上記フィールド酸化膜の一部によるセルフア
ラインにてＰ型の不純物を選択的に注入して形成するス
テップ、 上記アノード用領域の外側の上記電荷吸収用ウェル領域
上に位置する上記エピタキシャル成長層の表面に、上記
電荷吸収用ウェル領域に接地電位より高い電位を印加す
るための電位供給用領域を、上記カソード領域となる上
記エピタキシャル成長層の表面にカソード電極用取り出
し領域を、Ｎ型の不純物を選択的に注入して形成すると
ともに、上記コレクタ用領域上に位置する上記エピタキ
シャル成長層の表面に上記ＰＮＰトランジスタのベース
電極用取り出し領域を、上記フィールド酸化膜の一部に
よるセルフアラインにてＮ型の不純物を選択的に注入し
て形成するステップを備えた半導体集積回路装置の製造
方法。 - 【請求項２６】 上記エピタキシャル成長層の所定領域
表面に、上記複数のシリコン・フォト・ダイオード素子
に対応して複数の演算増幅器が設けられ、 各演算増幅器の反転入力端が対応したシリコン・フォト
・ダイオード素子のカソード領域に電気的に接続される
とともに、非反転入力端に基準電位が与えられることを
特徴とする請求項１ないし請求項２１のいずれかに記載
の半導体集積回路装置。 - 【請求項２７】 上記エピタキシャル成長層の所定領域
表面に、上記複数のシリコン・フォト・ダイオード素子
に対応して複数の演算増幅器が設けられ、 上記ＰＮＰ型トランジスタは演算増幅器の回路素子の一
つを構成し、 各演算増幅器の反転入力端が対応したシリコン・フォト
・ダイオード素子のカソード領域に電気的に接続される
とともに、非反転入力端に基準電位が与えられることを
特徴とする請求項２２記載の半導体集積回路装置。 - 【請求項２８】 上記エピタキシャル成長層の所定領域
表面に、上記複数のシリコン・フォト・ダイオード素子
に対応して複数の演算増幅器が設けられ、 各演算増幅器の反転入力端が対応したシリコン・フォト
・ダイオード素子のカソード領域に電気的に接続される
とともに、非反転入力端に基準電位が与えられ、 上記複数のシリコン・フォト・ダイオード素子が請求項
２３ないし２５のいずれかによって形成されていること
を特徴とする半導体集積回路装置。 - 【請求項２９】 上記エピタキシャル成長層の所定領域
表面に、上記複数のシリコン・フォト・ダイオード素子
に対応して複数の演算増幅器が設けられ、 上記演算増幅器の回路素子の一つとしてＰＮＰ型トラン
ジスタを有し、 上記複数のシリコン・フォト・ダイオード素子及び上記
ＰＮＰ型トランジスタが請求項２４または２５によって
形成されていることを特徴とする半導体集積回路装置。 - 【請求項３０】 複数のフォーカス用シリコン・フォト
・ダイオード素子とトラッキング用シリコン・フォト・
ダイオード素子とを備え、これらシリコン・フォト・ダ
イオード素子それぞれのダイオード領域部が、Ｐ型の半
導体基板とこの半導体基板の表面上に形成されたＮ型の
エピタキシャル成長層とのＰＮ接合部に位置し、上記複
数のフォーカス用シリコン・フォト・ダイオード素子が
隣接し、かつ、上記エピタキシャル成長層の表面から上
記半導体基板の表面まで達するＰ型の分離領域にて囲ま
れ、かつ互いに分離されて形成される半導体集積回路装
置において、 上記半導体基板は、Ｐ型の基板とこの基板の表面におけ
る上記複数のフォーカス用シリコン・フォト・ダイオー
ド素子に対するフォーカス用シリコン・フォト・ダイオ
ード素子形成領域に形成されたＮ型の埋め込み領域と、
この埋め込み領域の表面に形成されたＰ型のフォーカス
用共通アノード用領域と、上記基板の表面における上記
トラッキング用シリコン・フォト・ダイオード素子に対
するトラッキング用シリコン・フォト・ダイオード素子
形成領域に形成されたＰ型のトラッキング用アノード用
領域とを有し、 上記複数のフォーカス用シリコン・フォト・ダイオード
素子のＰＮ接合部が上記フォーカス用共通アノード用領
域と上記エピタキシャル成長層との接合部であり、 上記トラッキング用シリコン・フォト・ダイオード素子
のＰＮ接合部が上記トラッキング用アノード用領域と上
記エピタキシャル成長層との接合部であり、 上記埋め込み領域が接地電位より高い電位が印加される
電位印加ノードに電気的に接続されていることを特徴と
する半導体集積回路装置。 - 【請求項３１】 トラッキング用シリコン・フォト・ダ
イオード素子は上記複数のフォーカス用シリコン・フォ
ト・ダイオード素子に隣接して設けられ、 上記埋め込み領域は、上記トラッキング用アノード用領
域の下部まで延在しており、 上記トラッキング用シリコン・フォト・ダイオード素子
と隣接するフォーカス用シリコン・フォト・ダイオード
素子との間に、Ｐ型の分離領域によって電気的に分離さ
れ、上記埋め込み領域と接合された上記エピタキシャル
成長層が介在されていることを特徴とする請求項３０記
載の半導体集積回路装置。 - 【請求項３２】 フォーカス用シリコン・フォト・ダイ
オード素子の数は縦、横２つづつの４つであり、これら
４つのシリコン・フォト・ダイオード素子は、上記埋め
込み領域と接合された上記エピタキシャル成長層にＰ型
の分離領域によって電気的に分離されて囲まれており、 トラッキング用シリコン・フォト・ダイオード素子の数
は、上記４つのフォーカス用シリコン・フォト・ダイオ
ード層を挟むように設けられた２つであることを特徴と
する請求項３１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8123407A JPH09205190A (ja) | 1995-06-22 | 1996-05-17 | 隣接して形成された複数のシリコン・フォト・ダイオード素子を有する半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15595295 | 1995-06-22 | ||
| JP30263395 | 1995-11-21 | ||
| JP7-155952 | 1995-11-21 | ||
| JP7-302633 | 1995-11-21 | ||
| JP8123407A JPH09205190A (ja) | 1995-06-22 | 1996-05-17 | 隣接して形成された複数のシリコン・フォト・ダイオード素子を有する半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205190A true JPH09205190A (ja) | 1997-08-05 |
Family
ID=27314709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8123407A Pending JPH09205190A (ja) | 1995-06-22 | 1996-05-17 | 隣接して形成された複数のシリコン・フォト・ダイオード素子を有する半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09205190A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021034423A (ja) * | 2019-08-19 | 2021-03-01 | コーデンシ株式会社 | 分割フォトダイオード、及び、分割フォトダイオードの製造方法 |
-
1996
- 1996-05-17 JP JP8123407A patent/JPH09205190A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021034423A (ja) * | 2019-08-19 | 2021-03-01 | コーデンシ株式会社 | 分割フォトダイオード、及び、分割フォトダイオードの製造方法 |
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