JPH09200191A - データ送信装置、データ受信装置、およびデータ通信装置 - Google Patents
データ送信装置、データ受信装置、およびデータ通信装置Info
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- JPH09200191A JPH09200191A JP8006922A JP692296A JPH09200191A JP H09200191 A JPH09200191 A JP H09200191A JP 8006922 A JP8006922 A JP 8006922A JP 692296 A JP692296 A JP 692296A JP H09200191 A JPH09200191 A JP H09200191A
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Abstract
(57)【要約】
【課題】 連続のデータ送受信時に、データ転送速度の
高速化を図る。 【解決手段】 コマンドデータは第１ラッチ回路２０１
に、アドレスデータは第２ラッチ回路２０２に一時保持
される。第１、第２ラッチ回路の出力は、第１パリティ
ー作成回路２００、第１Ｐ／Ｓ（パラレル／シリアル変
換）変換回路２０４および制御信号ゲート制御回路２０
６に供給され、第１ラッチ回路の出力だけは連続データ
信号有無ビット制御回路２０８に供給される。送信デー
タは第３ラッチ回路２０７に保持された後、第２パリテ
ィー作成回路２０３および第２Ｐ／Ｓ変換回路２０９に
供給される。受信データ信号ゲート制御回路２１７は第
３バッファ回路２１８を受信状態に保持し、Ｓ／Ｐ変換
回路２１６によりパラレル信号に変換する。パラレル信
号は第４ラッチ回路２１２で保持され、パリティーチェ
ック回路２１３と連続データ有無ビット受信回路２１４
に入力される。
高速化を図る。 【解決手段】 コマンドデータは第１ラッチ回路２０１
に、アドレスデータは第２ラッチ回路２０２に一時保持
される。第１、第２ラッチ回路の出力は、第１パリティ
ー作成回路２００、第１Ｐ／Ｓ（パラレル／シリアル変
換）変換回路２０４および制御信号ゲート制御回路２０
６に供給され、第１ラッチ回路の出力だけは連続データ
信号有無ビット制御回路２０８に供給される。送信デー
タは第３ラッチ回路２０７に保持された後、第２パリテ
ィー作成回路２０３および第２Ｐ／Ｓ変換回路２０９に
供給される。受信データ信号ゲート制御回路２１７は第
３バッファ回路２１８を受信状態に保持し、Ｓ／Ｐ変換
回路２１６によりパラレル信号に変換する。パラレル信
号は第４ラッチ回路２１２で保持され、パリティーチェ
ック回路２１３と連続データ有無ビット受信回路２１４
に入力される。
Description
【０００１】
【発明の属する技術分野】本発明は、高速データ通信装
置に係り、特に、中央制御部により制御される周辺回路
部と、中央制御部間とのデータ送信装置、データ受信装
置およびデータ通信装置に関する。
置に係り、特に、中央制御部により制御される周辺回路
部と、中央制御部間とのデータ送信装置、データ受信装
置およびデータ通信装置に関する。
【０００２】
【従来の技術】従来のデータ通信装置では、データ信号
を送受する毎にアドレス、コマンド、パリティービット
等で構成される制御信号をデータ信号の送受前に送出す
る手段を取っていたり、ＨＤＬＣ（ハイレベル・データ
・リンク制御手順）等の高度な手順によりデータ信号の
送受を行う手段をとっていた。
を送受する毎にアドレス、コマンド、パリティービット
等で構成される制御信号をデータ信号の送受前に送出す
る手段を取っていたり、ＨＤＬＣ（ハイレベル・データ
・リンク制御手順）等の高度な手順によりデータ信号の
送受を行う手段をとっていた。
【０００３】
【発明が解決しようとする課題】前述した従来のデータ
通信装置では、データ信号の送受信毎に制御信号（アド
レス、コマンド等）も送信しなければならず、データを
連続して送信または受信する場合には、データ転送スピ
ードが低下する恐れがある。また、ＨＤＬＣ等野高度な
手順による通信方式では、制御処理の負荷が多くなり、
制御部の処理能力が低下するという問題があった。
通信装置では、データ信号の送受信毎に制御信号（アド
レス、コマンド等）も送信しなければならず、データを
連続して送信または受信する場合には、データ転送スピ
ードが低下する恐れがある。また、ＨＤＬＣ等野高度な
手順による通信方式では、制御処理の負荷が多くなり、
制御部の処理能力が低下するという問題があった。
【０００４】本発明の課題は、上記問題点を解消して連
続のデータ送信時、または連続のデータ受信時に、デー
タ転送速度の高速化を計ることができるようにしたデー
タ送信装置、データ受信装置、およびデータ通信装置を
提供することにある。
続のデータ送信時、または連続のデータ受信時に、デー
タ転送速度の高速化を計ることができるようにしたデー
タ送信装置、データ受信装置、およびデータ通信装置を
提供することにある。
【０００５】
【課題を解決するための手段】上記の課題を達成する第
１発明のデータ送信装置は、データ送信時に、送出する
コマンド、アドレスおよびパリティービット信号から制
御信号を得る第１の送信手段と、この第１の送信手段に
より得られた制御信号の送出の際に、データスタートビ
ット、データ、パリティービットおよび連続データ有無
ビット信号により構成されるデータ送信信号を送出する
第２の送信手段と、この第２の送信手段からデータ送信
信号が送出される際に、各データ信号内の連続データ有
無ビット信号に対して、連続するデータ信号は有りに設
定し、連続データ信号の最後のデータ信号又は連続でな
い信号は無しに設定する第３の送信手段と、を備えたこ
とを特徴とする。
１発明のデータ送信装置は、データ送信時に、送出する
コマンド、アドレスおよびパリティービット信号から制
御信号を得る第１の送信手段と、この第１の送信手段に
より得られた制御信号の送出の際に、データスタートビ
ット、データ、パリティービットおよび連続データ有無
ビット信号により構成されるデータ送信信号を送出する
第２の送信手段と、この第２の送信手段からデータ送信
信号が送出される際に、各データ信号内の連続データ有
無ビット信号に対して、連続するデータ信号は有りに設
定し、連続データ信号の最後のデータ信号又は連続でな
い信号は無しに設定する第３の送信手段と、を備えたこ
とを特徴とする。
【０００６】また、第２発明のデータ送信装置は、周辺
回路部へのデータ送信時に送出するコマンドおよびアド
レス信号からパリティービット信号を作成する第１パリ
ティービット作成回路と、この第１パリティービット作
成回路からのパリティービット信号と前記コマンドおよ
びアドレス信号からなるパラレル信号が入力され、出力
にこれら信号のシリアル信号を制御信号として送出する
第１パラレル／シリアル変換回路と、前記コマンド信号
が供給され、前記第１パラレル／シリアル変換回路から
の制御信号を送出指示する制御信号ゲート制御回路と、
前記コマンド信号が供給され、出力に連続データ有無ビ
ット信号を送出する連続データ有無ビット制御回路と、
この連続データ有無ビット制御回路からの制御信号によ
り送信データの送出を制御し、送信データからパリティ
ービット信号を作成する第２パリティービット作成回路
と、この第２パリティービット作成回路からのパリティ
ービット信号、送信データおよび連続データ有無ビット
信号のパラレル信号が入力され、出力にこれら信号のシ
リアル信号を送出する第２パラレル／シリアル変換回路
と、前記連続データ有無ビット制御回路からのビット制
御信号が供給され、前記第２パラレル／シリアル変換回
路からの送信データの送出を制御する送信データ信号ゲ
ート制御回路と、を備えたことを特徴とする。
回路部へのデータ送信時に送出するコマンドおよびアド
レス信号からパリティービット信号を作成する第１パリ
ティービット作成回路と、この第１パリティービット作
成回路からのパリティービット信号と前記コマンドおよ
びアドレス信号からなるパラレル信号が入力され、出力
にこれら信号のシリアル信号を制御信号として送出する
第１パラレル／シリアル変換回路と、前記コマンド信号
が供給され、前記第１パラレル／シリアル変換回路から
の制御信号を送出指示する制御信号ゲート制御回路と、
前記コマンド信号が供給され、出力に連続データ有無ビ
ット信号を送出する連続データ有無ビット制御回路と、
この連続データ有無ビット制御回路からの制御信号によ
り送信データの送出を制御し、送信データからパリティ
ービット信号を作成する第２パリティービット作成回路
と、この第２パリティービット作成回路からのパリティ
ービット信号、送信データおよび連続データ有無ビット
信号のパラレル信号が入力され、出力にこれら信号のシ
リアル信号を送出する第２パラレル／シリアル変換回路
と、前記連続データ有無ビット制御回路からのビット制
御信号が供給され、前記第２パラレル／シリアル変換回
路からの送信データの送出を制御する送信データ信号ゲ
ート制御回路と、を備えたことを特徴とする。
【０００７】第３発明のデータ受信装置は、データ受信
時に、中央制御部から送出される制御信号の後に受信す
るデータスタートビット、データ、パリティービットお
よび連続データ有無ビット信号により構成される受信デ
ータを受信する第１の受信手段と、この第１の受信手段
により受信した連続データ有無ビット信号が有りに設定
されているときには、次のデータを一定時間待ち、一定
時間後にデータが受信出来なければ受信を停止し、ビッ
トが無しに設定されていればデータ受信を即座に停止す
る第２の受信手段と、を備えたことを特徴とする。
時に、中央制御部から送出される制御信号の後に受信す
るデータスタートビット、データ、パリティービットお
よび連続データ有無ビット信号により構成される受信デ
ータを受信する第１の受信手段と、この第１の受信手段
により受信した連続データ有無ビット信号が有りに設定
されているときには、次のデータを一定時間待ち、一定
時間後にデータが受信出来なければ受信を停止し、ビッ
トが無しに設定されていればデータ受信を即座に停止す
る第２の受信手段と、を備えたことを特徴とする。
【０００８】第４発明のデータ受信装置は、データ受信
時に、バッファ回路を受信状態に制御する受信データ信
号ゲート制御回路と、この受信データ信号ゲート制御回
路により受信状態にされたバッファ回路に受信データが
到来し、その受信データのデータスタートビットを検出
すると受信を開始し、受信データのシリアル信号をパラ
レル信号に変換するシリアル／パラレル変換回路と、こ
のシリアル／パラレル変換回路によりパラレル信号に変
換されたデータが供給され、このデータを一時保持する
ラッチ回路と、前記変換回路により変換されたパリティ
ービット、データが供給され、これら信号によりデータ
エラーのチェックを行い、データエラーがないときには
前記ラッチ回路の保持を解除する信号を送出するパリテ
ィーチェック回路と、このパリティーチェック回路から
のチェック信号と前記変換回路からのパラレル信号に変
換された連続データ有無信号が供給される連続データ有
無ビット受信回路と、この連続データ有無ビット受信回
路に供給された連続データ有無信号が連続データ有りに
設定された信号のときには起動信号が与えられ、前記ゲ
ート制御回路に次のデータ受信までゲートを開くように
指示するとともに、連続データ無しの信号のときには起
動信号が送出されないようにしてゲートを閉じるように
指示するタイマー回路と、を備えたことを特徴とする。
時に、バッファ回路を受信状態に制御する受信データ信
号ゲート制御回路と、この受信データ信号ゲート制御回
路により受信状態にされたバッファ回路に受信データが
到来し、その受信データのデータスタートビットを検出
すると受信を開始し、受信データのシリアル信号をパラ
レル信号に変換するシリアル／パラレル変換回路と、こ
のシリアル／パラレル変換回路によりパラレル信号に変
換されたデータが供給され、このデータを一時保持する
ラッチ回路と、前記変換回路により変換されたパリティ
ービット、データが供給され、これら信号によりデータ
エラーのチェックを行い、データエラーがないときには
前記ラッチ回路の保持を解除する信号を送出するパリテ
ィーチェック回路と、このパリティーチェック回路から
のチェック信号と前記変換回路からのパラレル信号に変
換された連続データ有無信号が供給される連続データ有
無ビット受信回路と、この連続データ有無ビット受信回
路に供給された連続データ有無信号が連続データ有りに
設定された信号のときには起動信号が与えられ、前記ゲ
ート制御回路に次のデータ受信までゲートを開くように
指示するとともに、連続データ無しの信号のときには起
動信号が送出されないようにしてゲートを閉じるように
指示するタイマー回路と、を備えたことを特徴とする。
【０００９】第５発明のデータ通信装置は、データ送信
時に、送出するコマンド、アドレスおよびパリティービ
ット信号から制御信号を得る第１手段と、この第１手段
により得られた制御信号の送出の際に、データスタート
ビット、データ、パリティービットおよび連続データ有
無ビット信号により構成されるデータ送信信号を送出す
る第２手段と、この第２手段からデータ送信信号が送出
される際に、各データ信号内の連続データ有無ビット信
号に対して、連続するデータ信号は有りに設定し、連続
データ信号の最後のデータ信号又は連続でない信号は無
しに設定する第３手段と、からなるデータ送信装置と、
データ受信時に、中央制御部から送出される制御信号の
後に受信するデータスタートビット、データ、パリティ
ービットおよび連続データ有無ビット信号により構成さ
れる受信データを受信する第４手段と、この第４手段に
より受信した連続データ有無ビット信号が有りに設定さ
れているときには、次のデータを一定時間待ち、一定時
間後にデータが受信出来なければ受信を停止し、ビット
が無しに設定されていればデータ受信を即座に停止する
第５手段と、からなるデータ受信装置と、を備えたこと
を特徴とする。
時に、送出するコマンド、アドレスおよびパリティービ
ット信号から制御信号を得る第１手段と、この第１手段
により得られた制御信号の送出の際に、データスタート
ビット、データ、パリティービットおよび連続データ有
無ビット信号により構成されるデータ送信信号を送出す
る第２手段と、この第２手段からデータ送信信号が送出
される際に、各データ信号内の連続データ有無ビット信
号に対して、連続するデータ信号は有りに設定し、連続
データ信号の最後のデータ信号又は連続でない信号は無
しに設定する第３手段と、からなるデータ送信装置と、
データ受信時に、中央制御部から送出される制御信号の
後に受信するデータスタートビット、データ、パリティ
ービットおよび連続データ有無ビット信号により構成さ
れる受信データを受信する第４手段と、この第４手段に
より受信した連続データ有無ビット信号が有りに設定さ
れているときには、次のデータを一定時間待ち、一定時
間後にデータが受信出来なければ受信を停止し、ビット
が無しに設定されていればデータ受信を即座に停止する
第５手段と、からなるデータ受信装置と、を備えたこと
を特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の実施の形態を示
す中央制御部におけるデータ送受信を行うブロック図で
ある。図１において、中央制御部は、送信部２０と、受
信部４０から構成されている。
に基づいて説明する。図１は、本発明の実施の形態を示
す中央制御部におけるデータ送受信を行うブロック図で
ある。図１において、中央制御部は、送信部２０と、受
信部４０から構成されている。
【００１１】まず、送信部２０について説明する。中央
制御部からのデータ送信の場合には、コマンドデータ
は、第１ラッチ回路２０１に、アドレスデータは第２ラ
ッチ回路２０２にそれぞれ一時保持される。第１、第２
ラッチ回路２０１、２０２の出力は、第１パリティー作
成回路２００、第１パラレル／シリアル変換回路２０
４、および制御信号ゲート制御回路２０６に供給され、
第１ラッチ回路２０１の出力だけは、連続データ信号有
無ビット制御回路２０８に供給される。
制御部からのデータ送信の場合には、コマンドデータ
は、第１ラッチ回路２０１に、アドレスデータは第２ラ
ッチ回路２０２にそれぞれ一時保持される。第１、第２
ラッチ回路２０１、２０２の出力は、第１パリティー作
成回路２００、第１パラレル／シリアル変換回路２０
４、および制御信号ゲート制御回路２０６に供給され、
第１ラッチ回路２０１の出力だけは、連続データ信号有
無ビット制御回路２０８に供給される。
【００１２】第１パリティー作成回路２００は、第１ラ
ッチ回路２０１からのコマンドデータの信号によりパリ
ティー信号を作成し、その信号を第１パラレル／シリア
ル変換回路２０４に入力する。第１パラレル／シリアル
変換回路２０４からのシリアル信号は、第１バッファ回
路２０５を介して端子３０から送信される。送信データ
は、第３ラッチ回路２０７により一時保持された後、第
２パリティー作成回路２０３および第２パラレル／シリ
アル変換回路２０９に供給される。第２パリティー作成
回路２０３は、第３ラッチ回路２０７からの送信データ
によりパリティー信号を作成する。前記連続データ信号
有無ビット制御回路２０８は、制御部の指示により連続
送信データの場合には連続データ有無ビットに「１」を
設定し、連続データで無い場合、又は、連続データの最
後のデータの場合には「０」を設定する。
ッチ回路２０１からのコマンドデータの信号によりパリ
ティー信号を作成し、その信号を第１パラレル／シリア
ル変換回路２０４に入力する。第１パラレル／シリアル
変換回路２０４からのシリアル信号は、第１バッファ回
路２０５を介して端子３０から送信される。送信データ
は、第３ラッチ回路２０７により一時保持された後、第
２パリティー作成回路２０３および第２パラレル／シリ
アル変換回路２０９に供給される。第２パリティー作成
回路２０３は、第３ラッチ回路２０７からの送信データ
によりパリティー信号を作成する。前記連続データ信号
有無ビット制御回路２０８は、制御部の指示により連続
送信データの場合には連続データ有無ビットに「１」を
設定し、連続データで無い場合、又は、連続データの最
後のデータの場合には「０」を設定する。
【００１３】第２パラレル／シリアル変換回路２０９に
は、第２パリティー作成回路２０３からのパリティー信
号と連続データ信号有無ビット制御回路２０８からの信
号が供給され、パラレル／シリアル変換回路２０９から
は、シリアル信号が第２バッファ回路２１１を介して端
子３０から送信される。なお、連続データ信号有無ビッ
ト制御回路２０８からの信号は、送信データ信号ゲート
制御回路２１０にも供給される。
は、第２パリティー作成回路２０３からのパリティー信
号と連続データ信号有無ビット制御回路２０８からの信
号が供給され、パラレル／シリアル変換回路２０９から
は、シリアル信号が第２バッファ回路２１１を介して端
子３０から送信される。なお、連続データ信号有無ビッ
ト制御回路２０８からの信号は、送信データ信号ゲート
制御回路２１０にも供給される。
【００１４】上記のように構成された送信部２０におい
て、コマンド、アドレス、パリティービットの制御信号
は、第１パラレル／シリアル変換回路２０４によりパラ
レル信号がシリアル信号に変換され、制御信号ゲート制
御回路２０６の指示により制御信号送出タイミング時に
第１バッファ回路２０５を介して端子３０に送出され
る。また、送信データ信号も、第２パラレル／シリアル
変換回路２０９にてデータスタートビット、データ、パ
リティービット、連続データ有無ビットのパラレル信号
がシリアル信号に変換されて、送信データ信号ゲート制
御回路２１０の指示によりデータ信号送出タイミング時
に第２バッファ回路２１１を介して端子３０に送出され
る。
て、コマンド、アドレス、パリティービットの制御信号
は、第１パラレル／シリアル変換回路２０４によりパラ
レル信号がシリアル信号に変換され、制御信号ゲート制
御回路２０６の指示により制御信号送出タイミング時に
第１バッファ回路２０５を介して端子３０に送出され
る。また、送信データ信号も、第２パラレル／シリアル
変換回路２０９にてデータスタートビット、データ、パ
リティービット、連続データ有無ビットのパラレル信号
がシリアル信号に変換されて、送信データ信号ゲート制
御回路２１０の指示によりデータ信号送出タイミング時
に第２バッファ回路２１１を介して端子３０に送出され
る。
【００１５】次に、受信部４０について説明する。図示
しない周辺回路部からのデータ受信の場合には、制御信
号は前記と同様に送出され、その後に周辺回路部からの
データ信号を受信する。受信データ信号ゲート制御回路
２１７は、第３バッファ回路２１８を受信状態に保持
し、端子３０に受信データ信号が到来するを待つ。そし
て、受信データ信号のデータスタートビットを検出する
と受信を開始し、シリアル／パラレル変換回路２１６に
より受信データ信号をパラレル信号に変換する。
しない周辺回路部からのデータ受信の場合には、制御信
号は前記と同様に送出され、その後に周辺回路部からの
データ信号を受信する。受信データ信号ゲート制御回路
２１７は、第３バッファ回路２１８を受信状態に保持
し、端子３０に受信データ信号が到来するを待つ。そし
て、受信データ信号のデータスタートビットを検出する
と受信を開始し、シリアル／パラレル変換回路２１６に
より受信データ信号をパラレル信号に変換する。
【００１６】変換されたパラレル信号は、第４ラッチ回
路２１２で一時保持されるとともに、パリティーチェッ
ク回路２１３にも供給されて、ここでパリティービッ
ト、データによりデータエラーのチェックが行われる。
また、パラレル信号に変換された連続データ有無信号
は、連続データ有無ビット受信回路２１４に入力され
る。この受信回路２１４が連続データ有りに設定されて
ある場合には、タイマー回路２１５を起動し、受信デー
タ信号ゲート制御回路２１７に次の受信データ信号が到
来するまでゲートを開くように指示する。前記受信回路
２１４が連続データ無し荷設定されている場合には、タ
イマー回路２１５を起動せず、ゲートを閉じるよううに
ゲート制御回路２１７に指示し、受信データ信号の到来
を待つ。
路２１２で一時保持されるとともに、パリティーチェッ
ク回路２１３にも供給されて、ここでパリティービッ
ト、データによりデータエラーのチェックが行われる。
また、パラレル信号に変換された連続データ有無信号
は、連続データ有無ビット受信回路２１４に入力され
る。この受信回路２１４が連続データ有りに設定されて
ある場合には、タイマー回路２１５を起動し、受信デー
タ信号ゲート制御回路２１７に次の受信データ信号が到
来するまでゲートを開くように指示する。前記受信回路
２１４が連続データ無し荷設定されている場合には、タ
イマー回路２１５を起動せず、ゲートを閉じるよううに
ゲート制御回路２１７に指示し、受信データ信号の到来
を待つ。
【００１７】図２は、本発明の実施の形態で使用される
データ通信の信号構成図である。制御信号は、コマン
ド、アドレスおよびパリティービットＰからなり、デー
タ信号ＮＯ．「０」，「１」…はデータスタートビット
Ｓ、データ、パリティービットＰおよび連続データ有無
ビットＣから構成されている。
データ通信の信号構成図である。制御信号は、コマン
ド、アドレスおよびパリティービットＰからなり、デー
タ信号ＮＯ．「０」，「１」…はデータスタートビット
Ｓ、データ、パリティービットＰおよび連続データ有無
ビットＣから構成されている。
【００１８】
【発明の効果】以上の説明から明らかなように、本発明
によれば、データ通信の際に、データ信号内に連続デー
タ有無情報を設けることにより、連続のデータ送信時、
または連続データ受信時に、データ転送速度の高速化を
計ることができる効果がある。
によれば、データ通信の際に、データ信号内に連続デー
タ有無情報を設けることにより、連続のデータ送信時、
または連続データ受信時に、データ転送速度の高速化を
計ることができる効果がある。
【図１】本発明の実施の形態を示すブロック図。
【図２】本実施形態で使用される信号構成例を示す説明
図。
図。
２０ 送信部 ３０ 端子 ４０ 受信部 ２００、２０３ 第１、第２パリティー作成回路 ２０１、２０２、２０７、２１２ 第１〜第４ラッチ回
路 ２０４、２０９ 第１、第２パラレル／シリアル変換回
路 ２１６ シリアル／パラレル変換回路 ２０５、２１１、２１８…第１〜第３ゲート回路 ２０６ 制御信号ゲート制御回路 ２１０ 送信データ信号制御回路 ２１７ 受信データ信号制御回路 ２１３ パリティーチェック回路 ２１５ タイマー回路 ２０８ 連続データ有無ビット制御回路 ２１４ 連続データ有無ビット受信回路
路 ２０４、２０９ 第１、第２パラレル／シリアル変換回
路 ２１６ シリアル／パラレル変換回路 ２０５、２１１、２１８…第１〜第３ゲート回路 ２０６ 制御信号ゲート制御回路 ２１０ 送信データ信号制御回路 ２１７ 受信データ信号制御回路 ２１３ パリティーチェック回路 ２１５ タイマー回路 ２０８ 連続データ有無ビット制御回路 ２１４ 連続データ有無ビット受信回路
Claims (5)
- 【請求項１】 データ送信時に、送出するコマンド、ア
ドレスおよびパリティービット信号から制御信号を得る
第１の送信手段と、 この第１の送信手段による制御信号の送出の際に、デー
タスタートビット、データ、パリティービットおよび連
続データ有無ビット信号により構成されるデータ送信信
号を送出する第２の送信手段と、 この第２の送信手段によりデータ送信信号が送出される
際に、各データ信号内の連続データ有無ビット信号に対
して、連続するデータ信号は有りに設定し、連続データ
信号の最後のデータ信号又は連続でない信号は無しに設
定する第３の送信手段と、を備えたことを特徴とするデ
ータ送信装置。 - 【請求項２】 周辺回路部へのデータ送信時に送出する
コマンドおよびアドレス信号からパリティービット信号
を作成する第１パリティービット作成回路と、この第１
パリティービット作成回路からのパリティービット信号
と前記コマンドおよびアドレス信号からなるパラレル信
号が入力され、出力にこれら信号のシリアル信号を制御
信号として送出する第１パラレル／シリアル変換回路
と、前記コマンド信号が供給され、前記第１パラレル／
シリアル変換回路からの制御信号を送出指示する制御信
号ゲート制御回路と、前記コマンド信号が供給され、出
力に連続データ有無ビット信号を送出する連続データ有
無ビット制御回路と、 この連続データ有無ビット制御回路からの制御信号によ
り送信データの送出を制御し、送信データからパリティ
ービット信号を作成する第２パリティービット作成回路
と、 この第２パリティービット作成回路からのパリティービ
ット信号、送信データおよび連続データ有無ビット信号
のパラレル信号が入力され、出力にこれら信号のシリア
ル信号を送出する第２パラレル／シリアル変換回路と、 前記連続データ有無ビット制御回路からのビット制御信
号が供給され、前記第２パラレル／シリアル変換回路か
らの送信データの送出を制御する送信データ信号ゲート
制御回路と、を備えたことを特徴とするデータ送信装
置。 - 【請求項３】 データ受信時に、中央制御部から送出さ
れる制御信号の後に受信するデータスタートビット、デ
ータ、パリティービットおよび連続データ有無ビット信
号により構成される受信データを受信する第１の受信手
段と、 この第１の受信手段により受信した連続データ有無ビッ
ト信号が有りに設定されているときには、次のデータを
一定時間待ち、一定時間後にデータが受信出来なければ
受信を停止し、ビットが無しに設定されていればデータ
受信を即座に停止する第２の受信手段と、 を備えたことを特徴とするデータ受信装置。 - 【請求項４】 データ受信時に、バッファ回路を受信状
態に制御する受信データ信号ゲート制御回路と、 この受信データゲート制御回路により受信状態にされた
バッファ回路に受信データが到来し、その受信データの
データスタートビットを検出すると受信を開始し、受信
データのシリアル信号をパラレル信号に変換するシリア
ル／パラレル変換回路と、 このシリアル／パラレル変換回路によりパラレル信号に
変換されたデータが供給され、このデータを一時保持す
るラッチ回路と、 前記シリアル／パラレル変換回路により変換されたパリ
ティービット、データが供給され、これら信号によりデ
ータエラーのチェックを行い、データエラーがないとき
には前記ラッチ回路の保持を解除する信号を送出するパ
リティーチェック回路と、 このパリティーチェック回路からのチェック信号と前記
変換回路からのパラレル信号に変換された連続データ有
無信号が供給される連続データ有無ビット受信回路と、 この連続データ有無ビットビット受信回路に供給された
連続データ有無信号が連続データ有りに設定された信号
のときには起動信号が与えられ、前記ゲート制御回路に
次のデータ受信までゲートを開くように指示するととも
に、連続データ無しの信号のときには起動信号が送出さ
れないようにしてゲートを閉じるように指示するタイマ
ー回路と、 を備えたことを特徴とするデータ受信装置。 - 【請求項５】 データ送信時に、送出するコマンド、ア
ドレスおよびパリティービット信号から制御信号を得る
第１手段と、 この第１手段により得られた制御信号の送出の際に、デ
ータスタートビット、データ、パリティービットおよび
連続データ有無ビット信号により構成されるデータ送信
信号を送出する第２手段と、 この第２手段からデータ送信信号が送出される際に、各
データ信号内の連続データ有無ビット信号に対して、連
続するデータ信号は有りに設定し、連続データ信号の最
後のデータ信号又は連続でない信号は無しに設定する第
３手段とからなるデータ送信装置と、 データ受信時に、中央制御部から送出される制御信号の
後に受信するデータスタートビット、データ、パリティ
ービットおよび連続データ有無ビット信号により構成さ
れる受信データを受信する第４手段と、 この第４手段により受信した連続データ有無ビット信号
が有りに設定されているときには、次のデータを一定時
間待ち、一定時間後にデータが受信出来なければ受信を
停止し、ビットが無しに設定されていればデータ受信を
即座に停止する第５手段とからなるデータ受信装置と、 を備えて成るデータ通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006922A JPH09200191A (ja) | 1996-01-18 | 1996-01-18 | データ送信装置、データ受信装置、およびデータ通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006922A JPH09200191A (ja) | 1996-01-18 | 1996-01-18 | データ送信装置、データ受信装置、およびデータ通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09200191A true JPH09200191A (ja) | 1997-07-31 |
Family
ID=11651747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8006922A Pending JPH09200191A (ja) | 1996-01-18 | 1996-01-18 | データ送信装置、データ受信装置、およびデータ通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09200191A (ja) |
-
1996
- 1996-01-18 JP JP8006922A patent/JPH09200191A/ja active Pending
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