JP4409653B2

JP4409653B2 - シリアルインタフェース制御システム及びこのシステムで使用される制御装置

Info

Publication number: JP4409653B2
Application number: JP04638799A
Authority: JP
Inventors: 茂内田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-02-24
Filing date: 1999-02-24
Publication date: 2010-02-03
Anticipated expiration: 2019-02-24
Also published as: JP2000242569A

Description

【０００１】
【発明の属する技術分野】
この発明は、シリアル回線を利用して、制御装置の制御により例えばＲＳ４２２もしくはＲＳ４８５規格に準拠した調歩同期式シリアルインタフェースを有する被制御装置を動作させるシリアルインタフェース制御システム及びこのシステムで使用される制御装置に関する。
【０００２】
【従来の技術】
従来、例えばＳＮＧ（Satellite News Gathering）等の衛星を利用した放送システムで使用される衛星伝送装置には、図３に示すようなシリアルインタフェース制御システムが用いられている。
【０００３】
図３において、図中符号３００は制御ユニットで、ＣＰＵ（Central Processing Unit）３１０と、ＳＣＩ（Serial Communication Interface）３２０と、ＲＳ４２２ドライバ３３０と、ＲＳレシーバ３４０とを備えている。このうち、ＲＳ４２２ドライバ３３０はシリアル回線を介して被制御装置として機能するＮ（Ｎは自然数）個の子機４０１〜４０Ｎを並列に接続しており、また、ＲＳ４２２レシーバ３４０もシリアル回線を介してＮ個の子機４０１〜４０Ｎを並列に接続している。すなわち、このシステムは、ＣＰＵ３１０の制御でＮ個の子機４０１〜４０Ｎをそれぞれ動作させるものである。
【０００４】
まず、子機４０１〜４０Ｎの制御に際し、ＣＰＵ３１０から発生する制御信号は、ＳＣＩ３２０へ送られ、ＲＳ４２２ドライバ３３０でＲＳ４２２レベルに変換された後、子機４０１〜４０Ｎへ供給される。ここで、送られた制御信号に含まれるアドレスに対応した子機のみが応答信号を出力することができる。この応答信号は、ＲＳ４２２レシーバ３４０にてＣＰＵ３１０で使用されているＴＴＬ（Transistor Transistor Logic）レベルに変換された後、ＳＣＩ３２０に供給される。これによって、子機４０１〜４０Ｎは、制御ユニット３００の制御で動作可能となる。
【０００５】
なお、子機４０１〜４０Ｎは、自分自身が応答信号を出力する期間のみ出力端をローインピーダンスに設定し、送出完了後に再び出力端をハイインピーダンスに戻す調歩同期式のＲＳ４８５インタフェースを備えている。
【０００６】
ところで、上記シリアルインタフェース制御システムでは、例えば１台の子機が故障により応答信号を送出した状態、つまりローインピーダンス状態で停止した場合に、他の子機の動作を制御することができなくなる。また、上記シリアルインタフェース制御システムでは、ＲＳ４８５インタフェースを備えた子機以外を取り扱うことができず、さらに、子機自体でＲＳ４８５インタフェース機能を実行させることは処理上で大きな負担となり得る。
【０００７】
そこで、従来では、ＲＳ４２２インタフェースのみを備えた安価な子機も１個のＳＣＩで制御でき、かつ異種のシリアルインタフェースをもつ子機にも適用でき、システム全体の低価格化を図れるようなシステムが要望されている。
【０００８】
【発明が解決しようとする課題】
以上のように、上記シリアルインタフェース制御システムでは、１台の子機が故障により応答信号を送出した状態で停止した場合に、他の子機の動作を制御することができなくなるという問題を有している。また、ＲＳ４８５インタフェースを備えた子機以外を取り扱うことができず、このため、システム全体の処理上の負担軽減及び低価格化を図る上で大きな障害となるという不都合を有している。
【０００９】
この発明の目的は、各種シリアルインタフェースをもつ被制御装置に適合し、かつシステム全体の処理負担の軽減及び低価格化を図り、さらに複数の被制御装置のうちの一方の動作異常に対し効果的に対処し得るシリアルインタフェース制御システム及びこのシステムで使用される制御装置を提供することにある。
【００１０】
【課題を解決するための手段】
この発明は、中央制御回路を有する制御装置と、この制御装置に対しシリアル回線を介して接続される第１の被制御装置と、同じく当該制御装置に対しシリアル回線を介して接続される第２の被制御装置とを備え、制御装置の制御で第１及び第２の被制御装置を互いに独立して動作させるシリアルインタフェース制御システムを対象にしている。
そして、制御装置は、中央制御回路から発生され第１及び第２の被制御装置を動作させるための制御信号を、第１及び第２の被制御装置で使用されている信号形式に変換して送出する送信用信号形式変換手段と、第１の被制御装置からの応答信号を中央制御回路で使用されている信号形式に変換する第１の受信用信号形式変換手段と、入力信号の周期よりも長い時定数が設定され、第１の受信用信号形式変換手段の出力の第１レベルから第２レベルへの変化点の検出を行なうことにより、この検出時から当該時定数に相当するパルス幅の検出パルス信号を出力する第１のワンショットマルチバイブレータと、この第１のワンショットマルチバイブレータの出力と第１の受信用信号形式変換手段の出力とを比較する第１のＡＮＤゲート回路と、第２の被制御装置からの応答信号を中央制御回路で使用されている信号形式に変換する第２の受信用信号形式変換手段と、入力信号の周期よりも長い時定数が設定され、第２の受信用信号形式変換手段の出力の第１レベルから第２レベルへの変化点の検出を行なうことにより、この検出時から当該時定数に相当するパルス幅の検出パルス信号を出力する第２のワンショットマルチバイブレータと、この第２のワンショットマルチバイブレータの出力と第２の受信用信号形式変換手段の出力とを比較する第２のＡＮＤゲート回路と、第１のＡＮＤゲート回路の出力と第２のＡＮＤゲート回路の出力とを加算して、中央制御回路に送出するＯＲゲート回路とを備えるようにしたものである。
【００１１】
この構成によれば、第１及び第２の被制御装置からそれぞれ異なる時間で所定のパルス幅をもつ応答信号が出力されることに着目し、この応答信号は制御装置の中央制御回路で使用されている信号形式に変換されてＡＮＤゲート回路及びワンショットマルチバイブレータに入力され、ワンショットマルチバイブレータは入力信号の第１レベルから第２レベルへの変化点を検出し、この検出結果に基づいて、応答信号の正常時には入力信号のパルス幅より長いパルス幅をもつ検出パルス信号をＡＮＤゲート回路に出力し、応答信号の異常時には第１レベルを維持した信号を出力するようにし、ＡＮＤゲート回路は２つの入力信号を比較し、この比較結果に基づいて、応答信号の正常時には所定のパルス幅をもつパルス信号を出力し、応答信号の異常時には第１レベルを維持した信号を出力する。すなわち、第１及び第２の被制御装置による応答信号を送出制御する機能を制御装置で実行させるようにしている。
【００１２】
このため、第１及び第２の被制御装置では応答信号を送出制御する機能、つまり出力端のインピーダンスを可変に設定するＲＳ４８５インタフェースが不要となり、ＲＳ４２２インタフェースのみを備えた安価な被制御装置を使用することが可能となる。また、ＲＳ４８５インタフェースをもつ被制御装置を制御装置に接続している場合にも、一方の被制御装置が故障して応答信号を出力した状態で停止した場合に、他方の被制御装置については制御が停止せず、最低限の運用を続行することが可能となる。さらに、各種シリアルインタフェースをもつ被制御装置についても、１つ中央制御回路で制御可能となる。
【００１３】
また、上記構成において、制御装置の第１及び第２のワンショットマルチバイブレータを含む複数のワンショットマルチバイブレータ、第１及び第２のＡＮＤゲート回路を含む複数のＡＮＤゲート回路及びＯＲゲート回路は、１つの論理回路で構成されてなることを特徴とする。このようにすることで、制御装置の小型軽量化及び低価格化が可能となる。
【００１４】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照して詳細に説明する。
図１は、この発明に係るシリアルインタフェース制御システムの一実施形態を示す回路ブロック図である。
【００１５】
図１において、図中符号１００は制御ユニットで、その中に各回路の総括的制御を行なうＣＰＵ１１０と、外部とのインタフェースをとるＳＣＩ１２０と、ＲＳ４２２ドライバ１３０と、Ｎ個のＲＳ４２２ドライバ１４１〜１４Ｎと、Ｎ個のＡＮＤゲート１５１〜１５Ｎと、Ｎ個のワンショットマルチバイブレータ１６１〜１６Ｎと、ＯＲゲート１７０とを備えている。このうち、ＲＳ４２２ドライバ１３０は、シリアル回線を介して子機２０１〜２０Ｎを接続しており、ＲＳ４２２レシーバ１４１〜１４Ｎもシリアル回線を介して対応する子機２０１〜２０Ｎを接続している。すなわち、制御ユニット１００は、ＣＰＵ１１０の指示により子機２０１〜２０Ｎを互いに独立して動作させる。
【００１６】
このとき、ＣＰＵ１１０からＳＣＩ１２０を介して発生されＮ個の子機を動作させるための制御信号は、ＲＳ４２２ドライバ１３０で子機２０１〜２０Ｎで使用されているＲＳ４２２規格のデータフォーマットに変換されシリアル回線を介して各子機２０１〜２０Ｎに供給される。すると、各子機２０１〜２０Ｎからそれぞれ制御信号に対する応答信号が発生される。この応答信号は、シリアル回線を介してそれぞれ対応するＮ個のＲＳ４２２レシーバ１４１〜１４Ｎに供給される。
【００１７】
ここで、Ｎ個のＲＳ４２２レシーバ１４１〜１４Ｎ、Ｎ個のＡＮＤゲート１５１〜１５Ｎ及びＮ個のワンショットマルチバイブレータ１６１〜１６Ｎのうち、ＲＳ４２２レシーバ１４１、ＡＮＤゲート１５１及びワンショットマルチバイブレータ１６１からなる１系統を代表して説明する。
【００１８】
すなわち、子機２０１から送出された応答信号は、ＲＳ４２２レシーバ１４１でＣＰＵ１１０で使用されているＴＴＬレベルの信号に変換されＡＮＤゲート１５１の一方の入力端及びワンショットマルチバブレータ１６１にそれぞれ供給される。ワンショットマルチバイブレータ１６１は、入力信号の周期よりも長い時定数が設定され、ＲＳ４２２レシーバ１４１の出力のＬ（ロー）レベルからＨ（ハイ）レベルへの変化点の検出を行なうことにより、この検出時から時定数に相当するパルス幅の検出パルス信号をＡＮＤゲート１５１の他方の入力端に出力する。ＡＮＤゲート１５１は、入力された２つのパルス信号を比較し、この比較結果に相当するパルス信号をＯＲゲート１７０に出力する。
【００１９】
また、他の系統についても同様な処理が施され、以後ＯＲゲート１７０に出力される。ＯＲゲート１７０は、Ｎ系統のＡＮＤゲート１５１〜１５Ｎから出力されたパルス信号を加算してＳＣＩ１２０に出力する。
【００２０】
なお、この実施形態の子機２０１〜２０Ｎは、出力端のインピーダンスを可変設定する機能を有しないＲＳ４２２ドライバのみを備えたものである。
【００２１】
また、上記Ｎ個のＡＮＤゲート１５１〜１５Ｎ，Ｎ個のワンショットマルチバイブレータ１６１〜１６Ｎ及びＯＲゲート１７０は、１つのＴＴＬのロジック回路に集積化されることも可能である。
【００２２】
次に、上記構成による制御ユニット１００の動作を図２を参照して説明する。なお、図２は、各回路の信号タイミング図で、ここでは子機２０１及び子機２０２を例に示している。
【００２３】
まず、子機２０１及び子機２０２には、ＲＳ４２２ドライバ１３０から図２（ａ）に示すような各子機対応のアドレスを含む制御信号が出力される。すると、子機２０１からは、図２（ｂ）に示すような応答信号が出力され、子機２０２からは、図２（ｃ）に示すような応答信号が出力される。この図２（ｂ）の応答信号は、ＲＳ４２２レシーバ１４１でＴＴＬレベルに変換された後、ＡＮＤゲート１５１及びワンショットマルチバイブレータ１６１に入力される。
【００２４】
ワンショットマルチバイブレータ１６１は、入力された応答信号のＬレベルからＨレベルへの変化点を検出し、この検出結果に基づいて、正常時には図２（ｄ）に示すように入力された応答信号のパルス幅より長いパルス幅の検出パルス信号をＡＮＤゲート１５１に出力し、異常時には変化点が検出されないためＬレベルを維持した信号をＡＮＤゲート１５１に出力する。
【００２５】
ＡＮＤゲート１５１は、入力された２つの信号を比較し、この比較結果に基づいて、正常時には図２（ｂ）に示す所定のパルス幅をもつ信号をＯＲゲート１７０に出力し、異常時にはＬレベルを維持した信号を出力する。
【００２６】
一方、子機２０２から出力される応答信号は、ＲＳ４２２レシーバ１４２でＴＴＬレベルに変換された後、ＡＮＤゲート１５２及びワンショットマルチバイブレータ１６２に入力される。ワンショットマルチバイブレータ１６２は図２（ｃ）に示す応答信号のＬレベルからＨレベルの変化点を検出し、この検出時点で図２（ｅ）に示すパルス幅の長い検出パルス信号をＡＮＤゲート１５２に出力する。ＡＮＤゲート１５２は、２つの入力信号を比較し、この比較結果に基づいて、正常時に図２（ｃ）に示すパルス幅をもつパルス信号をＯＲゲート１７０に出力する。
【００２７】
そして、ＯＲゲート１７０は、入力されたパルス信号を図２（ｆ）に示す信号に合成し、ＳＣＩ１２０に出力する。これによって、子機２０１〜２０Ｎは、シリアル回線を介して接続された制御ユニット１００によって制御可能となる。
【００２８】
以上のように上記実施形態によれば、子機２０１〜２０Ｎから出力される応答信号は対応するＲＳ４２２レシーバ１４１〜１４Ｎにて制御ユニット１００のＣＰＵ１１０で使用されている信号形式、つまりＴＴＬレベルに変換されてＡＮＤゲート１５１〜１５Ｎ及びワンショットマルチバイブレータ１６１〜１６Ｎに入力され、ワンショットマルチバイブレータ１６１〜１６Ｎは入力信号のＬレベルからＨレベルへの変化点を検出し、この検出結果に基づいて、応答信号の正常時には入力信号のパルス幅より長いパルス幅をもつ検出パルス信号をＡＮＤゲート１５１〜１５Ｎに出力し、応答信号の異常時にはＬレベルを維持した信号を出力するようにし、ＡＮＤゲート１５１〜１５Ｎは２つの入力信号を比較し、この比較結果に基づいて、応答信号の正常時には所定のパルス幅をもつパルス信号を出力し、応答信号の異常時にはＬレベルを維持した信号を出力する。すなわち、子機２０１〜２０Ｎによる応答信号を送出制御する機能を制御ユニット１００で実行させるようにしている。
【００２９】
従って、子機２０１〜２０Ｎでは応答信号を送出制御する機能、つまり出力端のインピーダンスを可変に設定する機能をもつＲＳ４８５インタフェースが不要となり、これによりＲＳ４２２インタフェースのみを備えた安価な子機を使用することが可能となる。また、制御ユニット１００がＲＳ４８５インタフェースをもつ子機２０１〜２０Ｎを接続しても、一方の子機２０１が故障して応答信号を出力した状態で停止した場合に、ワンショットマルチバイブレータ１６１は入力信号の変化点がなくなることによりパルス信号を発生させることができなくなり、ＡＮＤゲート１５１の出力は常にＬレベルとなる。このため、他方側の子機２０２〜２０Ｎについては制御が停止せず、最低限の運用を続行することが可能となる。さらに、各種シリアルインタフェースをもつ子機についても、１つＳＣＩ１２０で制御可能となる。
【００３０】
また、上記実施形態において、Ｎ個のＡＮＤゲート１５１〜１５Ｎ，Ｎ個のワンショットマルチバイブレータ１６１〜１６Ｎ及びＯＲゲート１７０は、１つのＴＴＬのロジック回路に集積化されることも可能であるので、この点で、制御ユニット１００の小型軽量化及び低価格化が可能となる。
【００３１】
なお、上記実施形態において、Ｎ個のＡＮＤゲート１５１〜１５Ｎ，Ｎ個のワンショットマルチバイブレータ１６１〜１６Ｎ及びＯＲゲート１７０は、１つのＴＴＬのロジック回路に集積化できる例について説明したが、その他に、ＥＣＬ（Emitter Coupled Logic）やＣＭＯＳ（Complementry Metal Oxide Semiconductor）等のロジック回路に集積化するようにしてもよい。
【００３２】
さらに、上記実施形態では、制御ユニット１００内のＣＰＵ１１０の制御で子機２０１〜２０Ｎを動作させる場合を例にとって説明したが、複数の制御ユニットをＬＡＮ（Local Area Network）で接続し、このＬＡＮ上の制御ユニットから他の制御ユニットに属する子機を動作制御するようにしてもよい。また、ＬＡＮ上に接続され情報を蓄積する情報供給サーバと子機との間でデータ通信を行なって、情報供給サーバによる制御で子機を動作させるようにしてもよい。
【００３３】
その他、制御ユニット及び子機の種類や構成、子機を動作させるために必要な制御信号の種類とその送受信手順、インタフェースの種類等についても、この発明の要旨を逸脱しない範囲で種々変形して実施できる。
【００３４】
【発明の効果】
以上詳述したようにこの発明によれば、各種シリアルインタフェースをもつ被制御装置に適合し、かつシステム全体の処理負担の軽減及び低価格化を図り、さらに複数の被制御装置のうちの一方の動作異常に対し効果的に対処し得るシリアルインタフェース制御システム及びこのシステムで使用される制御装置を提供することができる。
【図面の簡単な説明】
【図１】この発明に係るシリアルインタフェース制御システムの一実施形態を示す回路ブロック図。
【図２】上記図１に示した制御ユニット内の各回路及び子機の動作を説明するために示す信号タイミング図。
【図３】従来のシリアルインタフェース制御システムの構成を示す回路ブロック図。
【符号の説明】
１００、３００…制御ユニット、
１１０、３１０…ＣＰＵ、
１２０、３２０…ＳＣＩ、
１３０、３３０…ＲＳ４２２ドライバ、
１４１〜１４Ｎ、３４０…ＲＳ４２２レシーバ、
１５１〜１５Ｎ…ＡＮＤゲート、
１６１〜１６Ｎ…ワンショットマルチバイブレータ、
１７０…ＯＲゲート、
２０１〜２０Ｎ、４０１〜４０Ｎ…子機。

Claims

中央制御回路を有する制御装置と、この制御装置に対し第１のシリアル回線を介して接続される第１の被制御装置と、同じく当該制御装置に対し前記第１の被制御装置に接続される第１のシリアル回線とは異なる第２のシリアル回線を介して接続される第２の被制御装置とを備え、前記制御装置の制御で前記第１及び第２の被制御装置を互いに独立して動作させるシリアルインタフェース制御システムにおいて、
前記制御装置は、
前記中央制御回路から発生され第１及び第２の被制御装置を動作させるための制御信号を、前記第１及び第２の被制御装置で使用されている信号形式に変換して送出する送信用信号形式変換手段と、
前記第１の被制御装置からの応答信号を前記第１のシリアル回線を介して受信した場合に、前記応答信号を前記中央制御回路で使用されている信号形式に変換する第１の受信用信号形式変換手段と、
入力信号の周期よりも長い時定数が設定され、前記第１の受信用信号形式変換手段の出力の第１レベルから第２レベルへの変化点の検出を行なうことにより、この検出時から当該時定数に相当するパルス幅の検出パルス信号を出力する第１のワンショットマルチバイブレータと、
この第１のワンショットマルチバイブレータの出力と前記第１の受信用信号形式変換手段の出力とのＡＮＤをとる第１のＡＮＤゲート回路と、
前記第２の被制御装置からの応答信号を前記第２のシリアル回線を介して受信した場合に、前記応答信号を前記中央制御回路で使用されている信号形式に変換する第２の受信用信号形式変換手段と、
入力信号の周期よりも長い時定数が設定され、前記第２の受信用信号形式変換手段の出力の第１レベルから第２レベルへの変化点の検出を行なうことにより、この検出時から当該時定数に相当するパルス幅の検出パルス信号を出力する第２のワンショットマルチバイブレータと、
この第２のワンショットマルチバイブレータの出力と前記第２の受信用信号形式変換手段の出力とのＡＮＤをとる第２のＡＮＤゲート回路と、
前記第１のＡＮＤゲート回路の出力と前記第２のＡＮＤゲート回路の出力とを加算して、前記中央制御回路に送出するＯＲゲート回路とを具備し、
前記中央制御回路は、前記第１及び第２の被制御装置に対し前記制御信号を発生し、前記制御信号の送出に対し前記第１及び第２の被制御装置から返送される各応答信号を受信して、前記第１及び第２の被制御装置それぞれの動作を制御する手段を有し、
前記第１及び第２の被制御装置は、前記中央制御回路から送られる制御信号を受信した場合に、当該制御信号に対する応答信号を前記制御装置に送信する手段を有することを特徴とするシリアルインタフェース制御システム。
さらに、前記第１及び第２の被制御装置と同じ被制御装置が、複数個並列に配置され各自シリアル回線を介して前記制御装置に接続されており、
前記制御装置は、前記第１及び第２の受信用信号形式変換手段と、前記第１及び第２のワンショットマルチバイブレータと、前記第１及び第２のＡＮＤゲート回路とを前記被制御装置の個数に相当する個数備え、前記送信用信号形式変換手段から送出される制御信号を前記複数の被制御装置に与え、前記複数の被制御装置から出力される応答信号を対応する受信用信号形式変換手段に入力し、対応するＡＮＤゲート回路から前記ＯＲゲート回路に出力することを特徴とする請求項１記載のシリアルインタフェース制御システム。
前記制御装置の前記第１及び第２のワンショットマルチバイブレータを含む複数のワンショットマルチバイブレータ、前記第１及び第２のＡＮＤゲート回路を含む複数のＡＮＤゲート回路及び前記ＯＲゲート回路は、１つの論理回路で構成されてなることを特徴とする請求項１または３記載のシリアルインタフェース制御システム。
第１の被制御装置と第１のシリアル回線を介して接続し、第２の被制御装置と第２のシリアル回線を介して接続し、当該第１及び第２の被制御装置をそれぞれ独立して動作させる中央制御回路を有する制御装置において、
前記第１及び第２の被制御装置が、前記中央制御回路から発生され第１及び第２の被制御装置を動作させるための制御信号を受信した場合に、当該制御信号に対する応答信号を前記制御装置に送信する手段を有するとき、
前記中央制御回路から発生される前記制御信号を、前記第１及び第２の被制御装置で使用されている信号形式に変換して送出する送信用信号形式変換手段と、
前記第１の被制御装置からの応答信号を前記第１のシリアル回線を介して受信した場合に、前記応答信号を前記中央制御回路で使用されている信号形式に変換する第１の受信用信号形式変換手段と、
入力信号の周期よりも長い時定数が設定され、前記第１の受信用信号形式変換手段の出力の第１レベルから第２レベルへの変化点の検出を行なうことにより、この検出時から当該時定数に相当するパルス幅の検出パルス信号を出力する第１のワンショットマルチバイブレータと、
この第１のワンショットマルチバイブレータの出力と前記第１の受信用信号形式変換手段の出力とのＡＮＤをとる第１のＡＮＤゲート回路と、
前記第２の被制御装置からの応答信号を前記第２のシリアル回線を介して受信した場合に、前記応答信号を前記中央制御回路で使用されている信号形式に変換する第２の受信用信号形式変換手段と、
入力信号の周期よりも長い時定数が設定され、前記第２の受信用信号形式変換手段の出力の第１レベルから第２レベルへの変化点の検出を行なうことにより、この検出時から当該時定数に相当するパルス幅の検出パルス信号を出力する第２のワンショットマルチバイブレータと、
この第２のワンショットマルチバイブレータの出力と前記第２の受信用信号形式変換手段の出力とのＡＮＤをとる第２のＡＮＤゲート回路と、
前記第１のＡＮＤゲート回路の出力と前記第２のＡＮＤゲート回路の出力とを加算して、前記中央制御回路に送出するＯＲゲート回路とを具備し、
前記中央制御回路は、前記第１及び第２の被制御装置に対し前記制御信号を発生し、前記制御信号の送出に対し前記第１及び第２の被制御装置から返送される各応答信号を受信して、前記第１及び第２の被制御装置それぞれの動作を制御する手段を有することを特徴とする制御装置。
前記第１及び第２の被制御装置と同じ被制御装置が並列に配置され各自シリアル回線を介して接続されている場合に、
前記第１及び第２の受信用信号形式変換手段と、前記第１及び第２のワンショットマルチバイブレータと、前記第１及び第２のＡＮＤゲート回路とを前記被制御装置の個数に相当する個数備え、前記送信用信号形式変換手段から送出される制御信号を前記複数の被制御装置に与え、前記複数の被制御装置から出力される応答信号を対応する受信用信号形式変換手段に入力し、対応するＡＮＤゲート回路から前記ＯＲゲート回路に出力することを特徴とする請求項４記載の制御装置。
前記第１及び第２のワンショットマルチバイブレータを含む複数のワンショットマルチバイブレータ、前記第１及び第２のＡＮＤゲート回路を含む複数のＡＮＤゲート回路及び前記ＯＲゲート回路は、１つの論理回路で構成されてなることを特徴とする請求項４または５記載の制御装置。