JPH09199685A - 半導体装置のコンデンサ製造方法 - Google Patents
半導体装置のコンデンサ製造方法Info
- Publication number
- JPH09199685A JPH09199685A JP8281573A JP28157396A JPH09199685A JP H09199685 A JPH09199685 A JP H09199685A JP 8281573 A JP8281573 A JP 8281573A JP 28157396 A JP28157396 A JP 28157396A JP H09199685 A JPH09199685 A JP H09199685A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- contact hole
- forming
- film
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 工程を単純化して電極物質の選択幅を広くす
ること。 【解決手段】 基板上の絶縁膜の一部を除去して、第１
コンタクトホールを形成し、その内に所定の深さまで伝
導性半導体層を形成し、絶縁膜の第１コンタクトホール
の周辺を前記伝導性半導体層の高さまで除去して第２コ
ンタクトホールを形成してその中に下部電極を形成し、
その下部電極の表面に誘電体薄膜を形成する。
ること。 【解決手段】 基板上の絶縁膜の一部を除去して、第１
コンタクトホールを形成し、その内に所定の深さまで伝
導性半導体層を形成し、絶縁膜の第１コンタクトホール
の周辺を前記伝導性半導体層の高さまで除去して第２コ
ンタクトホールを形成してその中に下部電極を形成し、
その下部電極の表面に誘電体薄膜を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のコンデ
ンサの製造方法に係り、特に工程を単純化して多様な電
極物質を使用するに適するようにした半導体装置のコン
デンサ製造方法に関する。
ンサの製造方法に係り、特に工程を単純化して多様な電
極物質を使用するに適するようにした半導体装置のコン
デンサ製造方法に関する。
【０００２】
【従来の技術】一般に、半導体装置のコンデンサは素子
の集積度が増加するに伴ってその面積が小さくなり、そ
れによる容量の減少を補償するために誘電体膜の厚さを
減少させてきた。しかし、誘電体膜の厚さが減少するに
したがって、トンネリングによる漏洩電流が増加し、こ
のような漏洩電流と誘電体膜の薄くなった厚さのために
信頼性が低下する問題が発生した。
の集積度が増加するに伴ってその面積が小さくなり、そ
れによる容量の減少を補償するために誘電体膜の厚さを
減少させてきた。しかし、誘電体膜の厚さが減少するに
したがって、トンネリングによる漏洩電流が増加し、こ
のような漏洩電流と誘電体膜の薄くなった厚さのために
信頼性が低下する問題が発生した。
【０００３】このような誘電体膜の極薄化を回避する方
法として、表面を凸凹にして、コンデンサの有効面積を
増加させる方法が広く採用されており、且つ誘電率の高
い窒化酸化膜や再酸化窒化酸化膜などを使用して薄膜化
の傾向をやや緩めることができた。しかし、このような
方法は表面に大きい段差を与えるので、フォトリソグラ
フィ工程を難しくし、工程コストを高くする等の問題に
よって２５６ＭＢ ＤＲＡＭ以上の高集積素子では使用
し難いだろうと予測している。
法として、表面を凸凹にして、コンデンサの有効面積を
増加させる方法が広く採用されており、且つ誘電率の高
い窒化酸化膜や再酸化窒化酸化膜などを使用して薄膜化
の傾向をやや緩めることができた。しかし、このような
方法は表面に大きい段差を与えるので、フォトリソグラ
フィ工程を難しくし、工程コストを高くする等の問題に
よって２５６ＭＢ ＤＲＡＭ以上の高集積素子では使用
し難いだろうと予測している。
【０００４】コンデンサの容量を画期的に向上させなが
ら表面の凸凹を減少させる方法として、高誘電率物質を
コンデンサの誘電体膜として使用する方法が提示され、
これに対する研究が活発に行われてきた。コンデンサ用
高誘電率物質として一番活発に研究された物質はＴａ2
Ｏ5であり、この物質の薄膜化及び特性改善、集積化に
よる問題解決など多くの成果があったが、実質的な誘電
率がそれほど高くないので、高集積化されていく傾向を
考慮するとき、その使用範囲は広くないだろう。
ら表面の凸凹を減少させる方法として、高誘電率物質を
コンデンサの誘電体膜として使用する方法が提示され、
これに対する研究が活発に行われてきた。コンデンサ用
高誘電率物質として一番活発に研究された物質はＴａ2
Ｏ5であり、この物質の薄膜化及び特性改善、集積化に
よる問題解決など多くの成果があったが、実質的な誘電
率がそれほど高くないので、高集積化されていく傾向を
考慮するとき、その使用範囲は広くないだろう。
【０００５】最近、強誘電体のペロブスキー石型酸化物
に対する関心が高くなっており、特に半導体装置に使用
される誘電体として集中的な研究の対象になっている。
このような物質としては、Ｐｂ(Ｚｒ,Ｔｉ)０3(ＰＺ
Ｔ)、(Ｐｂ,Ｌａ)(Ｚｒ,Ｔｉ)Ｏ3(ＰＬＺＴ)、(Ｂａ,Ｓ
ｒ)ＴｉＯ3(ＢＳＴ)、ＢａＴｉＯ3、ＳｒＴｉＯ3 等が
ある。しかし、このような物質は基板としてのシリコン
及びシリサイド等と容易に反応し、さらに、これらの物
質はその薄膜形成過程で強い酸化性雰囲気に表面が露出
することによる電極の酸化などの問題があり、電極の材
料及び構造など、集積工程を進行中に発生する問題点を
解決するための研究が続けられている。
に対する関心が高くなっており、特に半導体装置に使用
される誘電体として集中的な研究の対象になっている。
このような物質としては、Ｐｂ(Ｚｒ,Ｔｉ)０3(ＰＺ
Ｔ)、(Ｐｂ,Ｌａ)(Ｚｒ,Ｔｉ)Ｏ3(ＰＬＺＴ)、(Ｂａ,Ｓ
ｒ)ＴｉＯ3(ＢＳＴ)、ＢａＴｉＯ3、ＳｒＴｉＯ3 等が
ある。しかし、このような物質は基板としてのシリコン
及びシリサイド等と容易に反応し、さらに、これらの物
質はその薄膜形成過程で強い酸化性雰囲気に表面が露出
することによる電極の酸化などの問題があり、電極の材
料及び構造など、集積工程を進行中に発生する問題点を
解決するための研究が続けられている。
【０００６】これまでのコンデンサの形成には複雑な構
造の電極を形成した後、熱酸化によってその表面に酸化
膜を成長させる方法を使用したので、ステップカバレー
ジに関する問題はなかった。ペロブスキー石型材料はい
ろんな構成元素を含んでおり、電極を酸化させてはペロ
ブスキー石型材料の優れた特性のを得難いために、化学
気相堆積（ＣＶＤ）を使用しなければならない。このよ
うな元素を含む反応源は主に金属有機化合物である。従
って、金属有機化合物を用いて薄膜を形成する金属有機
気相成長法(Metal Organic Chemical Vapor Depositio
n：MOCVD)方法によって誘電体薄膜形成工程が行われる
だろうと予測される。しかし、気相成長法は優れた塗布
性のために凸凹の激しい表面や小さい孔等にも容易に堆
積できる方法として知られているが、非常に狭くて深く
なった隙間にはあまり優れた塗布性を現していない。
造の電極を形成した後、熱酸化によってその表面に酸化
膜を成長させる方法を使用したので、ステップカバレー
ジに関する問題はなかった。ペロブスキー石型材料はい
ろんな構成元素を含んでおり、電極を酸化させてはペロ
ブスキー石型材料の優れた特性のを得難いために、化学
気相堆積（ＣＶＤ）を使用しなければならない。このよ
うな元素を含む反応源は主に金属有機化合物である。従
って、金属有機化合物を用いて薄膜を形成する金属有機
気相成長法(Metal Organic Chemical Vapor Depositio
n：MOCVD)方法によって誘電体薄膜形成工程が行われる
だろうと予測される。しかし、気相成長法は優れた塗布
性のために凸凹の激しい表面や小さい孔等にも容易に堆
積できる方法として知られているが、非常に狭くて深く
なった隙間にはあまり優れた塗布性を現していない。
【０００７】以下、添付図面を参照して従来の半導体装
置のコンデンサ構造及び製造方法とその問題点を説明す
る。図１、図２は従来の第１、第２例による半導体装置
のコンデンサ構造断面図であり、垂直な面を有するコン
デンサの電極に堆積された誘電体膜の形態を示す図面で
ある。
置のコンデンサ構造及び製造方法とその問題点を説明す
る。図１、図２は従来の第１、第２例による半導体装置
のコンデンサ構造断面図であり、垂直な面を有するコン
デンサの電極に堆積された誘電体膜の形態を示す図面で
ある。
【０００８】図１に示すように、トランジスタが形成さ
れた基板１上に層間絶縁膜２が形成された後、前記層間
絶縁膜２上に電極３用の物質が堆積される。前記電極３
をフォトリソグラフィ及びエッチング工程で選択的に除
去した後、前記電極３の全面に誘電体膜４が堆積され
る。この際、誘電体膜４は全ての表面で所定の最小厚さ
を保持するように堆積すると、狭い隙間では塗布性が低
いために、電極３上の広い面積を占める水平表面では誘
電体膜４Ａの厚さが厚くなって実質的な容量が減少す
る。なお、電極３の端部には垂直な断面が存在して水平
面との間に直角の突出部が形成されるので、この部位に
堆積された誘電体膜４Ｂの特性が低下し且つ突出部に電
界が集中して漏洩電流や劣化の原因にもなる。
れた基板１上に層間絶縁膜２が形成された後、前記層間
絶縁膜２上に電極３用の物質が堆積される。前記電極３
をフォトリソグラフィ及びエッチング工程で選択的に除
去した後、前記電極３の全面に誘電体膜４が堆積され
る。この際、誘電体膜４は全ての表面で所定の最小厚さ
を保持するように堆積すると、狭い隙間では塗布性が低
いために、電極３上の広い面積を占める水平表面では誘
電体膜４Ａの厚さが厚くなって実質的な容量が減少す
る。なお、電極３の端部には垂直な断面が存在して水平
面との間に直角の突出部が形成されるので、この部位に
堆積された誘電体膜４Ｂの特性が低下し且つ突出部に電
界が集中して漏洩電流や劣化の原因にもなる。
【０００９】従って、図２に示すように、上記問題点を
解決するために、米国特許5,335,138 は電極３の周囲に
側壁５を形成して鋭い突出部を除去する工程を開発し
た。しかし、側壁５を伝導性のある物質で形成する場合
には、誘電体膜４の形成時に不均一の問題が発生し、絶
縁体で形成する場合には、電極面積が減少する。さら
に、堆積及びエッチング工程が増えて工程のコストを高
くし、その上、ＭＯＣＶＤは蒸気圧の低い反応源を使用
するために工程が複雑である。特に、ＭＯＣＶＤは実際
には量産工程に使用されたことのない未成熟工程である
ため、その他にも問題をたくさん含んでいる余地が多
い。
解決するために、米国特許5,335,138 は電極３の周囲に
側壁５を形成して鋭い突出部を除去する工程を開発し
た。しかし、側壁５を伝導性のある物質で形成する場合
には、誘電体膜４の形成時に不均一の問題が発生し、絶
縁体で形成する場合には、電極面積が減少する。さら
に、堆積及びエッチング工程が増えて工程のコストを高
くし、その上、ＭＯＣＶＤは蒸気圧の低い反応源を使用
するために工程が複雑である。特に、ＭＯＣＶＤは実際
には量産工程に使用されたことのない未成熟工程である
ため、その他にも問題をたくさん含んでいる余地が多
い。
【００１０】しかし、上記問題はスパッタリングを用い
ると、比較的容易に解決することができる。スパッタリ
ングの場合、よく調節された組成で制作された一種類の
ターゲットを使用することにより、誘電体膜の調整が容
易である。特にスパッタリングは半導体工程において非
常に成熟した技術であるため、即時に使用が可能であ
り、発生するであろう問題に対しても旨く対処すること
ができる。しかし、スパッタリングは根本的に等角性(C
onformal）堆積が不可能であって、高集積素子に適用し
難いという致命的な問題点をもつ。
ると、比較的容易に解決することができる。スパッタリ
ングの場合、よく調節された組成で制作された一種類の
ターゲットを使用することにより、誘電体膜の調整が容
易である。特にスパッタリングは半導体工程において非
常に成熟した技術であるため、即時に使用が可能であ
り、発生するであろう問題に対しても旨く対処すること
ができる。しかし、スパッタリングは根本的に等角性(C
onformal）堆積が不可能であって、高集積素子に適用し
難いという致命的な問題点をもつ。
【００１１】図３は従来の第３例による半導体装置のコ
ンデンサ構造断面図である。図３に示すように、シンカ
ワタ(Shinkawata：The 42nd Spring Meeting Extanded
Abstracts, The Japan Society of Applied Physics an
d Related Societies,P789,1995)等はスパッタリングを
用いて誘電体膜を形成できる平坦な電極構造を提案し
た。トランジスタが形成された基板１上に第１絶縁膜２
が形成され、前記第１絶縁膜２上に、第２絶縁膜４に埋
め込まれた下部電極３が形成され、前記第２絶縁膜４及
び下部電極３の全面に誘電体膜５が形成され、誘電体膜
５の全面に上部電極６が形成された構造を有する。
ンデンサ構造断面図である。図３に示すように、シンカ
ワタ(Shinkawata：The 42nd Spring Meeting Extanded
Abstracts, The Japan Society of Applied Physics an
d Related Societies,P789,1995)等はスパッタリングを
用いて誘電体膜を形成できる平坦な電極構造を提案し
た。トランジスタが形成された基板１上に第１絶縁膜２
が形成され、前記第１絶縁膜２上に、第２絶縁膜４に埋
め込まれた下部電極３が形成され、前記第２絶縁膜４及
び下部電極３の全面に誘電体膜５が形成され、誘電体膜
５の全面に上部電極６が形成された構造を有する。
【００１２】図４は、この従来の第３例による半導体装
置のコンデンサ製造工程断面図である。図４（ａ）に示
すように、トランジスタが形成された基板１上に第１絶
縁膜２を形成し、前記第１絶縁膜２上に電極３物質を堆
積する。図４（ｂ）に示すように、フォトリソグラフィ
及びエッチング工程で前記電極３物質を選択的に除去し
て下部電極３Ａをパターニングし、前記下部電極３Ａ及
び第１絶縁膜２上に第２絶縁膜４を堆積する。このと
き、第２絶縁膜４はシリコン酸化膜とする。図４（ｃ）
に示すように、化学機械研磨で前記下部電極３が露出す
るまで前記第２絶縁膜４を除去する。図４（ｄ）に示す
ように、下部電極３と第２絶縁膜４上に誘電体膜５及び
上部電極６を順次堆積する。
置のコンデンサ製造工程断面図である。図４（ａ）に示
すように、トランジスタが形成された基板１上に第１絶
縁膜２を形成し、前記第１絶縁膜２上に電極３物質を堆
積する。図４（ｂ）に示すように、フォトリソグラフィ
及びエッチング工程で前記電極３物質を選択的に除去し
て下部電極３Ａをパターニングし、前記下部電極３Ａ及
び第１絶縁膜２上に第２絶縁膜４を堆積する。このと
き、第２絶縁膜４はシリコン酸化膜とする。図４（ｃ）
に示すように、化学機械研磨で前記下部電極３が露出す
るまで前記第２絶縁膜４を除去する。図４（ｄ）に示す
ように、下部電極３と第２絶縁膜４上に誘電体膜５及び
上部電極６を順次堆積する。
【００１３】
【発明が解決しようとする課題】しかし、前記したフォ
トリソグラフィ工程による電極形成は、強誘電体コンデ
ンサで一番広く使用されるＰｔ等のエッチングし難い材
料に適用するのが難しいという問題点があった。
トリソグラフィ工程による電極形成は、強誘電体コンデ
ンサで一番広く使用されるＰｔ等のエッチングし難い材
料に適用するのが難しいという問題点があった。
【００１４】本発明はかかる問題点を解決するためのも
ので、その目的は工程を単純化して電極物質の選択幅を
広くすることにある。
ので、その目的は工程を単純化して電極物質の選択幅を
広くすることにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置のコンデンサ製造方法は、基板
上に絶縁膜を形成する段階と、絶縁膜の一部を除去して
第１コンタクトホールを形成する段階と、そのコンタク
トホール内に所定の深さに伝導性半導体層を形成する段
階と、前記絶縁膜の第１コンタクトホールの周辺部を前
記伝導性半導体層の高さに除去して第２コンタクトホー
ルを形成する段階と、前記第２コンタクトホール内に下
部電極を形成する段階と、前記下部電極の表面に誘電体
薄膜を形成する段階と、前記誘電体薄膜上に上部電極を
形成する段階とを含んでなることを特徴とする。
に、本発明の半導体装置のコンデンサ製造方法は、基板
上に絶縁膜を形成する段階と、絶縁膜の一部を除去して
第１コンタクトホールを形成する段階と、そのコンタク
トホール内に所定の深さに伝導性半導体層を形成する段
階と、前記絶縁膜の第１コンタクトホールの周辺部を前
記伝導性半導体層の高さに除去して第２コンタクトホー
ルを形成する段階と、前記第２コンタクトホール内に下
部電極を形成する段階と、前記下部電極の表面に誘電体
薄膜を形成する段階と、前記誘電体薄膜上に上部電極を
形成する段階とを含んでなることを特徴とする。
【００１６】
【発明の実施の形態】以下、前記本発明の半導体装置の
コンデンサ製造方法を添付図面を参照してより詳細に説
明する。図５は本発明の第１実施形態による半導体装置
のコンデンサ製造行程中の断面図である。図５（ａ）に
示すように、基板１上に層間絶縁膜２を堆積し、フォト
リソグラフィ及びエッチング工程で前記層間絶縁膜２の
一部を除去してコンタクトホール３を形成する。層間絶
縁膜２はシリコン酸化膜（ＳｉＯ2 ）を使用するのが好
ましく、堆積方法は低圧気相成長法（ＬＰＣＶＤ）法ま
たは常圧気相成長法（ＡＰＣＶＤ）法を使用することが
できる。
コンデンサ製造方法を添付図面を参照してより詳細に説
明する。図５は本発明の第１実施形態による半導体装置
のコンデンサ製造行程中の断面図である。図５（ａ）に
示すように、基板１上に層間絶縁膜２を堆積し、フォト
リソグラフィ及びエッチング工程で前記層間絶縁膜２の
一部を除去してコンタクトホール３を形成する。層間絶
縁膜２はシリコン酸化膜（ＳｉＯ2 ）を使用するのが好
ましく、堆積方法は低圧気相成長法（ＬＰＣＶＤ）法ま
たは常圧気相成長法（ＡＰＣＶＤ）法を使用することが
できる。
【００１７】図５（ｂ）に示すように、前記コンタクト
ホール３が形成された基板１の全面に多結晶シリコン４
を堆積する。この際、通常、多結晶シリコン４は前記ト
ランジスタとの連結のために、半導体基板１との反応が
無く且つ堆積特性に優れたリン（Ｐ）がドーピングされ
た多結晶シリコンを使用する。図５（ｃ）に示すよう
に、前記コンタクトホール３が形成された基板１上の多
結晶シリコン４をドライエッチングでエッチバックして
コンタクトホール３の中に所定深さにだけ多結晶シリコ
ン４Ａを残す。この際、多結晶シリコンの表面は層間絶
縁膜２の表面より約１０００Å〜約１５００Å下になる
ようにする。
ホール３が形成された基板１の全面に多結晶シリコン４
を堆積する。この際、通常、多結晶シリコン４は前記ト
ランジスタとの連結のために、半導体基板１との反応が
無く且つ堆積特性に優れたリン（Ｐ）がドーピングされ
た多結晶シリコンを使用する。図５（ｃ）に示すよう
に、前記コンタクトホール３が形成された基板１上の多
結晶シリコン４をドライエッチングでエッチバックして
コンタクトホール３の中に所定深さにだけ多結晶シリコ
ン４Ａを残す。この際、多結晶シリコンの表面は層間絶
縁膜２の表面より約１０００Å〜約１５００Å下になる
ようにする。
【００１８】図５（ｄ）に示すように、フォトリソグラ
フィ及びエッチング工程で層間絶縁膜２のコンタクトホ
ール３の周辺部、下部電極が形成されるべき領域、を選
択的に除去して第２コンタクトホールとしてのリセス領
域５を形成する。このとき、リセス領域５の下部は前記
エッチバックされた多結晶シリコン４Ａの表面と同じ平
面に形成する。図５（ｅ）に示すように、前記リセス領
域５を含んだ層間絶縁膜２の全面に拡散防止層６を形成
し、その上に下部電極７物質を形成する。拡散防止膜６
は約１００Å乃至３００ÅのＴｉＮ、Ｔａ、Ｔｉ等のい
ずれか一つで形成し、下部電極７物質は(Ｂａ,Ｓｒ)Ｔ
ｉＯ3、Ｐｂ(Ｚｒ,Ｔｉ)Ｏ3等の誘電物質と反応しない
Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯ2、ＳｒＲｕＯ3、ＹＢａ2Ｃ
ｕ3Ｏ7、(Ｌａ,Ｓｒ)ＣｏＯ3 等の物質を使用する。
フィ及びエッチング工程で層間絶縁膜２のコンタクトホ
ール３の周辺部、下部電極が形成されるべき領域、を選
択的に除去して第２コンタクトホールとしてのリセス領
域５を形成する。このとき、リセス領域５の下部は前記
エッチバックされた多結晶シリコン４Ａの表面と同じ平
面に形成する。図５（ｅ）に示すように、前記リセス領
域５を含んだ層間絶縁膜２の全面に拡散防止層６を形成
し、その上に下部電極７物質を形成する。拡散防止膜６
は約１００Å乃至３００ÅのＴｉＮ、Ｔａ、Ｔｉ等のい
ずれか一つで形成し、下部電極７物質は(Ｂａ,Ｓｒ)Ｔ
ｉＯ3、Ｐｂ(Ｚｒ,Ｔｉ)Ｏ3等の誘電物質と反応しない
Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯ2、ＳｒＲｕＯ3、ＹＢａ2Ｃ
ｕ3Ｏ7、(Ｌａ,Ｓｒ)ＣｏＯ3 等の物質を使用する。
【００１９】なお、前記拡散防止膜６は多結晶シリコン
上のみに選択的に形成してもよい。即ち、スパッタリン
グによって厚さ約２００ÅのＴｉ薄膜を堆積した後、Ａ
ｒ等の不活性雰囲気で急速熱処理(Rapid Thermal Proce
ssing:RTP)を用いて約８００℃で１分以内の熱処理をし
て多結晶シリコン表面のみに選択的にＴｉ-シリサイド
を形成する。そして、表面に残留する未反応のＴｉをウ
ェットエッチングによって除去し、Ｎ2またはＮＨ3等の
窒化性雰囲気で再び８００℃で１分内外の急速熱処理に
よってＴｉ-シリサイドを窒化させて表面にＴｉＮ拡散
防止膜を形成すると、フォトリソグラフィ及びエッチン
グ工程等の複雑な作業なしにも多結晶シリコンのみにＴ
ｉＮ拡散防止膜を形成することができる。
上のみに選択的に形成してもよい。即ち、スパッタリン
グによって厚さ約２００ÅのＴｉ薄膜を堆積した後、Ａ
ｒ等の不活性雰囲気で急速熱処理(Rapid Thermal Proce
ssing:RTP)を用いて約８００℃で１分以内の熱処理をし
て多結晶シリコン表面のみに選択的にＴｉ-シリサイド
を形成する。そして、表面に残留する未反応のＴｉをウ
ェットエッチングによって除去し、Ｎ2またはＮＨ3等の
窒化性雰囲気で再び８００℃で１分内外の急速熱処理に
よってＴｉ-シリサイドを窒化させて表面にＴｉＮ拡散
防止膜を形成すると、フォトリソグラフィ及びエッチン
グ工程等の複雑な作業なしにも多結晶シリコンのみにＴ
ｉＮ拡散防止膜を形成することができる。
【００２０】図５（ｆ）に示すように、化学機械研磨(C
hemical Mechanical Polishing：CMP)で上端部の層間絶
縁膜２の表面が露出するまで前記下部電極７物質を除去
し、下部電極７の物質が前記リセス領域５のみに残るよ
うに形成する。前記リセス領域５の下部電極７Ａの表面
と前記層間絶縁膜２の表面とは同じ平面にある。そし
て、前記下部電極７Ａを含んだ層間絶縁膜２の全面に高
誘電率薄膜８を堆積し、その上に上部電極９を形成す
る。高誘電率薄膜８は（Ｂａ,Ｓｒ）ＴｉＯ3またはＰｂ
（Ｚｒ,Ｔｉ）Ｏ3等で形成し、堆積厚さは約５００Åと
する。なお、前記上部電極９はＰｔ、ＲｕＯ2、（Ｌａ,
Ｓｒ）ＣｏＯ3、ＴｉＮ、多結晶シリコン等のいずれか一
つで形成する。
hemical Mechanical Polishing：CMP)で上端部の層間絶
縁膜２の表面が露出するまで前記下部電極７物質を除去
し、下部電極７の物質が前記リセス領域５のみに残るよ
うに形成する。前記リセス領域５の下部電極７Ａの表面
と前記層間絶縁膜２の表面とは同じ平面にある。そし
て、前記下部電極７Ａを含んだ層間絶縁膜２の全面に高
誘電率薄膜８を堆積し、その上に上部電極９を形成す
る。高誘電率薄膜８は（Ｂａ,Ｓｒ）ＴｉＯ3またはＰｂ
（Ｚｒ,Ｔｉ）Ｏ3等で形成し、堆積厚さは約５００Åと
する。なお、前記上部電極９はＰｔ、ＲｕＯ2、（Ｌａ,
Ｓｒ）ＣｏＯ3、ＴｉＮ、多結晶シリコン等のいずれか一
つで形成する。
【００２１】図６は本発明の第２実施形態による半導体
装置のコンデンサ製造工程断面図である。図５と同様の
ものは同じ数字で示してある。同じ数字で示されたもの
は全く同じものもあるがそうでないものもある。図６
（ａ）に示すように、基板１上に層間絶縁膜２を堆積
し、図６（ｂ）に示すように、フォトリソグラフィ及び
エッチング工程で、上側が開いたコンタクトホール、す
なわちリセス領域５と細長い部分３とが一体となったコ
ンタクトホールを形成する。つまり、パターニングされ
たレジスト１０を使用してレジスト１０の下にアンダカ
ットが生じるようにウェットエッチングまたは化学ドラ
イエッチング等の等方性エッチングを施す。
装置のコンデンサ製造工程断面図である。図５と同様の
ものは同じ数字で示してある。同じ数字で示されたもの
は全く同じものもあるがそうでないものもある。図６
（ａ）に示すように、基板１上に層間絶縁膜２を堆積
し、図６（ｂ）に示すように、フォトリソグラフィ及び
エッチング工程で、上側が開いたコンタクトホール、す
なわちリセス領域５と細長い部分３とが一体となったコ
ンタクトホールを形成する。つまり、パターニングされ
たレジスト１０を使用してレジスト１０の下にアンダカ
ットが生じるようにウェットエッチングまたは化学ドラ
イエッチング等の等方性エッチングを施す。
【００２２】このように前記アンダカットによってリセ
ス領域５が形成され、電極が形成されるべき部分が決め
られる。従って、層間絶縁膜２はアンダカットの幅だけ
の深さがエッチングされるため、その深さを考慮して充
分な厚さに形成しなければならない。そして、前記リセ
ス領域５を形成した後、リアクティブイオンエッチング
（ＲＩＥ）法などの異方性エッチングで基板１０が露出
するまで層間絶縁膜をエッチングしてレジスト１０の形
状通りに細長いホール３を形成する。すなわち、この実
施形態においては１度のフォトリソグラフィ工程のみで
リセス領域５を備えたコンタクトホールを形成すること
ができる。
ス領域５が形成され、電極が形成されるべき部分が決め
られる。従って、層間絶縁膜２はアンダカットの幅だけ
の深さがエッチングされるため、その深さを考慮して充
分な厚さに形成しなければならない。そして、前記リセ
ス領域５を形成した後、リアクティブイオンエッチング
（ＲＩＥ）法などの異方性エッチングで基板１０が露出
するまで層間絶縁膜をエッチングしてレジスト１０の形
状通りに細長いホール３を形成する。すなわち、この実
施形態においては１度のフォトリソグラフィ工程のみで
リセス領域５を備えたコンタクトホールを形成すること
ができる。
【００２３】図６（ｃ）に示すように、前記リセス領域
５とホール３内及び層間絶縁膜２の全面に多結晶シリコ
ン４を堆積した後、図６（ｄ）に示すように、前記多結
晶シリコン４をレジスト１０なしにエッチバックして、
多結晶シリコン４を前記ホール３内にのみに残して多結
晶シリコン４Ａを形成する。このとき、前記多結晶シリ
コン４Ａの表面は前記リセス領域５の底面と同じ高さに
する。
５とホール３内及び層間絶縁膜２の全面に多結晶シリコ
ン４を堆積した後、図６（ｄ）に示すように、前記多結
晶シリコン４をレジスト１０なしにエッチバックして、
多結晶シリコン４を前記ホール３内にのみに残して多結
晶シリコン４Ａを形成する。このとき、前記多結晶シリ
コン４Ａの表面は前記リセス領域５の底面と同じ高さに
する。
【００２４】図６（ｅ）に示すように、前記リセス領域
５を含んだ層間絶縁膜２の全面に拡散防止膜６と下部電
極７物質を順次堆積する。図６（ｆ）に示すように、化
学機械研磨（ＣＭＰ）で上端部の層間絶縁膜２が露出す
るまで前記下部電極７物質を除去して前記リセス領域３
の下部電極７Ａと前記層間絶縁膜２の表面を同じ高さに
する。そして、前記下部電極７Ａを含んだ層間絶縁膜２
の全面に高誘電率薄膜８及び上部電極９を順次形成す
る。
５を含んだ層間絶縁膜２の全面に拡散防止膜６と下部電
極７物質を順次堆積する。図６（ｆ）に示すように、化
学機械研磨（ＣＭＰ）で上端部の層間絶縁膜２が露出す
るまで前記下部電極７物質を除去して前記リセス領域３
の下部電極７Ａと前記層間絶縁膜２の表面を同じ高さに
する。そして、前記下部電極７Ａを含んだ層間絶縁膜２
の全面に高誘電率薄膜８及び上部電極９を順次形成す
る。
【００２５】
【発明の効果】以上説明したように、本発明による半導
体装置のコンデンサ製造方法では次の効果がある。 第１、従来のシンカワタなどの方法のように、電極物質
をエッチングした後絶縁体を形成する場合には、高誘電
率物質を使用するコンデンサで一番多く用いられるＰｔ
のようにエッチングし難い物質を電極として使用するこ
とができないが、本発明は加工し易い層間絶縁膜の中に
電極物質を埋め込むことにより、エッチングし難い貴金
属などを下部電極として容易に使用することができる。 第２、高誘電率薄膜の電極材料として広く用いられてい
るＰｔ電極の場合、エッチングし難いということが一番
大きい問題点として指摘されており、エッチングされる
場合にはレジストの側壁に再堆積されて薄い突出部を形
成するという問題によって実用化の大きい障害になって
いるが、本発明は化学機械研磨で除去するので、そのよ
うな問題が無い。
体装置のコンデンサ製造方法では次の効果がある。 第１、従来のシンカワタなどの方法のように、電極物質
をエッチングした後絶縁体を形成する場合には、高誘電
率物質を使用するコンデンサで一番多く用いられるＰｔ
のようにエッチングし難い物質を電極として使用するこ
とができないが、本発明は加工し易い層間絶縁膜の中に
電極物質を埋め込むことにより、エッチングし難い貴金
属などを下部電極として容易に使用することができる。 第２、高誘電率薄膜の電極材料として広く用いられてい
るＰｔ電極の場合、エッチングし難いということが一番
大きい問題点として指摘されており、エッチングされる
場合にはレジストの側壁に再堆積されて薄い突出部を形
成するという問題によって実用化の大きい障害になって
いるが、本発明は化学機械研磨で除去するので、そのよ
うな問題が無い。
【００２６】第３、現在の複雑な表面構造によって発生
するセル部分と周辺回路部分の表面段差によってフォト
リソグラフィ工程において、高い焦点深度を要求して後
工程を難しくするが、本発明はコンデンサの形成工程で
特別な段差が形成されないので、追ってフォトリソグラ
フィ工程に特別な障害を起こさなく、化学機械研磨を使
用するので、予め形成された段差も除去することができ
る。 第４、同一の構造及び厚さの誘電体膜を得るので、誘電
体膜の厚さを信頼性の許容する最大限度まで低くして実
質的な容量を増加させる。そして、誘電物質上に他の電
極を形成すると、コンデンサの大きさ及びコンデンサ間
の空間が非常に狭くても制作された各コンデンサ間の干
渉による問題が発生しない。 第５、電極の表面が完全に平坦なので、特性は良いが塗
布性は悪いスパッタリングによる高誘電率薄膜または強
誘電体薄膜の堆積が可能であり、電極形成時に気相成長
法によって形成し難い電極物質をスパッタリングのよう
な物理堆積法でも電極に容易く形成することができる。
従って、電極物質の選択幅が広い。
するセル部分と周辺回路部分の表面段差によってフォト
リソグラフィ工程において、高い焦点深度を要求して後
工程を難しくするが、本発明はコンデンサの形成工程で
特別な段差が形成されないので、追ってフォトリソグラ
フィ工程に特別な障害を起こさなく、化学機械研磨を使
用するので、予め形成された段差も除去することができ
る。 第４、同一の構造及び厚さの誘電体膜を得るので、誘電
体膜の厚さを信頼性の許容する最大限度まで低くして実
質的な容量を増加させる。そして、誘電物質上に他の電
極を形成すると、コンデンサの大きさ及びコンデンサ間
の空間が非常に狭くても制作された各コンデンサ間の干
渉による問題が発生しない。 第５、電極の表面が完全に平坦なので、特性は良いが塗
布性は悪いスパッタリングによる高誘電率薄膜または強
誘電体薄膜の堆積が可能であり、電極形成時に気相成長
法によって形成し難い電極物質をスパッタリングのよう
な物理堆積法でも電極に容易く形成することができる。
従って、電極物質の選択幅が広い。
【図１】 従来の第１実施形態による半導体装置のコン
デンサ構造断面図である。
デンサ構造断面図である。
【図２】 従来の第２実施形態による半導体装置のコン
デンサ構造断面図である。
デンサ構造断面図である。
【図３】 従来の第３実施形態による半導体装置のコン
デンサ構造断面図である。
デンサ構造断面図である。
【図４】 従来の第３実施形態による半導体装置の製造
工程断面図である。
工程断面図である。
【図５】 本発明の第１実施形態による半導体装置のコ
ンデンサ製造工程断面図である。
ンデンサ製造工程断面図である。
【図６】 本発明の第２実施形態による半導体装置のコ
ンデンサ製造工程断面図である。
ンデンサ製造工程断面図である。
１ 基板 ２ 絶縁膜 ３ コンタクトホール ４ 多結晶シリコン ５ リセス領域 ６ 拡散防止膜 ７ 下部電極 ８ 高誘電率薄膜 ９ 上部電極 １０ レジスト
Claims (5)
- 【請求項１】 基板上に絶縁膜を形成する段階と、 絶縁膜の一部を除去して第１コンタクトホールを形成す
る段階と、 前記第１コンタクトホール内に所定の深さまで伝導性半
導体層を形成する段階と、 前記絶縁膜の前記第１コンタクトホールの周辺を前記伝
導性半導体層の高さに除去して第２コンタクトホールを
形成する段階と、 前記第２コンタクトホール内に下部電極を形成する段階
と、 前記下部電極の表面に誘電体薄膜を形成する段階と、 前記誘電体薄膜上に上部電極を形成する段階とを有する
ことを特徴とする半導体装置のコンデンサ製造方法。 - 【請求項２】 下部電極は、第２コンタクトホール領域
に拡散防止膜を形成する段階と、 前記拡散防止膜上に伝導性物質を形成する段階と、 前記絶縁膜が露出するまで前記伝導性物質を除去して平
坦化する段階とを有することを特徴とする請求項１記載
の半導体装置のコンデンサ製造方法。 - 【請求項３】 伝導性物質は化学機械研磨で除去するこ
とを特徴とする請求項２記載の半導体装置のコンデンサ
製造方法。 - 【請求項４】 基板上に絶縁膜を形成する段階と、 前記基板と電気的に連結されるように絶縁膜の一部を除
去して上端部が開いた状態のコンタクトホールを形成す
る段階と、 前記コンタクトホール内に前記開いた部分より下の所定
の深さまで伝導性半導体層を形成する段階と、 前記伝導性半導体層の上側及びコンタクトホールの開い
た部分内に下部電極を形成する段階と、 前記下部電極の表面に誘電体薄膜を形成する段階と、 前記誘電体薄膜上に上部電極を形成する段階とを有する
ことを特徴とする半導体装置のコンデンサ製造方法。 - 【請求項５】 コンタクトホールは絶縁膜の除去時にウ
ェットエッチングとドライエッチングを並行して形成す
ることを特徴とする請求項４記載の半導体装置のコンデ
ンサ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR372/1996 | 1996-01-10 | ||
| KR1019960000372A KR100209748B1 (ko) | 1996-01-10 | 1996-01-10 | 반도체 장치의 축전기 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199685A true JPH09199685A (ja) | 1997-07-31 |
| JP2741192B2 JP2741192B2 (ja) | 1998-04-15 |
Family
ID=19449226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8281573A Expired - Fee Related JP2741192B2 (ja) | 1996-01-10 | 1996-10-04 | 半導体装置のコンデンサ製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5920761A (ja) |
| JP (1) | JP2741192B2 (ja) |
| KR (1) | KR100209748B1 (ja) |
| DE (1) | DE19620833C2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3135483B2 (ja) * | 1995-06-22 | 2001-02-13 | 松下電子工業株式会社 | 半導体装置およびその製造方法 |
| US6294420B1 (en) * | 1997-01-31 | 2001-09-25 | Texas Instruments Incorporated | Integrated circuit capacitor |
| KR100265772B1 (ko) * | 1998-07-22 | 2000-10-02 | 윤종용 | 반도체 장치의 배선구조 및 그 제조방법 |
| TW417293B (en) * | 1999-08-27 | 2001-01-01 | Taiwan Semiconductor Mfg | Formation of DRAM capacitor |
| JP2002076298A (ja) * | 2000-08-23 | 2002-03-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| JP2004014770A (ja) * | 2002-06-06 | 2004-01-15 | Renesas Technology Corp | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
| JPH0730077A (ja) * | 1993-06-23 | 1995-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5585300A (en) * | 1994-08-01 | 1996-12-17 | Texas Instruments Incorporated | Method of making conductive amorphous-nitride barrier layer for high-dielectric-constant material electrodes |
| US5622893A (en) * | 1994-08-01 | 1997-04-22 | Texas Instruments Incorporated | Method of forming conductive noble-metal-insulator-alloy barrier layer for high-dielectric-constant material electrodes |
-
1996
- 1996-01-10 KR KR1019960000372A patent/KR100209748B1/ko not_active IP Right Cessation
- 1996-05-16 US US08/648,687 patent/US5920761A/en not_active Expired - Lifetime
- 1996-05-23 DE DE19620833A patent/DE19620833C2/de not_active Expired - Fee Related
- 1996-10-04 JP JP8281573A patent/JP2741192B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR970059050A (ko) | 1997-08-12 |
| JP2741192B2 (ja) | 1998-04-15 |
| DE19620833C2 (de) | 2003-11-13 |
| US5920761A (en) | 1999-07-06 |
| KR100209748B1 (ko) | 1999-07-15 |
| DE19620833A1 (de) | 1997-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5573979A (en) | Sloped storage node for a 3-D dram cell structure | |
| US5335138A (en) | High dielectric constant capacitor and method of manufacture | |
| US6589839B1 (en) | Dielectric cure for reducing oxygen vacancies | |
| US6869877B2 (en) | Integrated capacitors fabricated with conductive metal oxides | |
| US6699725B2 (en) | Methods of fabricating ferroelectric memory devices having a ferroelectric planarization layer | |
| KR100227843B1 (ko) | 반도체 소자의 콘택 배선 방법 및 이를 이용한 커패시터 제조방법 | |
| JP4467229B2 (ja) | 半導体素子の製造方法 | |
| KR100189982B1 (ko) | 고유전체 캐패시터의 제조방법 | |
| JP2003007859A (ja) | 誘電膜を有するメモリ素子の製造方法 | |
| KR0147639B1 (ko) | 고유전율 캐패시터의 하부전극 형성방법 | |
| KR0157912B1 (ko) | 반도체 장치의 축전기 전극구조 및 제조 방법 | |
| US5849618A (en) | Method for fabricating capacitor of semiconductor device | |
| JP2741192B2 (ja) | 半導体装置のコンデンサ製造方法 | |
| JP2001237402A (ja) | 構造化された金属酸化物含有層および半導体構造素子の製造方法 | |
| KR100547636B1 (ko) | 용량 소자 및 그 제조 방법 | |
| US20020109231A1 (en) | Composite structure of storage node and method of fabrication thereof | |
| KR100633330B1 (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR0151058B1 (ko) | 강유전체 커패시터 및 그 제조방법 | |
| KR0168339B1 (ko) | 다마신 공정을 이용한 커패시터 제조방법 | |
| KR20010057385A (ko) | 캐패시터 및 그의 제조 방법 | |
| KR100334391B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR20030042874A (ko) | 반도체소자의 제조방법 | |
| KR20020058571A (ko) | 반도체 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080130 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100130 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100130 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110130 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130130 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |