JPH09186307A - 光半導体集積回路装置 - Google Patents
光半導体集積回路装置Info
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- JPH09186307A JPH09186307A JP7341647A JP34164795A JPH09186307A JP H09186307 A JPH09186307 A JP H09186307A JP 7341647 A JP7341647 A JP 7341647A JP 34164795 A JP34164795 A JP 34164795A JP H09186307 A JPH09186307 A JP H09186307A
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Abstract
(57)【要約】
【課題】光半導体集積回路装置の誤動作を、チップ面積
の増大を招くことなく実現すること。 【解決手段】半導体チップ周辺部のＮ- 型エピタキシャ
ル層２ａ−１を浮遊状態にしておく。周辺部の半導体基
板に入射した光による電子をこれらのＰＮ接合容量に蓄
積し、バイポーラ素子（ＮＰＮトランジスタ）に注入し
て誤動作を招くのを防止する。
の増大を招くことなく実現すること。 【解決手段】半導体チップ周辺部のＮ- 型エピタキシャ
ル層２ａ−１を浮遊状態にしておく。周辺部の半導体基
板に入射した光による電子をこれらのＰＮ接合容量に蓄
積し、バイポーラ素子（ＮＰＮトランジスタ）に注入し
て誤動作を招くのを防止する。
Description
【０００１】
【発明の属する技術分野】本発明は光半導体集積回路装
置に関し、詳しくは受光素子とこの受光素子からの光電
流を増幅し、信号処理を行なう電子回路とを半導体チッ
プに集積してなる光半導体集積回路装置に関する。
置に関し、詳しくは受光素子とこの受光素子からの光電
流を増幅し、信号処理を行なう電子回路とを半導体チッ
プに集積してなる光半導体集積回路装置に関する。
【０００２】
【従来の技術】図２は光半導体集積回路装置の全体構成
を概略的に示す断面図である。半導体チップ１０１には
受光素子１０２と電子回路１０３とが形成されている。
半導体チップ１０１はアイランド１０４に搭載され、図
示しないボンディングパッドと外部リード１０５とがボ
ンディング線１０６により接続されている。１０７は透
明な封止樹脂である。
を概略的に示す断面図である。半導体チップ１０１には
受光素子１０２と電子回路１０３とが形成されている。
半導体チップ１０１はアイランド１０４に搭載され、図
示しないボンディングパッドと外部リード１０５とがボ
ンディング線１０６により接続されている。１０７は透
明な封止樹脂である。
【０００３】図３に半導体チップ１０１の具体例を示
す。シリコンでなるＰ型半導体基体１の表面にＮ- 型エ
ピタキシャル層２を堆積した半導体基体の周辺部上方に
形成されたボンディングパッド１４と、前述の周辺部よ
り内側でＮ- 型エピタキシャル層を区画するＰ型素子分
離領域４で区画された素子形成領域にバイポーラ素子が
形成される。ここには、Ｎ+ 型エミッタ領域６，Ｐ+ 型
ベース領域５及びＮ- 型エピタキシャル層２でなるコレ
クタ領域で構成されるＮＰＮトランジスタを代表として
示す。３はＮ+ 型埋込層、４ａは半導体基板（チップ）
の外周部に設けられたＰ型素子分離領域である。８は酸
化シリコン膜、９，１０及び１１は酸化シリコン膜８に
設けられたコンタクト孔でそれぞれＮ+ 型エミッタ領域
６、Ｐ+ 型ベース領域５及びＮ+ 型コレクタコンタクト
領域７に接続するエミッタ電極、ベース電極及びコレク
タ電極で、第１層アルミニウム膜で形成される。１２は
層間絶縁膜、１３は受光素子（図２の１０２）の受光面
上に開口を有する遮光膜である。１３，１４はともに第
２層アルミニウム膜で形成される。１５はパッシベーシ
ョン膜である。
す。シリコンでなるＰ型半導体基体１の表面にＮ- 型エ
ピタキシャル層２を堆積した半導体基体の周辺部上方に
形成されたボンディングパッド１４と、前述の周辺部よ
り内側でＮ- 型エピタキシャル層を区画するＰ型素子分
離領域４で区画された素子形成領域にバイポーラ素子が
形成される。ここには、Ｎ+ 型エミッタ領域６，Ｐ+ 型
ベース領域５及びＮ- 型エピタキシャル層２でなるコレ
クタ領域で構成されるＮＰＮトランジスタを代表として
示す。３はＮ+ 型埋込層、４ａは半導体基板（チップ）
の外周部に設けられたＰ型素子分離領域である。８は酸
化シリコン膜、９，１０及び１１は酸化シリコン膜８に
設けられたコンタクト孔でそれぞれＮ+ 型エミッタ領域
６、Ｐ+ 型ベース領域５及びＮ+ 型コレクタコンタクト
領域７に接続するエミッタ電極、ベース電極及びコレク
タ電極で、第１層アルミニウム膜で形成される。１２は
層間絶縁膜、１３は受光素子（図２の１０２）の受光面
上に開口を有する遮光膜である。１３，１４はともに第
２層アルミニウム膜で形成される。１５はパッシベーシ
ョン膜である。
【０００４】受光素子１０２に照射されるべき光の一部
やもれ光などがトランジスタや抵抗の部分に照射される
とその部分で好ましくない光電流が発生し集積回路の正
常な動作をさまたげるのを防ぐために遮光膜１３が形成
されている。しかしながら半導体基板の周辺部にはボン
ディングパッド１４があるので遮光膜１３で覆われてい
ない部分があるので、受光素子に照射されるべき光の一
部やもれ光などが入射してＰ型素子分離領域４ａに吸収
され、光電変換が行われる。これにより発生された少数
キャリア（電子）の一部は、再結合せずに移動して内部
に侵入し、素子形成領域のＮ- 型エピタキシャル層２と
Ｐ型半導体基体１とのＰＮ接合部でなる寄生ダイオード
に注入されＮＰＮトランジスタ等で構成される電子回路
の誤動作を誘発する恐れがある。このような誤動作を防
止するためには、周辺部の幅を大きくとり、Ｐ型素子分
離領域４ａに入射する光による少数キャリアが素子形成
領域に注入されないようにすればよいが、それはチップ
面積の増大を招いてしまう。
やもれ光などがトランジスタや抵抗の部分に照射される
とその部分で好ましくない光電流が発生し集積回路の正
常な動作をさまたげるのを防ぐために遮光膜１３が形成
されている。しかしながら半導体基板の周辺部にはボン
ディングパッド１４があるので遮光膜１３で覆われてい
ない部分があるので、受光素子に照射されるべき光の一
部やもれ光などが入射してＰ型素子分離領域４ａに吸収
され、光電変換が行われる。これにより発生された少数
キャリア（電子）の一部は、再結合せずに移動して内部
に侵入し、素子形成領域のＮ- 型エピタキシャル層２と
Ｐ型半導体基体１とのＰＮ接合部でなる寄生ダイオード
に注入されＮＰＮトランジスタ等で構成される電子回路
の誤動作を誘発する恐れがある。このような誤動作を防
止するためには、周辺部の幅を大きくとり、Ｐ型素子分
離領域４ａに入射する光による少数キャリアが素子形成
領域に注入されないようにすればよいが、それはチップ
面積の増大を招いてしまう。
【０００５】このような欠点を解消しようとする従来例
が特開昭６２−８６７５１号公報に示されている。これ
は、図４に示すように、半導体基板の周辺部のＮ- 型エ
ピタキシャル層２ａとＰ型半導体基体１及びＰ型素子分
離層４とでなるダミーホトダイオードを設け配線１８に
より短絡したものである。
が特開昭６２−８６７５１号公報に示されている。これ
は、図４に示すように、半導体基板の周辺部のＮ- 型エ
ピタキシャル層２ａとＰ型半導体基体１及びＰ型素子分
離層４とでなるダミーホトダイオードを設け配線１８に
より短絡したものである。
【０００６】
【発明が解決しようとする課題】上述した図４に示した
第２の従来例は、半導体基板の周辺部に短絡したダミー
ホトダイオードを設けることにより、周辺部の幅を図３
に示した第１の従来例に比較して小さくできる。確か
に、Ｎ- 型エピタキシャル層２ａとＰ型素子分離層４と
のＰＮ接合の空乏層内で発生する電子−空孔対のうち電
子はＮ- 型エピタキシャル層２ａに流れるので誤動作防
止に有効であるが、配線１８によって短絡しているの
で、Ｎ- 型エピタキシャル層２ａ内の電子はＰ+ 型拡散
層１６に流入してしまい逆効果となる。その上、配線１
８とボンディングパッド１４とはある程度（例えば４０
μｍ）離しておき、ボンディング時に層間絶縁膜１２に
クラックが発生するのを防止する必要があるので周辺部
の幅を小さくする上での制約となる。結局のところ、こ
の第２の従来例の誤動作防止もしくはチップ面積の縮少
効果は殆んどないものと考えられる。
第２の従来例は、半導体基板の周辺部に短絡したダミー
ホトダイオードを設けることにより、周辺部の幅を図３
に示した第１の従来例に比較して小さくできる。確か
に、Ｎ- 型エピタキシャル層２ａとＰ型素子分離層４と
のＰＮ接合の空乏層内で発生する電子−空孔対のうち電
子はＮ- 型エピタキシャル層２ａに流れるので誤動作防
止に有効であるが、配線１８によって短絡しているの
で、Ｎ- 型エピタキシャル層２ａ内の電子はＰ+ 型拡散
層１６に流入してしまい逆効果となる。その上、配線１
８とボンディングパッド１４とはある程度（例えば４０
μｍ）離しておき、ボンディング時に層間絶縁膜１２に
クラックが発生するのを防止する必要があるので周辺部
の幅を小さくする上での制約となる。結局のところ、こ
の第２の従来例の誤動作防止もしくはチップ面積の縮少
効果は殆んどないものと考えられる。
【０００７】なお、特開昭６２−８６７５１号公報に
は、第１の従来例のものにおいて、外部から光が入射し
うる部位の周辺に形成された素子（図３のＮＰＮトラン
ジスタ）の半導体層（Ｎ- 型エピタキシャル層２）を半
導体装置の低インピーダンス電位に接続することによ
り、前述した周辺部の幅を小さくできるとする発明が示
されている。しかし、低インピーダンス電位なる語の意
味は不明であり、低イピーダンス電位に接続する手段も
何ら示されておらず、結局のところ発明自体が意味不明
である。
は、第１の従来例のものにおいて、外部から光が入射し
うる部位の周辺に形成された素子（図３のＮＰＮトラン
ジスタ）の半導体層（Ｎ- 型エピタキシャル層２）を半
導体装置の低インピーダンス電位に接続することによ
り、前述した周辺部の幅を小さくできるとする発明が示
されている。しかし、低インピーダンス電位なる語の意
味は不明であり、低イピーダンス電位に接続する手段も
何ら示されておらず、結局のところ発明自体が意味不明
である。
【０００８】本発明の目的は半導体基板の周辺部に入射
する光による誤動作を招くことなくチップ面積を一層小
さくできる光半導体基板回路装置を提供することにあ
る。
する光による誤動作を招くことなくチップ面積を一層小
さくできる光半導体基板回路装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明の光半導体集積回
路装置は、第１導電型半導体基体上に第２導電型半導体
層を形成してなる半導体基板と、前記半導体基板の周辺
部の前記第２導電型半導体層上方に設けられたボンディ
ングパッドと、前記周辺部より内側で前記第２導電型半
導体層を複数の素子形成領域に区画する第１の第１導電
型素子分離層と、前記各素子形成領域にそれぞれ設けら
れたバイポーラ素子と、前記バイポーラ素子のうちの受
光素子上に開口を有して前記素子形成領域の上方に形成
された遮光膜とを有する光半導体集積回路装置におい
て、前記周辺部の前記第２導電型半導体層が前記第１の
第１導電型素子分離層によって前記素子形成領域と分離
されて電気的に浮遊状態にあるダミーホトダイオードを
構成するというものである。
路装置は、第１導電型半導体基体上に第２導電型半導体
層を形成してなる半導体基板と、前記半導体基板の周辺
部の前記第２導電型半導体層上方に設けられたボンディ
ングパッドと、前記周辺部より内側で前記第２導電型半
導体層を複数の素子形成領域に区画する第１の第１導電
型素子分離層と、前記各素子形成領域にそれぞれ設けら
れたバイポーラ素子と、前記バイポーラ素子のうちの受
光素子上に開口を有して前記素子形成領域の上方に形成
された遮光膜とを有する光半導体集積回路装置におい
て、前記周辺部の前記第２導電型半導体層が前記第１の
第１導電型素子分離層によって前記素子形成領域と分離
されて電気的に浮遊状態にあるダミーホトダイオードを
構成するというものである。
【００１０】ここで、第２導電型半導体層はエピタキシ
ャル層とすることができる。
ャル層とすることができる。
【００１１】又、ダミーホトダイオードの第２導電型半
導体層を第２の第１導電型素子分離層によって複数に分
割することができる。この場合、第２の第１導電型素子
分離層を半導体基板の外周と並行して形成することがで
きる。
導体層を第２の第１導電型素子分離層によって複数に分
割することができる。この場合、第２の第１導電型素子
分離層を半導体基板の外周と並行して形成することがで
きる。
【００１２】ダミーホトダイオードと第１の第１導電型
素子分離層とのＰＮ接合の空乏層で励起されて発生した
電子一正孔対のうち第１導電型素子分離層の少数キャリ
アは、ダミーオートダイオードの第２導電型半導体層へ
流入し蓄積され、素子形成領域へ注入されるのを防ぐこ
とができる。
素子分離層とのＰＮ接合の空乏層で励起されて発生した
電子一正孔対のうち第１導電型素子分離層の少数キャリ
アは、ダミーオートダイオードの第２導電型半導体層へ
流入し蓄積され、素子形成領域へ注入されるのを防ぐこ
とができる。
【００１３】
【発明の実施の形態】図１（ａ）は本発明の一実施の形
態を示す半導体チップの平面図，図１（ｂ）は図１
（ａ）のＸ−Ｘ線断面図である。
態を示す半導体チップの平面図，図１（ｂ）は図１
（ａ）のＸ−Ｘ線断面図である。
【００１４】本実施の形態はシリコンでなるＰ型半導体
基体１上にＮ- 型エピタキシャル層２を形成してなる半
導体基板と、前述の半導体基板の周辺部のＮ型エピタキ
シャル層２上方に設けられたボンディングパッド１４
と、前述の周辺部より内側でＮ型エピタキシャル層２を
複数の素子形成領域に区画する第１のＰ型素子分離層４
と、前述の各素子形成領域にそれぞれ設けられたバイポ
ーラ素子（Ｎ+ 型エミッタ領域１０，Ｐ+ 型ベース領域
５及びＮ- 型エピタキシャル層２でなるＮＰＮトランジ
スタを代表として示す。）と、前述のバイポーラ素子の
うちの受光素子（図２の１０２）上に開口を有して前述
の素子形成領域の上方に形成された遮光膜１３とを有す
る光半導体集積回路装置において、前述の周辺部のＮ-
型エピタキシャル層が第１のＰ型素子分離層４によって
前述の素子形成領域と分離されて電気的に浮遊状態にあ
るダミーホトダイオードを構成するというものである。
ここでは、周辺部のＮ- 型エピタキシャル層は、半導体
基体（チップ）の外周と並行して形成された第２のＰ型
素子分離領域４ｂ−１，４ｂ−２によって３個に分割さ
れている。
基体１上にＮ- 型エピタキシャル層２を形成してなる半
導体基板と、前述の半導体基板の周辺部のＮ型エピタキ
シャル層２上方に設けられたボンディングパッド１４
と、前述の周辺部より内側でＮ型エピタキシャル層２を
複数の素子形成領域に区画する第１のＰ型素子分離層４
と、前述の各素子形成領域にそれぞれ設けられたバイポ
ーラ素子（Ｎ+ 型エミッタ領域１０，Ｐ+ 型ベース領域
５及びＮ- 型エピタキシャル層２でなるＮＰＮトランジ
スタを代表として示す。）と、前述のバイポーラ素子の
うちの受光素子（図２の１０２）上に開口を有して前述
の素子形成領域の上方に形成された遮光膜１３とを有す
る光半導体集積回路装置において、前述の周辺部のＮ-
型エピタキシャル層が第１のＰ型素子分離層４によって
前述の素子形成領域と分離されて電気的に浮遊状態にあ
るダミーホトダイオードを構成するというものである。
ここでは、周辺部のＮ- 型エピタキシャル層は、半導体
基体（チップ）の外周と並行して形成された第２のＰ型
素子分離領域４ｂ−１，４ｂ−２によって３個に分割さ
れている。
【００１５】Ｎ- 型エピタキシャル層２ａ−１及び空乏
層内で発生した電子は、ＰＮ接合容量に蓄積され、Ｎ-
型エピタキシャル層２に注入されない。大雑把にいって
２，２ａ−１間のＰ型素子分離層に光が入射されなけれ
ば誤動作の恐れはない。ダミーホトダイオードを複数に
分割したのは危険分散と、ダミーホトダイオードの蓄積
容量を大きくするためである。第２のＰ型素子分離層４
ｂ−１，４ｂ−２の幅をＮ- 型エピタキシャル層の厚さ
の２倍以下にすれば、蓄積容量を大きくすることは可能
である。蓄積容量が大きいほど誤動作を誘発する光量の
限界値が大きくできる。Ｎ- 型エピタキシャル層２ａ−
２や２ａ−３を更に分割することも可能である。
層内で発生した電子は、ＰＮ接合容量に蓄積され、Ｎ-
型エピタキシャル層２に注入されない。大雑把にいって
２，２ａ−１間のＰ型素子分離層に光が入射されなけれ
ば誤動作の恐れはない。ダミーホトダイオードを複数に
分割したのは危険分散と、ダミーホトダイオードの蓄積
容量を大きくするためである。第２のＰ型素子分離層４
ｂ−１，４ｂ−２の幅をＮ- 型エピタキシャル層の厚さ
の２倍以下にすれば、蓄積容量を大きくすることは可能
である。蓄積容量が大きいほど誤動作を誘発する光量の
限界値が大きくできる。Ｎ- 型エピタキシャル層２ａ−
２や２ａ−３を更に分割することも可能である。
【００１６】図４に示した従来例のように、Ｎ+ 型拡散
層１７やＰ+ 型拡散層１６及び配線１８を有していない
ので、一層チップサイズの縮少が可能となる。
層１７やＰ+ 型拡散層１６及び配線１８を有していない
ので、一層チップサイズの縮少が可能となる。
【００１７】なお、第２のＰ型拡散層４ｂ−１，４ｂ−
２は第１のＰ型拡散層４と同時に形成できるので工程の
増加を招くことはない。
２は第１のＰ型拡散層４と同時に形成できるので工程の
増加を招くことはない。
【００１８】
【発明の効果】以上説明したように本発明はＰＮ接合分
離構造を有する光半導体集積回路装置の周辺部にダミー
ホトダイオードを設けて浮遊状態にしておくことによ
り、周辺部に入射する光によるキャリアをこのダミーホ
トダイオードに蓄積して、内部回路に注入されて誤動作
を誘発するのを防止できる。しかも、このダミーホトダ
イオードはボンディングパッド直下とその近傍に形成で
きるので、周辺部の幅の増大を招かなくてすむ。いいか
えれば、図３に示した従来例よりチップ面積を縮少する
ことができる。
離構造を有する光半導体集積回路装置の周辺部にダミー
ホトダイオードを設けて浮遊状態にしておくことによ
り、周辺部に入射する光によるキャリアをこのダミーホ
トダイオードに蓄積して、内部回路に注入されて誤動作
を誘発するのを防止できる。しかも、このダミーホトダ
イオードはボンディングパッド直下とその近傍に形成で
きるので、周辺部の幅の増大を招かなくてすむ。いいか
えれば、図３に示した従来例よりチップ面積を縮少する
ことができる。
【図１】本発明の一実施の形態を示す半導体チップの平
面図（図１（ａ））及び図１（ａ）のＸ−Ｘ線断面図
（図１（ｂ））である。
面図（図１（ａ））及び図１（ａ）のＸ−Ｘ線断面図
（図１（ｂ））である。
【図２】光半導体集積回路装置を概略的に示す断面図で
ある。
ある。
【図３】第１の従来例を示す断面図である。
【図４】第２の従来例を示す断面図である。
１ Ｐ型半導体基体 ２，２ａ，２ａ−１，２ａ−２，２ａ−３ Ｎ- 型エ
ピタキシャル層 ３ Ｎ+ 型埋込層 ４，４ａ，４ｂ−１，４ｂ−２ Ｐ型素子分離層 ５ Ｐ+ 型ベース領域 ６ Ｎ+ 型エミッタ領域 ７ Ｎ+ 型コレクタコンタクト領域 ８ 酸化シリコン膜 ９ エミッタ電極 １０ ベース電極 １１ コレクタ電極 １２ 層間絶縁膜 １３ 遮光膜 １４ ボンディングパッド １５ パッシベーション膜 １６ Ｐ+ 型拡散層 １７ Ｎ+ 型拡散層 １８ 配線 １０１ 半導体チップ １０２ 受光素子 １０３ 電子回路 １０４ アイランド １０５ 外部リード １０６ ボンディング線 １０７ 封止樹脂
ピタキシャル層 ３ Ｎ+ 型埋込層 ４，４ａ，４ｂ−１，４ｂ−２ Ｐ型素子分離層 ５ Ｐ+ 型ベース領域 ６ Ｎ+ 型エミッタ領域 ７ Ｎ+ 型コレクタコンタクト領域 ８ 酸化シリコン膜 ９ エミッタ電極 １０ ベース電極 １１ コレクタ電極 １２ 層間絶縁膜 １３ 遮光膜 １４ ボンディングパッド １５ パッシベーション膜 １６ Ｐ+ 型拡散層 １７ Ｎ+ 型拡散層 １８ 配線 １０１ 半導体チップ １０２ 受光素子 １０３ 電子回路 １０４ アイランド １０５ 外部リード １０６ ボンディング線 １０７ 封止樹脂
Claims (4)
- 【請求項１】 第１導電型半導体基体上に第２導電型半
導体層を形成してなる半導体基板と、前記半導体基板の
周辺部の前記第２導電型半導体層上方に設けられたボン
ディングパッドと、前記周辺部より内側で前記第２導電
型半導体層を複数の素子形成領域に区画する第１の第１
導電型素子分離層と、前記各素子形成領域にそれぞれ設
けられたバイポーラ素子と、前記バイポーラ素子のうち
の受光素子上に開口を有して前記素子形成領域の上方に
形成された遮光膜とを有する光半導体集積回路装置にお
いて、前記周辺部の前記第２導電型半導体層が前記第１
の第１導電型素子分離層によって前記素子形成領域と分
離されて電気的に浮遊状態にあるダミーホトダイオード
を構成することを特徴とする光半導体集積回路装置。 - 【請求項２】 第２導電型半導体層がエピタキシャル層
である請求項１記載の光半導体集積回路装置。 - 【請求項３】 ダミーホトダイオードの第２導電型半導
体層が第２の第１導電型素子分離層によって複数に分割
される請求項１又は２記載の光半導体集積回路装置。 - 【請求項４】 第２の第１導電型素子分離層が半導体基
板の外周と並行して形成されている請求項３記載の光半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341647A JP2852222B2 (ja) | 1995-12-27 | 1995-12-27 | 光半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341647A JP2852222B2 (ja) | 1995-12-27 | 1995-12-27 | 光半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186307A true JPH09186307A (ja) | 1997-07-15 |
| JP2852222B2 JP2852222B2 (ja) | 1999-01-27 |
Family
ID=18347717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7341647A Expired - Fee Related JP2852222B2 (ja) | 1995-12-27 | 1995-12-27 | 光半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2852222B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007329292A (ja) * | 2006-06-08 | 2007-12-20 | Matsushita Electric Ind Co Ltd | 半導体光集積回路 |
| US8030728B2 (en) | 2008-03-12 | 2011-10-04 | Panasonic Corporation | Optical semiconductor device |
| WO2021167060A1 (ja) * | 2020-02-21 | 2021-08-26 | タワー パートナーズ セミコンダクター株式会社 | 固体撮像装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160270A (ja) * | 1986-12-23 | 1988-07-04 | Nikon Corp | フオトセンサと信号処理用素子を有する半導体装置 |
| JPH02294070A (ja) * | 1989-05-08 | 1990-12-05 | Nec Ic Microcomput Syst Ltd | 受光素子内蔵集積回路装置 |
-
1995
- 1995-12-27 JP JP7341647A patent/JP2852222B2/ja not_active Expired - Fee Related
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| JP2852222B2 (ja) | 1999-01-27 |
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