JPH09172792A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 モータの回転速度に応じて生成される周期信
号に基づくモータの加減速制御に対しＣＰＵの負担を軽
減する。 【解決手段】 前記周期信号（ＣＦＧ）の所定変化毎に
レジスタ（１００）からプリセットされた値を起点にク
ロック信号（φ）の計数動作を行う計数手段（１０１）
と、該計数手段から出力される計数値が一定の状態に到
達するタイミングと前記周期信号の所定の変化のタイミ
ングとの早遅に基づいて、加速中又は減速中のモータが
規定の回転状態に到達したことを示す制御信号（ＩＲＲ
ＡＢ））を出力する信号形成回路（１０２，１０３，１
０４，１０５）とを備える。周期信号の前記所定の変化
の間隔が規定の間隔よりも長いか短いかで、加速又は減
速の完了を通知する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、モータの回転速度
に応じて生成される周期信号を受けてモータ制御を行う
ためのデータ処理技術に係り、特にモータの加減速制御
及びモータの回転を定常状態に維持するサーボ制御に関
し、例えば、ビデオテープレコーダ（ＶＴＲ）のモータ
制御を行うサーボ回路などを周辺回路として備えたマイ
クロコンピュータに適用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】ＶＴＲに内蔵されたビデオテープの走行
駆動用のキャプスタンモータやビデオテープの記録・再
生用ヘッドを備えたドラムの駆動モータは、記録・再生
等の種々の動作モードに応じて、加速、減速、間欠、又
は定常状態に駆動制御さる。サーボ制御を起動する前の
過渡状態ではモータの加速制御が行われ、サーボ制御が
起動されている定常状態からのモータ停止ではモータの
減速処理が行われる。従来の加減速処理は、モータの持
つ慣性力と負荷から、規定回転数に達するまでの時間を
一義的に求め、モータ起動からその一定時間を待つこと
でモータが規定回転に到達したとみなすような制御が行
われていた。このような簡単な制御では精度が悪く、そ
の後のサーボ制御への引き込みを円滑に行うことができ
ない。

【０００３】加減速処理の精度を上げるためには、モー
タの回転速度に応じて生成される周期信号の周期をタイ
マ等で計測し、中央処理装置（ＣＰＵ）がその計測値を
参照し、それが規定の値に到達したか否かを判定して、
モータの加減速制御を行うことができる。

【０００４】また、前記周期信号に基づいたモータのサ
ーボ制御においては、その周期信号の立ち上がりエッジ
又は立ち下がりエッジの何れか一方だけで規定される周
期を計測して誤差検出を行ったのでは、周期の長い周期
信号に対して高精度な制御を期待することができない。
そこで、周期信号の両方のエッジに同期して誤差を検出
し、夫々の誤差に対してそれを相殺させる方向にモータ
を制御することができる。即ち、周期信号のハイレベル
期間で規定される周期を計測して誤差検出を行い、且つ
周期信号のローレベル期間で規定される周期を計測して
誤差検出を行い、夫々の誤差に対してそれを相殺させる
方向にモータを制御する。この場合には周期信号のデュ
ーティ比が高精度でなければ、デューティ比のばらつき
が新たな誤差を生むことになる。このため、例えば高精
度なアナログアンプを用いると共に回路の特性のばらつ
きを個別的に調整してデューティ比の精度が高い周期信
号を生成することが必要になってくる。

【０００５】

【発明が解決しようとする課題】しかしながら、モータ
の回転速度に応じて生成される周期信号の周期をタイマ
等で計測し、ＣＰＵがその計測値を参照し、それが規定
の値に到達したか否かを判定して、モータの加減速制御
を行う場合には、ＣＰＵは常にタイマの計測値を参照し
なければならず、ＣＰＵの負担が大きくなって、加減速
処理中にＣＰＵはその他の処理を行うことができなくな
ってしまう。

【０００６】また、立ち上がり及び立ち下がり両方のエ
ッジ間の周期を計測して誤差を検出する場合には、デュ
ーティ比の高精度な周期信号を利用しなければならず、
これによって、部品コストや調整費用によってサーボ回
路若しくはそれを含む回路のコストが上がり過ぎてしま
す。さらに、小振幅から大振幅の周期信号に対するデュ
ーティ比の精度測定などのためにテストコストも増大し
てしまう。

【０００７】また、ＶＴＲのモータ制御用のサーボ回路
をテレビ等の映像周波の逓倍の周波数を持つクロック信
号に同期動作させた場合には、記録・再生用の回路など
に輻射ノイズを与える虞のあることが本発明者によって
明らかにされた。

【０００８】本発明の目的は、モータの回転速度に応じ
て生成される周期信号に基づくモータ制御に対するＣＰ
Ｕの負担を軽減することにある。

【０００９】本発明の別の目的は、モータの回転速度に
応じて生成される周期信号に基づいてモータをサーボ制
御する精度を比較的容易に向上させることにある。

【００１０】本発明のその他の目的は、モータの回転速
度に応じて生成される周期信号に基づくモータ制御が映
像信号の処理回路に影響を与えないようにする。

【００１１】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１３】すなわち、モータ（３３）の回転速度に応
じて生成される周期信号（ＣＦＧ）を受け、これに基づ
くモータの加減速制御のためのデータ処理を行うマイク
ロコンピュータは、中央処理装置（２）と、中央処理装
置によってデータがロードされるレジスタ（１００）
と、前記周期信号の所定の変化毎に前記レジスタに格納
されている値がプリセットされプリセットされた値を起
点にクロック信号（φ）の計数動作を行う計数手段（１
０１）と、この計数手段から出力される計数値が一定の
状態に到達するタイミングと前記周期信号の所定の変化
のタイミングとの早遅に基づいて、加速中又は減速中の
モータが規定の回転状態に到達したことを示す制御信号
（ＩＲＲＡＢ））を出力する信号形成回路（１０２，１
０３，１０４，１０５）とを備えて成る。これにより、
周期信号の前記所定の変化の間隔が規定の間隔に到達し
たか否かによって、加速又は減速の完了を通知すること
ができる。したがって、ＣＰＵは、その通知を参照する
だけで、加速又は減速処理の完了を認識でき、モータの
加速又は減速処理におけるＣＰＵの負担を軽減すること
ができる。更にこのことにより、加減速処理中で合って
も中央処理装置は、優先すべき他の処理の実行が間に合
わなくなる事態を生じない。

【００１４】前記加速又は減速処理の完了を通知する制
御信号（ＩＲＲＡＢ）が中央処理装置に対する割込み信
号である場合には、中央処理装置は単に割込みの発生を
待てばよい。

【００１５】サーボ回路（１５）を備える場合には、加
速処理からサーボ制御への移行、即ちサーボ制御への引
き込みを円滑に行うことができる。

【００１６】前記マイクロコンピュータは、サーボ回路
（１５）と前記中央処理装置（２）とに共通の動作基準
クロック信号（φ）を生成するクロックパルスジェネレ
ータ（１８）を更に備え、モータ制御に特化されたとこ
ろの、半導体集積回路化されたマイクロコンピュータ
（１）として構成することができる。

【００１７】前記計数手段をダウンカウンタ（１０１）
とするとき、前記信号出力回路は、前記ダウンカウンタ
から出力されるアンダーフロー信号（ＵＤＦ）によって
前記周期信号の前記所定の変化をマスクして出力するマ
スク手段（１０２，１０３，１０４）と、加速処理にお
いて前記マスク手段の出力を選択し、減速処理において
前記ダウンカウンタの出力を選択し、選択した信号を前
記第１の制御信号（ＩＲＲＡＢ）として出力するセレク
タ（１０５）とによって構成することができる。

【００１８】ＶＴＲのスロー再生やスチル再生等の特殊
再生において、ビデオテープを走行駆動するキャプスタ
ンモータは、トラック単位で起動・停止制御される必要
がある。これを考慮したとき、キャプスタンモータ（３
３）の回転速度に応じて生成される周期信号（ＣＦＧ）
を受け、これに基づいて前記キャプスタンモータの加減
速制御のためのデータ処理を行うマイクロコンピュータ
は、中央処理装置（２）と、加減速処理部（１０Ｂ）
と、スロートラッキング処理部（１０Ａ）とを含み、前
記加減速処理部は、中央処理装置によってデータがロー
ドされる第１のレジスタ（１００）と、前記周期信号の
所定の変化毎に前記第１のレジスタに格納されている値
がプリセットされプリセットされた値を起点にクロック
信号の計数動作を行う第１の計数手段（１０１）と、こ
の第１の計数手段から出力される計数値が一定の状態に
到達するタイミングと前記周期信号の所定の変化タイミ
ングとの早遅に基づいて、加速中又は減速中のモータが
規定の回転状態に到達したことを前記中央処理装置に通
知する第１の制御信号（ＩＲＲＡＢ）を出力する第１の
信号形成回路（１０２，１０３，１０４，１０５）とを
含み、前記スロートラッキング処理部は、前記中央処理
装置によってデータがロードされる第２のレジスタ（１
１０）と、ビデオテープ上の映像トラックの位置を示す
情報に応ずる信号（ＤＶＣＴＬ＝ＣＴＬ）の所定の変化
毎に前記第２のレジスタに格納されている値がプリセッ
トされプリセットされた値を起点に前記クロック信号の
計数動作を行う第２の計数手段（１１１）と、この第２
の計数手段から出力される計数値が一定の状態に到達し
たことを前記中央処理装置に通知する第２の制御信号
（ＩＲＲＳＴ）を出力する第２の信号形成回路（１１
２）とから成り、前記中央処理装置（２）は、キャプス
タンモータ（３３）を加速処理した後、前記第２の信号
形成回路からの第２の制御信号（ＩＲＲＳＴ）を検出す
ることを条件に減速処理を行って、ビデオテープの読み
取りヘッドに対するビデオテープの停止位置を、所望に
制御可能とする。これにより、ビデオテープの停止時に
ビデオヘッドが映像トラックに対してトレースする位置
を所望に決定できる。したがって、複数の映像トラック
に跨ったトレースにおいて、跨る位置をヘッドトレース
位置の中央部からずらして端側にすることができる。端
側のトレース位置は表示画面上の上又は下側の走査線位
置に対応され、スチル再生時などにおける表示性能の劣
化を低減することができる。

【００１９】モータの回転速度に応じて生成される周期
信号（ＤＶＣＦＧ）のデューティ比に高精度を要するこ
となく簡単にサーボ制御を高精度化するために、前記周
期信号（ＤＶＣＦＧ）の第１の状態から第２の状態への
変化毎にその周期と目的周期との誤差を検出する第１の
誤差検出手段（図１３の（Ａ）の４８Ａ又は図１３の
（Ｂ）の４８０Ａ，４８１Ａ，４８２）と、前記周期信
号の第２の状態から第１の状態への変化毎にその周期と
前記目的周期との誤差を検出する第２の誤差検出手段
（図１３の（Ａ）の４８Ｂ又は図１３の（Ｂ）の４８０
Ｂ，４８１Ｂ，４８２）と、前記第１の誤差検出手段に
よって検出された誤差と前記第２の誤差検出手段によっ
て検出された誤差とを交互に用いて、その誤差を相殺す
るように前記モータの回転を制御させる制御手段（２）
と、を備えてマイクロコンピュータを構成する。これに
より、周期信号の計測周期は１周期であっても、検出誤
差によるサーボ制御は周期信号の半周期毎に可能にされ
る。

【００２０】周期信号（ＣＶＣＦＧ）のデューティ比に
高精度を要することなくサーボ制御を高精度化する別の
マイクロコンピュータは、フリーランニングカウンタ手
段（９００）と、前記周期信号が第１の状態から第２の
状態への変化したときの前記フリーランニングカウンタ
手段の計数値を前後２回分保持する第１のレジスタ手段
（９０２Ａ，９０３Ａ）と、前記周期信号が第２の状態
から第１の状態への変化したときの前記フリーランニン
グカウンタ手段の計数値を前後２回分保持する第２のレ
ジスタ手段（９０２Ｂ，９０３Ｂ）と、前記夫々のレジ
スタ手段に保持された前後２回分の計数値に対し、今回
の計数値が前回の計数値よりも大きい場合には今回の計
数値から前回の計数値を差し引いた値と目標値との誤差
を取得し、今回の計数値が前回の計数値よりも小さい場
合には前回の計数値の２の補数に今回の計数値を加算し
た値と目標値との誤差を取得し、順次取得された誤差を
用いて、その誤差を相殺するように前記モータの回転を
制御させる制御手段（２）と、を備えて構成できる。

【００２１】モータの回転速度に応じて生成される周期
信号に基づくモータ制御が映像信号の処理回路に影響を
与えないようにするためには、中央処理装置（２）とサ
ーボ回路（１５）の動作基準クロック信号（φ）を共通
化したマイクロコンピュータ（１）とする。換言すれ
ば、中央処理装置の動作基準クロック信号を、サーボ回
路の動作基準クロック信号とする。中央処理装置の動作
基準クロック信号の周波数は、ユーザが外付けする振動
子の発振周波数又は外部から供給されるシステムクロッ
ク信号の周波数によって決定されるから、映像周波数の
逓倍の周波数のクロック信号でマイクロコンピュータを
動作させないようにすることができる。これにより、映
像周波数で同期動作されるＶＴＲの記録・再生用の回路
やテレビなどに輻射ノイズを与える虞を未然に防止する
ことができる。

【００２２】

【発明の実施の形態】

《ＶＴＲ制御用マイクロコンピュータ》 図１には本発
明の一実施例に係るマイクロコンピュータのブロック図
が示される。同図に示されるマイクロコンピュータ１
は、中央処理装置（ＣＰＵ）２、前記ＣＰＵ２の動作プ
ログラム及びデータが格納されたリード・オンリ・メモ
リ（ＲＯＭ）３、前記ＣＰＵ２のワーク領域又はデータ
の一時記憶領域とされるランダム・アクセス・メモリ
（ＲＡＭ）４、ウオッチドッグタイマ５、時計用タイマ
６、リニアカウンタ７、リロードタイマ８、フリーラン
ニングタイマ９、リロードタイマユニット１０、パルス
・ウィズス・モジュレータ（ＰＷＭ）１１、シリアル・
コミュニケーション・インタフェース（ＳＣＩ）１２、
アナログ／ディジタル・コンバータ（Ａ／Ｄ）１３、分
周回路１４、サーボ回路１５、サーボ端子１６、同期信
号検出回路１７、クロックパルスジェネレータ１８、入
出力ポート１９Ａ〜１９Ｉを供え、それらは、特に制限
されないが、公知の半導体集積回路製造技術によって、
単結晶シリコンのような１個の半導体基板に形成されて
いる。

【００２３】２０は下位８ビットの内部データバス、２
１は上位８ビットの内部データバス、２２は内部アドレ
スバスである。コントロールバスについては図示を省略
してある。前記各回路モジュールと内部バス２０〜２２
との接続状態と情報の伝達方向は、図１に矢印で示され
る通りである。

【００２４】本実施例のマイクロコンピュータ１は、ビ
デオテープレコーダ（ＶＴＲ）のキャプスタンモータや
ドラムモータの回転制御用などとして、前記同期信号検
出回路１７、サーボ回路１５及び分周回路１４が専用的
に設けられ、更に、リロードタイマユニット１０やＰＷ
Ｍ１１は前記ＶＴＲ制御のための構成が付加されてい
る。これらＶＴＲ制御についてその詳細を説明する前
に、マイクロコンピュータ１の概要を説明する。

【００２５】前記ウオッチドッグタイマ５はシステムを
監視したりするために利用される。前記リロードタイマ
は２本の８ビットダウンカウンタを供え、８ビット又は
１６ビットのリロードタイマとして機能される。それら
カウンタへのプリセットはレジスタを介してＣＰＵ２が
行う。リロードタイマユニット１０は、複数の８ビット
ダウンカウンタを供え、後述するキャプスタンモータの
加減速処理、スロー再生やスチル再生におけるスロート
ラッキング処理などに利用される。前記フリーランニン
グタイマ９は例えば１９ビットのカウンタによって構成
される。リニアカウンタ７は例えば８ビットのアップ／
ダウンカウンタによって構成される。ＰＷＭ１１は複数
チャネル分の構成を含み、特に、ＶＴＲのモータ制御用
に１２ビットのＰＷＭ信号発生器を備えた２チャンネル
分のＰＷＭ１１Ａ，１１Ｂを内蔵している。このＰＷＭ
１１Ａ，１１Ｂは出力パルスのピッチを変化させる方式
（出力の一部を周期的に欠落させる）を採り、後述の誤
差データ（規定の速度／位相の進み又は遅れ）に応じて
ＰＷＭ信号のピッチを補正してモータの速度を制御でき
るようになっている。同期信号検出回路１７は外部から
供給される垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓ
ｙｎｃを検出する。分周回路１４は、後述する再生時の
コントロールパルス信号の分周回路１４Ａとキャプスタ
ンモータからのパルス信号の分周回路１４Ｂとを内蔵し
ている。サーボ回路１５は後述のキャプスタンモータや
ドラムモータのサーボ制御等を行うための回路であり、
その動作はＣＰＵ２によって指示され、処理に必要な情
報はサーボ端子１６を介して外部とやりとりされる。

【００２６】前記クロックパルスジェネレータ１８には
振動子の自励発振を受け或いは外部から供給されるシス
テムクロック信号を受けて、それをクロック源として内
部の動作基準クロック信号φを生成し、それが各部に供
給され、各回路モジュールにおける動作はその動作基準
クロック信号φに同期動作される。尚、動作基準クロッ
ク信号φは１種類の信号のように図示されているが、ノ
ンオーバラップの２相のクロック信号であっても、或い
は、分周比の異なる複数相のクロック信号であってもよ
い。要は、当該クロック信号φの周波数は前記クロック
源の信号周波数に規定されているということである。

【００２７】前記入出力ポート１９Ａ〜１９Ｉは、アド
レス出力、データ入出力、割込み入力、タイマ出力など
の機能が、ＣＰＵ２による所定のレジスタ設定状態など
に従って割り当てられる。尚、グランドレベル、電源電
圧レベル、アナロググランドレベル、アナログ電源電圧
レベルを受ける電源端子、リセット端子、スタンバイ設
定端子、モード制御、クロック入力端子などは図示を省
略してある。

【００２８】本実施例のマイクロコンピュータ１は、リ
セットされると内部を初期化し、ＲＯＭ３に格納されて
いるプログラムの先頭アドレスを起点に順次命令をフェ
ッチしてこれを実行する。ＶＴＲの制御に特化された本
実施例のマイクロコンピュータ１において、種々のＶＴ
Ｒ制御ルーチンは、特に制限されないが、メインルーチ
ンに対してサブルーチン化され、サブルーチンの指定は
各回路モジュールからの内部割込み信号又は条件分岐な
どによって指定されるようになっている。以下、ＶＴＲ
制御の内容を詳細に説明する。

【００２９】《ＶＴＲ制御の概要》 本実施例のマイク
ロコンピュータ１が制御対象とするＶＴＲは、所謂ＶＨ
Ｓ方式、ベータ（β）方式及び８ミリビデオ方式等の映
像記録方式には限定されない。図２及び図３には例えば
ＶＨＳ方式又はβ方式のようにコントロールトラックを
有する形式のＶＴＲに関する一般的な構成が示される。
ピンチローラ３０とキャプスタン３１で挟まれたビデオ
テープ３２は、キャプスタン３１を駆動するキャプスタ
ンモータ３３で走行駆動される。テープ３２はその短手
方向の上端部が音声トラック３２Ａ、下端部がコントロ
ールトラック３２Ｂ、中央部が映像信号の記録領域３２
Ｃとされる。音声トラック及びコントロールトラックに
対する記録再生は音声記録再生ヘッド３７Ａとコントロ
ールヘッド３７Ｂが行う。映像情報はテープ上に斜めに
記録されており、それに応じて、映像情報の記録再生用
ヘッド３４Ａ〜３４Ｄが取り付けられたドラム３５はテ
ープの走行方向に対してその回転軸が所定角度傾けれれ
ている。ドラム３５はドラムモータ３６によって回転駆
動される。テープ３２はドラム３５に斜めに巻き付けら
れるように配置され、映像信号の１フィールド分の情報
がテープ３２上に斜めの１本のトラックに記録されるよ
うになっている。図３において３８Ａ，３８Ｂが映像ト
ラックである。図３の場合、映像信号はインタレース走
査に対応されるものとされており、偶数フィールドに対
応される映像情報のトラックが映像トラック３８Ａ、奇
数フィールドに対応される映像情報のトラックが映像ト
ラック３８Ｂとされている。従って、映像トラック３８
Ａ，３８Ｂによって１表示フレーム分の映像情報が構成
される。前記コントロールトラック３２Ｃには図３に例
示されるようにサーボ制御用の基準信号とされるコント
ロールトラック情報が記憶されている。図３に従えば、
そのコントロールトラック情報は、２本分毎の映像トラ
ックの終端位置を識別できるように設けられている。こ
のコントロールトラック情報は例えばＳとＮの磁気情報
が所定のピッチで記録されて構成され、コントロールヘ
ッド３７Ｂがこれを読み取る。コントロールヘッド３７
Ｂは前記サーボ端子１６に含まれる端子ＣＴＬ（＋），
ＣＴＬ（−）に接続される。

【００３０】前記コントロールトラックの情報はビデオ
テープ上における映像トラックの位置を示す情報とされ
る。ビデオ記録方式の一種である所謂ＶＨＳやβ方式は
コントロールトラックを有するが、８ミリ・ビデオは備
えていない。８ミリ・ビデオの場合には映像トラック内
に映像情報の周波数帯域とは異なる周波数に変調された
情報（トラッキングパイロット信号）が要所に含まれて
おり、この情報がヘッドで読み取られることによって、
コントロールトラック情報と同様に映像トラックの位置
を示す情報として利用される。

【００３１】前記キャプスタンモータ３３及びドラムモ
ータ３６は、その回転速度に応じた周波数の周期信号を
出力するための構成を有する。例えばモータ軸と共に回
転する回転子に多数の磁極がＳ，Ｎの順番で交互に放射
状に配置され、モータと一体に回転する前記磁極の通過
をセンサで検出してサインカーブ又は矩形波状の周期信
号を生成する。ＣＦＧはキャプスタンモータ３３で生成
される周期信号、ＤＦＧはドラムモータで生成される周
期信号である。更に、ドラムモータ３６は、例えば１回
転毎にパルス信号ＤＰＧを出力する構成を有する。

【００３２】本実施例のマイクロコンピュータ１は、キ
ャプスタンモータ３３及びドラムモータ３６の位相及び
速度を規定の状態に制御するためのサーボ制御、そして
モータの加減速処理等のために、当該キャプスタンモー
タ３３及びドラムモータ３６の回転に応じて生成される
周期信号ＣＦＧ，ＤＦＧ及びパルス信号ＤＰＧを入力
し、また、前記コントロールトラック３２Ｃからの読み
取り情報を端子ＣＴＬ（＋），ＣＴＬ（−）に入力す
る。

【００３３】本実施例で説明するＶＴＲ制御の内容は、
（１）キャプスタンモータやドラムモータの回転を定常
状態に維持するためのサーボ制御、（２）サーボ制御の
ための誤差データのサンプリングをＣＦＧのような周期
信号の１周期に２回とする制御、（３）ビデオテープ上
の映像トラックと映像情報の記録再生用ヘッドとの位相
を合わせるための位相制御、（４）キャプスタンモータ
の加減速処理、（５）スロー再生やスチル再生などテー
プの間欠駆動のためのスロートラッキング処理、（６）
ドラムモータからのパルス信号ＤＰＧのパルス検出方向
の切換え、（７）無記録テープ再生時のテープ走行カウ
ント制御、（８）サーボ回路の動作クロックの共通化、
の夫々とされる。

【００３４】《ＶＴＲ制御系》 図４には前記サーボ回
路１５、サーボ端子１６、分周回路１４、ＰＷＭ１１、
及びリロードタイマユニット１０によって構成されるＶ
ＴＲ制御系の詳細が全体的に示される。図４において４
０は前記コントロールヘッド３７Ｂにコントロールトラ
ック情報を書き込むための書込み電流を供給する書込み
アンプ、４１はコントロールヘッド３７Ｂで読み取った
コントロールトラック情報を増幅するための読み取りア
ンプである。４９は、書込みアンプ４０に書込み制御情
報ＲＥＣ−ＣＴＬを供給するＲＥＣ−ＣＴＬ発生回路で
ある。スイッチ回路４２は読み取りアンプ４１の入力と
書込みアンプ４０の出力を接続制御するスイッチ回路で
ある。読み取りアンプ４１のゲインは外付けの抵抗回路
４３によって決定される。再生時に、テープ上に記録さ
れたコントロールパルス情報は、コントロールヘッド３
７Ｂを介して端子ＣＴＬ（＋），ＣＴＬ（−）に入力さ
れる。これによって、読み取りアンプ４１から図３の
（Ｂ）に例示されるようなコントロールパルス信号が得
られる。コントロールパルス信号は、入出力特性にヒス
テリシス特性を有するシュミットトリガ型のアンプ（シ
ュミットアンプ）４５で増幅され且つ波形整形された
後、矩形のパルス信号とされ、これがコントロールパル
ス信号ＰＢ−ＣＴＬとして、ＣＴＬ分周回路１４Ａに入
力される。このＣＴＬ分周回路１４Ａの分周比はＣＰＵ
２によって可変に設定される。ＣＴＬ分周回路１４Ａの
出力信号は、コントロール分周信号ＤＶＣＴＬとして、
サーボ回路１５のキャプスタン位相制御系の位相誤差検
出回路４６に供給される。また、リロードタイマユニッ
ト１０のリロードタイマ（ＲＴＵ−２）１０Ａに送られ
る。リロードタイマ１０Ａは前記コントロール分周信号
ＤＶＣＴＬを用いた後述のスロートラッキング処理に利
用される。

【００３５】キャプスタンモータ３３からの周期信号Ｃ
ＦＧは、シュミットアンプ４７により増幅及び波形整形
されて矩形の周期信号ＣＦＧとして内部に送られる。波
形整形回路により矩形波に整形された周期信号ＣＦＧ
は、ＣＦＧ分周回路１４Ｂで分周され、サーボ制御に利
用される。ＣＦＧ分周回路１４Ｂでは、周期信号ＣＦＧ
の立ち上がりエッジ又は両エッジを選択して分周するこ
とができる。分周比はＣＰＵ２によって可変に設定可能
にされる。ＣＦＧ分周回路１４Ｂは、キャプスタン速度
制御用のＤＶＣＦＧ信号を生成してキャプスタン速度誤
差検出回路４８に送る。また、ＣＦＧ分周回路１４Ｂ
は、ＤＶＣＦＧ２信号を生成してリニアカウンタ（ＬＴ
Ｃ）７に送る。前記リニアカウンタ７はオアゲート５０
を介して前記ＰＢ−ＣＴＬ信号も供給される。これによ
ってリニアカウンタ（ＬＴＣ）７は、後述のテープの走
行カウント処理などを行う。

【００３６】前記シュミットアンプ４７から出力される
周期信号ＣＦＧはリロードタイマユニット（ＲＴＵ−
２）１０Ｂにも供給される。これを受けるリロードタイ
マユニット（ＲＴＵ−２）１０Ｂは、後述の加減速処理
に利用される。

【００３７】キャプスタンモータ３３の前記位相誤差検
出回路４６は、記録時には信号ＤＶＣＦＧ２が供給さ
れ、再生時にはＤＶＣＴＬが供給される。その切換えは
セレクタ５１で行われる。位相誤差検出の基準信号はセ
レクタ５６を介して供給されるＲＥＦ３０Ｐ又はＲＥＦ
３０Ｘとされる。位相誤差検出回路４６から出力される
誤差データはディジタルフィルタ５２で演算されて位相
誤差データが取得される。キャプスタンモータ３３の前
記速度誤差検出回路４８は信号ＤＶＣＦＧの周期に基づ
いて速度誤差データを取得する。ディジタルフィルタ５
３はこの速度誤差データと前記位相誤差データとを加算
し、キャプスタンモータ系の誤差データを演算してＰＷ
Ｍ１１Ｂに与える。ＰＷＭ１１Ｂはその誤差を相殺する
ようにキャプスタンモータ３３の回転速度と位相を制御
するようにＰＷＭ信号ＣＰＷＭのピッチを補正する。Ｐ
ＷＭ信号ＣＰＷＭは外付けされたローパスフィルタ及び
駆動回路を介してキャプスタンモータ３３を制御する。
ディジタルフィルタ５２，５３は、符号付きの整数（誤
差データ）と係数の積和演算をハードウェアによって実
現するためのフィルタ演算回路を内蔵している。キャプ
スタンモータ３３の位相制御系は、キャプスタンモータ
３３がその速度制御系によって規定の速度に到達した後
に動作が開始されることになる。

【００３８】ドラムモータ３６からの周期信号ＤＦＧは
入力アンプ６０で増幅され且つ波形整形され、矩形の周
期信号ＤＦＧとして速度誤差検出回路６１に供給され
る。速度誤差検出回路６１は周期信号ＤＦＧの周期を測
定し、規定回転数との誤差を生成する。その誤差に対し
ては、ＦＧ取付け誤差補正回路６２にてその誤差が補正
される。ＦＧ取付け誤差補正回路６２は、ドラムモータ
からの周期信号ＤＦＧを生成するための磁極の配列ピッ
チのばらつき状態を学習し、そのばらつきによって生ず
る誤差を前記速度誤差検出回路６１からの誤差データか
ら相殺する。

【００３９】ドラムモータ３６からのパルス信号ＤＰＧ
はパルス入力アンプ６３で増幅され且つ矩形に波形整形
され、矩形のパルス信号ＤＰＧとしてヘッドスイッチ回
路６４に供給される。ヘッドスイッチ回路６４はパルス
信号ＤＰＧに基づいて、ヘッドスイッチ信号ＨＳＷを生
成する。ヘッドスイッチ信号ＨＳＷは、表示フレームの
偶数フィールドと奇数フィールドの走査タイミングを示
すための信号であり、記録再生ヘッドの切換えに利用さ
れると共に、位相誤差検出回路６５に供給され、基準信
号ＲＥＦ３０Ｐとの位相比較の対象とされる。位相誤差
検出の詳細については後述する。位相誤差検出回路６５
の出力はディジタルフィルタ６６で演算されて誤差デー
タが取得される。ディジタルフィルタ６７はＦＧ取付け
誤差補正回路６２からの速度誤差データと前記位相誤差
データとを加算し、ドラムモータ系の誤差データを演算
してＰＷＭ１１Ａに与える。ＰＷＭ１１Ａはその誤差を
相殺するようにドラムの回転速度と位相を制御するよう
にＰＷＭ信号ＤＰＷＭのピッチを補正する。ＰＷＭ信号
ＤＰＷＭは外付けされたローパスフィルタ及び駆動回路
を介してドラムモータ３６を制御する。ディジタルフィ
ルタ６６，６７は、符号付きの整数（誤差データ）と係
数の積和演算をハードウェアによって実現するためのフ
ィルタ演算回路を内蔵している。ドラムモータ３６の位
相制御系は、ドラムモータ３６がその速度制御系によっ
て規定の速度に到達した後に動作が開始される。尚、図
４において速度誤差検出回路６１やパルス入力アンプ６
３などの回路ブロックはＣＰＵ２との接続状態が省略さ
れているが、実際には、ＣＰＵ２から制御データがロー
ドされ、さらには演算結果の読出し等が可能にＣＰＵ２
に接続されている。

【００４０】《キャプスタンモータの速度誤差検出》
図５及び図６を参照しながらキャプスタンモータの速度
誤差検出回路４８につて詳述する。図５に例示されるよ
うに、速度誤差検出回路４８は、ＣＰＵ２によって規定
のプリセットデータがロードされるプリセットデータレ
ジスタ４８０、このレジスタ４８０の値がプリセットさ
れ前記動作基準クロック信号φを計数する１６ビットの
カウンタ４８１、このカウンタ４８１の計数値に基づい
て誤差データをラッチする誤差データレジスタ４８２、
及び誤差データをラッチしたことをＣＰＵ２に通知する
ための内部割込み信号ＩＲＲＣＰＳを出力するオアゲー
ト４８３、前記分周信号ＤＶＣＦＧの立ち上がりエッジ
を検出するエッジ検出回路４８５、及びオーバーフロー
フラグ４８４を備えて成る。図６のタイミング図に示さ
れるように、カウンタ４８１に対するプリセット動作と
レジスタ４８２の誤差データラッチ動作は分周信号ＤＶ
ＣＦＧの立ち上がりエッジ検出パルスに同期される。カ
ウンタ４８１へのプリセットデータのロード完了は、特
に制限されないが、分周信号ＤＶＣＦＧの立ち上がりか
らカウンタ４８１の２カウント動作後のタイミングとさ
れる。

【００４１】この実施例に従えば、プリセットデータレ
ジスタ４８０へのプリセットデータは、Ｈ’８０００
（記号Ｈ’は１６進数であることを意味する）を基準と
し、Ｈ’８０００−｛（φ／ＤＶＣＦＧの目標周波数）
−２｝とされる。従って、分周信号ＤＶＣＦＧの周波数
が目的周波数に一致すれば、換言すると、キャプスタン
モータ３３の速度が目標速度に一致すれば、誤差データ
ラッチタイミングにおいてカウンタ４８１の計数値は
Ｈ’８０００（２進数では最上位ビットだけが”１”）
とされる。誤差データレジスタ４８２は、カウンタ４８
１の計数値をＨ’００００基準に変換してラッチする。
そのような変換のためには、カウンタ４８１から誤差デ
ータレジスタ４８２へのデータ転送経路に当該カウンタ
４８１の最上位ビットの論理値を反転させるインバータ
のような論理ゲートを設けることによって実現すること
ができる。誤差データレジスタ４８２にラッチされた誤
差データは符号付きの２進数とされ、速度誤差０を中心
に、キャプスタンモータ３３の速度が規定速度よりも遅
いときは正（＋）の値にされ、速度が規定の速度よりも
速いときは負（−）の値にされる。

【００４２】誤差データレジスタ４８２にラッチされた
誤差データは、前記ディジタルフィルタ５３に与えら
れ、サーボ制御に利用される。

【００４３】また、前記割込み信号ＩＲＲＣＰＳは分周
信号ＤＶＣＦＧの立ち上がり又はカウンタ４８１のオー
バーフロによって活性化される。ＣＰＵ２は割込み信号
ＩＲＲＣＰＳによる通知を受けることにより、レジスタ
４８２から誤差データを読み出すことができる。ＣＰＵ
２は、この誤差データを、サーボ制御中に外乱によって
モータ速度が著しく変化した状態の検出等に利用するこ
とができる。その場合には、例えば、サーボ制御を停止
させて、外乱による速度変化を速やかに修正するための
モータ加速や減速を行うことができる。また、ＣＰＵ２
は、割込み信号ＩＲＲＣＰＳの割込み発生回数を計数す
る事により、後述する位相誤差データをレジスタ４６２
からサンプリングするタイミングを取得することができ
る。

【００４４】尚、速度誤差検出回路４８において周期信
号ＣＦＧを直接用いないのは、ＶＴＲのモータによって
周期信号ＣＦＧの周波数が相違されているからであり、
その相違を分周回路１４Ｂへの分周比の設定で吸収する
ことにより、プリセットデータの設定を一義的に決定で
きるようにする（換言すれば、誤差データのサンプリン
グ周期を一定にする）ためである。また、高速サーチな
どの動作モードでは周期信号ＣＦＧの周波数が通常の数
倍にされるので、このときにも、周期信号ＣＦＧを所望
に分周して用いることにより、誤差データのサンプリン
グ周期を一定にすることができる。

【００４５】《キャプスタンモータの位相誤差検出》
図４に示されるように、キャプスタンモータ３３の前記
位相誤差検出回路４６は、記録時には分周信号ＤＶＣＦ
Ｇ２が供給され、再生時には分周信号ＤＶＣＴＬが供給
される。その切換えはセレクタ５１で行われる。キャプ
スタンモータ３３に対する位相誤差検出の基準信号はＲ
ＥＦ３０Ｘ又はＲＥＦ３０Ｐとされる。ＲＥＦ３０Ｐは
基準信号発生回路５４で生成され、再生時は動作基準ク
ロック信号φに基づいて生成される３０Ｈｚ又は２５Ｈ
ｚの周波数を持つ信号とされ、記録時はＶｓｙｎｃの周
波数の１／２に相当する信号周波数とされる。上記３０
ＨｚはＮＴＳＣ（National TelevisionSystem Committe
e）のカラーテレビ標準方式に対応する場合における１
表示フレームの期間を規定する信号周波数（本実施例で
はインターレース表示を想定しているので垂直同期信号
の半分の周波数に相当される）であり、２５ＨｚはＰＡ
Ｌ（Phase Alternation Line）及びＳＥＣＡＭ（Sequen
tial memory Color Television System）のカラーテレ
ビ標準方式に対応する場合における１表示フレームの期
間を規定する信号周波数である。ＲＥＦ３０ＸはＸ値補
正回路５５で生成される。Ｘ値補正回路５５は、ビデオ
ヘッドとコントロールヘッドの物理的な距離が、異なる
ＶＴＲで記録されたテープを再生する場合、それに内蔵
されたレジスタに補正値を設定することにより、ＲＥＦ
３０Ｐの位相を調整する回路であり、調整された信号が
ＲＥＦ３０Ｘとされる。ＲＥＦ３０Ｐ又はＲＥＦ３０Ｘ
はセレクタ５６で選択されて位相誤差検出回路４６に与
えられる。

【００４６】位相誤差検出回路４６は、前記基準信号
（ＲＥＦ３０Ｐ，ＲＥＦ３０Ｘ）の位相と映像トラック
の位置の位相との誤差を検出する。換言すれば、再生時
は基準信号（ＲＥＦ３０Ｐ，ＲＥＦ３０Ｘ）と分周信号
ＤＶＣＴＬとの位相が規定の位相からどれだけずれてい
るかを検出する。記録時は、コントロールパルスＣＴＬ
の読み取りを行わないのでＣＦＧ信号を分周した信号Ｄ
ＶＣＦＧ２を用い、基準信号（ＲＥＦ３０Ｐ，ＲＥＦ３
０Ｘ）と分周信号ＤＶＣＦＧ２との位相が規定の位相か
らどれだけずれているかを検出する。

【００４７】図７にはキャプスタンモータ３３の位相誤
差検出回路４６の一例が示される。位相誤差検出回路４
６は、ＣＰＵ２によって規定のプリセットデータがロー
ドされるプリセットデータレジスタ４６０、このデータ
レジスタ４６０の値がプリセットされ前記動作基準クロ
ック信号φを計数する２０ビットのカウンタ４６１、こ
のカウンタ４６１の計数値に基づいて誤差データをラッ
チする誤差データレジスタ４６２、及び誤動作検出用の
フリップフロップ４６３を備えて構成される。信号ＲＥ
Ｆ３０Ｐ又はＲＥＦ３０Ｘを選択するセレクタ５６と、
分周信号ＤＶＣＴＬ又はＤＶＣＦＧ２を選択するセレク
タ５１は、記録又は再生に応じてＣＰＵ２がレジスタ２
４６に設定する制御ビットの論理値に従って選択動作を
行う。即ち、記録時にはその制御ビットが論理値”１”
にされ、これによってＤＶＣＦＧ２とＲＥＰ３０Ｐが選
択される。再生時にはその制御ビットが論理値”０”に
され、これによってＤＶＣＴＬとＲＥＰ３０Ｘが選択さ
れる。

【００４８】図８の（Ａ），（Ｂ）にも示されるよう
に、カウンタ４６１に対するプリセット動作はセレクタ
５６から出力される信号ＲＥＦ３０Ｐ又はＲＥＦ３０Ｘ
の立ち上がりに同期され、誤差データレジスタ４６２に
よる誤差データのラッチ動作はセレクタ５１から出力さ
れる信号ＤＶＣＴＬ又はＤＶＣＦＧ２の立ち上がりに同
期される。したがって、カウンタ４６１による計数動作
期間は、再生時においては基準信号ＲＥＦ３０ＸとＰＢ
−ＣＴＬとの位相関係によって決まり（この例におい
て、ＰＢ−ＣＴＬに対するＤＶＣＴＬの分周比は１とさ
れる）、記録時は基準信号ＲＥＦ３０ＰとＤＶＣＦＧ２
との位相関係によって決まりる。このときＤＶＣＦＧ２
はＰＢ−ＣＴＬを代替するためにＣＦＧを分周して生成
された信号であるから、何れの場合にも、カウンタ４６
１による計数動作期間は、基準信号（ＲＥＦ３０Ｐ，Ｒ
ＥＦ３０Ｘ）とキャプスタンモータ３３若しくはコント
ロールトラックとの位相関係によって決定される。した
がって、その期間を一定に規定すれば、キャプスタンモ
ータ３３の位相を所望に制御することができる。この実
施例に従えば、プリセットデータは、特に制限されない
が、Ｈ’８０００を基準とし、Ｈ’８０００−（φ／目
標周波数）とされる。目標周波数とは、再生時は分周信
号ＤＶＣＴＬの目標周波数、記録時は分周信号ＤＶＣＦ
Ｇ２の目標周波数とされる。従って、分周信号ＤＶＣＴ
Ｌ又はＤＶＣＦＧ２の周波数が目的周波数に一致すれ
ば、換言すると、キャプスタンモータ３３の位相が目標
位相に一致すれば、データラッチタイミングにおいてカ
ウンタ４６１の計数値はＨ’８０００とされる。誤差デ
ータレジスタ４６２は、上記同様に、カウンタ４６１の
計数値をＨ’００００基準に変換してラッチする。ラッ
チされた誤差データは符号付きの２進数とされ、位相誤
差０を中心に、キャプスタンモータの位相が規定位相よ
りも遅れているときは正（＋）の値にされ、位相が規定
の位相よりも進んだときは負（−）の値にされる。

【００４９】前記フリップフロップ４６３はカウンタ４
６１のプリセットに同期してリセット状態にされ、誤差
データレジスタ４６２による誤差データのラッチタイミ
ングに同期してセット状態にされる。キャプスタンモー
タ３３が回転していれば、フリップフロップ４６３は交
互にセット／リセット状態を繰り返す。テープ等が詰ま
ったりしてキャプスタンモータ３３の回転が阻害される
と、フリップフロップ４６３はリセット状態にされたま
まとなる。ＣＰＵ２は適宜そのフリップフロップ４６３
の状態を監視し、それがリセット状態に固定されている
か否かによりキャプスタンモータ３３の誤動作を検出す
ることができる。

【００５０】前記誤差データレジスタ４６２にロードさ
れた位相誤差データは、前記ディジタルフィルタ５２に
与えられ、サーボ制御に利用される。

【００５１】また、ＣＰＵ２は、前述のように、割込み
信号ＩＲＲＣＰＳを計数する事によって、分周信号ＤＶ
ＣＴＬやＤＶＣＦＧ２に同期して誤差データが誤差デー
タレジスタ４６２にロードされるタイミングを知ること
ができる。そのタイミングに基づいてレジスタ４６２の
位相誤差データをサンプリングできるＣＰＵ２は、この
誤差データを、サーボ制御中に外乱によってキャプスタ
ンモータの位相が著しく変化した状態の検出等に利用す
ることができる。その場合には、例えば、サーボ制御を
停止させて、外乱による位相変化を速やかに修正するた
めのモータ加速や減速を行うことができる。

【００５２】《ドラムモータの速度誤差検出》 次に図
９及び図１０を参照しながらドラムモータ３６の速度誤
差検出回路６１につて詳述する。図９に例示されるよう
に、速度誤差検出回路６１は、ＣＰＵ２によって規定の
プリセットデータがロードされるプリセットデータレジ
スタ６１０、このデータレジスタ６１０の値がプリセッ
トされ前記動作基準クロック信号φを計数する１６ビッ
トのカウンタ６１１、このカウンタ６１１の計数値に基
づいて誤差データをラッチする誤差データレジスタ６１
２、誤差データをラッチしたことをＣＰＵ２に通知する
ための内部割込み信号ＩＲＲＤＲＭを出力するオアゲー
ト６１３、オーバーフローフラグ６１４、及び周期信号
ＤＦＧのエッジ検出回路６１５を備えて成る。エッジ検
出回路６１には、それが検出すべきエッジが立ち上がり
又は立ち下がりの何れであるかをＣＰＵ２などによって
指示される。

【００５３】図１０のタイミング図（周期信号ＤＦＧの
立ち上がりを選択した場合）に示されるように、カウン
タ６１１に対するプリセット動作とレジスタ６１２の誤
差データラッチ動作は周期信号ＤＦＧに同期される。カ
ウンタ６１１へのプリセットデータのロード完了はＤＦ
Ｇの立ち上がりからカウンタ６１１が２カウントを行っ
た後のタイミングとされる。この実施例に従えば、プリ
セットデータは、特に制限されないが、Ｈ’８０００を
基準とし、Ｈ’８０００−｛（φ／ＤＦＧの目標周波
数）−２｝とされる。従って、ＤＦＧの周波数が目的周
波数に一致すれば、換言すると、ドラムモータ３６の速
度が目標速度に一致すれば、データラッチタイミングに
おいてカウンタ６１１の計数値はＨ’８０００とされ
る。誤差データレジスタ６１２は、上記同様に、カウン
タ６１１の計数値をＨ’００００基準に変換してラッチ
する。ラッチされた誤差データは符号付きの２進数とさ
れ、速度誤差０を中心に、ドラムモータ３６の速度が規
定速度よりも遅いときは正（＋）の値にされ、速度が規
定の速度よりも速いときは負（−）の値にされる。

【００５４】誤差データレジスタ６１２にラッチされた
誤差データは、前記ＦＧ取付け誤差補正回路６２に与え
られ、サーボ制御に利用される。

【００５５】また、前記割込み信号ＩＲＲＤＲＭは周期
信号ＤＦＧ信号の立ち上がり（エッジ検出回路６１５で
選択されているエッジ変化）又はカウンタ６１１のオー
バーフロによって活性化される。ＣＰＵ２は割込み信号
ＩＲＲＤＲＭによる通知を受けることにより、レジスタ
６１２から誤差データを読み出すことができる。ＣＰＵ
２は、この誤差データを、サーボ制御中に外乱によって
モータ速度が著しく変化した状態の検出等に利用するこ
とができる。その場合には、例えば、サーボ制御を停止
させて、外乱による速度変化を速やかに修正するための
モータ加速や減速を行うことができる。また、ＣＰＵ２
は、割込み信号ＩＲＲＤＲＭの割込み発生回数を計数す
る事により、後述する位相誤差データをレジスタ６５２
からサンプリングするタイミングを取得することができ
る。

【００５６】《ドラムモータの位相誤差検出》 位相誤
差検出回路６５は、記録時には、記録する映像信号中の
垂直ブランキング期間がビデオテープの下側に揃うよう
にドラムの位相を制御し、再生時には、記録された映像
トラックを正確にトレースするようにドラムの位相を制
御する。そのために、ドラムモータ３６の位相誤差検出
回路６５において、誤差検出の基準信号はＲＥＦ３０Ｐ
とされ、誤差検出対象信号はヘッドスイッチ信号ＨＳＷ
とされる。ＲＥＦ３０Ｐは再生時において例えば３０Ｈ
ｚの周波数を持ち、記録時にはＶｓｙｎｃ／２の周波数
を持つ。ヘッドスイッチ信号ＨＳＷのエッジ変化タイミ
ングは、垂直ブランキング期間に対応するタイミングを
持つ。位相誤差検出回路６５は、前記基準信号ＲＥＦ３
０Ｐの変化タイミングとヘッドスイッチ信号ＨＳＷの所
定のエッジ変化タイミングとの位相関係に基づいて、ド
ラムの位相が規定の位相からどれだけずれているかを検
出する。

【００５７】図１１にはドラムモータの位相誤差検出回
路６５の一例が示される。位相誤差検出回路６５は、Ｃ
ＰＵ２によって規定のプリセットデータがロードされる
プリセットデータレジスタ６５０、このデータレジスタ
６５０の値がプリセットされプリセットされた値を起点
に前記動作基準クロック信号φを計数する２０ビットの
カウンタ６５１、このカウンタ６５１の計数値に基づい
て誤差データをラッチする誤差データレジスタ６５２、
誤動作検出用のフリップフロップ６５３、及びエッジ検
出回路６５４を備えて構成される。エッジ検出回路６５
４はヘッドスイッチ信号ＨＳＷの立ち上がりエッジを検
出する。

【００５８】図１２の（Ａ），（Ｂ）にも示されるよう
に、カウンタ６５１に対するプリセット動作は信号ＲＥ
Ｆ３０Ｐの立ち上がりに同期され、誤差データレジスタ
６５２による誤差データのラッチ動作はヘッドスイッチ
信号ＨＳＷの立ち上がりに同期される。したがって、カ
ウンタ６５１による計数動作期間は、ＲＥＦ３０Ｐとヘ
ッドスイッチ信号ＨＳＷとの位相関係によって決まる。
したがって、その期間を一定に規定すれば、ドラムの位
相を所望に制御することができる。この実施例に従え
ば、プリセットデータは、特に制限されないが、Ｈ’８
０００を基準とし、Ｈ’８０００−（φ／ＤＰＧの目標
周波数）とされる。前記ヘッドスイッチ信号ＨＳＷは前
述のようにパルス信号ＤＰＧに基づいて生成され、その
信号周波数はパルス信号ＤＰＧの信号周波数と同じであ
る。従って、パルス信号ＤＰＧの周波数が目的周波数に
一致すれば、換言すると、ドラムの位相が目標位相に一
致すれば、データラッチタイミングにおいてカウンタ６
５１の計数値はＨ’８０００とされる。誤差データレジ
スタ６５２は、上記同様に、カウンタ６５１の計数値を
Ｈ’００００基準に変換してラッチする。ラッチされた
誤差データは符号付きの２進数とされ、位相誤差０を中
心に、ドラムモータ３６の位相が規定位相よりも遅れて
いるときは正（＋）の値にされ、位相が規定の位相より
も進んでいるときは負（−）の値にされる。

【００５９】前記フリップフロップ６５３はカウンタ６
５１のプリセットに同期してリセット状態にされ、誤差
データレジスタ６５２による誤差データのラッチタイミ
ングに同期してセット状態にされる。ドラムモータ３６
が回転していれば、フリップフロップ６５３は交互にセ
ット／リセット状態を繰り返す。テープ等が詰まったり
してドラムモータ３６の回転が阻害されると、フリップ
フロップ６５３はリセット状態にされたままとなる。Ｃ
ＰＵ２は適宜そのフリップフロップ６５３の状態を監視
し、それがリセット状態に固定されているか否かにより
ドラムモータ３６の誤動作を検出することができる。

【００６０】前記誤差データレジスタ６５２にロードさ
れた位相誤差データは、前記ディジタルフィルタ６６に
与えられ、サーボ制御に利用される。

【００６１】また、ＣＰＵ２は、前述のように、割込み
信号ＩＲＲＤＲＭを計数する事によって、ＨＳＷ（＝Ｄ
ＰＧ）に同期して誤差データが誤差データレジスタ６５
２にロードされるタイミングを知ることができる。その
タイミングに基づいてレジスタ６５２の位相誤差データ
をサンプリングできるＣＰＵ２は、この誤差データを、
サーボ制御中に外乱によってドラムモータの位相が著し
く変化した状態の検出等に利用することができる。その
場合には、例えば、サーボ制御を停止させて、外乱によ
る位相変化を速やかに修正するためのモータ加速や減速
を行うことができる。

【００６２】《両エッジでの誤差データサンプリング》
ＤＶＣＦＧなどの周期信号の立ち上がり及び立ち下が
りの両方のエッジ変化に同期してサーボ制御のための誤
差データをサンプリングするための構成について説明す
る。ここでは、キャプスタンモータの速度誤差検出に適
用した場合を一例として説明する。図１３には両方のエ
ッジで誤差データをサンプリングするための実施例が示
される。図１３の（Ａ）において４８Ａ，４８Ｂは速度
誤差検出回路であり、図５に基づいて説明した速度誤差
検出回路４８と同じ回路構成を有する。一方の速度誤差
検出回路４８Ａには、前記分周信号ＤＶＣＦＧに代え
て、当該信号ＤＶＣＦＧの立ち上がりエッジを検出して
検出パルスを出力するエッジ検出回路７０Ａの出力が供
給される。他方の速度誤差検出回路４８Ｂには、前記分
周信号ＤＶＣＦＧに代えて、当該信号ＤＶＣＦＧの立ち
下がりエッジを検出して検出パルスを出力するエッジ検
出回路７０Ｂの出力が供給される。したがって、図１４
に示されるように、ＤＶＣＦＧに対し、その立ち上がり
エッジに同期した速度誤差データの検出周期と、その立
ち下がりエッジに同期した速度誤差データの検出周期と
は、分周信号ＤＶＣＦＧの大凡半周期ずれることにな
る。速度誤差検出回路４８Ａ，４８Ｂにおける誤差デー
タの検出動作は図５で説明した通り分周信号ＤＶＣＦＧ
の１周期単位で行われる。したがって、夫々の速度誤差
検出回路４８Ａ，４８Ｂのプリセットデータレジスタ４
８０にセットすべきデータは双方の速度誤差検出回路４
８Ａ，４８Ｂで共に同じである。さらに、速度誤差検出
回路４８Ａと４８Ｂにおける誤差データの取得タイミン
グは相互にＤＶＣＦＧの大凡半周期ずらされることにな
る。夫々の誤差検出回路４８Ａ，４８Ｂは、誤差データ
取得タイミングに同期して夫々に固有の内部割込み信号
ＩＲＲＣＰＳＡ，ＩＲＲＣＰＳＢをＣＰＵ２に向けて出
力する。ディジタルフィルタ５３はＤＶＣＦＧの大凡半
周期毎にキャプスタンモータ３３の速度誤差データを誤
差データレジスタから取得することができる。これによ
り、キャプスタンモータ３３の速度サーボ制御をＤＶＣ
ＦＧの一方のエッジに同期して行う場合に比べてその実
行回数を２倍にできる。

【００６３】サーボの実行回数を２倍にするには、図５
の構成においてＤＶＣＦＧの立ち上がり及び立ち下がり
の双方のエッジを検出するエッジ検出回路を設け、図１
５に示されるように、検出されたエッジ毎に誤差データ
を取得することによっても実現できる。しかしながら、
その場合には、分周信号ＤＶＣＦＧのデューティー比が
５０％からずれると、それによる誤差がプリセットデー
タには反映されずに、誤差データレジスタの誤差データ
に含まれるようになって、サーボ制御の精度が低下され
る。これに対し、図１３の（Ａ）に示される構成では、
夫々の誤差データの取得サイクルは、図１４の（１）〜
（４）のそれぞれに例示されるように分周信号ＤＶＣＦ
Ｇの１周期の期間であるから、分周信号ＤＶＣＦＧのデ
ューティー比にばらつきがあっても、取得される誤差デ
ータには何等影響を与えず、その結果として、より高精
度なサーボ制御を簡単に実現できる。更に、各サンプリ
ングは交互に行われ、実際のサンプリング周期は一方の
エッジだけでサンプリングする場合と変わらないため、
ゲインが上がる。図１５のような手法ではＤＶＣＦＧの
デューティー比を高精度化するために高価なアンプを用
いたりしなければならず、コストアップにつながる。

【００６４】図１３の（Ｂ）に示される構成は、一つの
誤差データレジスタ４８２に、立ち上がり及び立ち下が
りの夫々のエッジ変化に同期して誤差データを取得する
場合の実施例である。分周信号ＤＶＣＦＧの立ち上がり
エッジ検出系には前記エッジ検出回路７０Ａ，カウンタ
４８１Ａ、プリセットデータレジスタ４８０Ａが設けら
れ、ＤＶＣＦＧの立ち下がりエッジ検出系には前記エッ
ジ検出回路７０Ｂ，カウンタ４８１Ｂ、プリセットデー
タレジスタ４８０Ｂが設けられている。カウンタ４８１
Ａ，４８１Ｂに対するデータプリセットのタイミング
は、７０Ａ，７０Ｂからのエッジ検出パルスに同期さ
れ、図５の場合と同様に２カウント後のタイミングでプ
リセットが完了される。誤差データレジスタ４８２のラ
ッチタイミングは、オアゲート７１を介することにより
７０Ａ，７０Ｂからのエッジ検出パルスの何れにも同期
される。このとき、カウンタ４８１Ａ又は４８１Ｂのど
ちらの出力をラッチするかは、７０Ａ，７０Ｂからのエ
ッジ検出パルスによってスイッチ制御されるスイッチ７
２Ａ，７２Ｂで選択される。この構成においても（Ａ）
の場合と同様の効果を得ることができる。

【００６５】図１６には周期信号の立ち上がり及び立ち
下がりの両方のエッジ変化に同期してサーボ制御のため
の誤差データをサンプリングするための更に別の実施例
が示される。この実施例もキャプスタンモータ３３の速
度誤差検出を一例とする。この実施例はフリーランニン
グタイマ９を用いるものであり、フリーランニングカウ
ンタ９００の出力を、分周信号ＤＶＣＦＧの立ち上がり
及び立ち下がりの夫々に同期して前後２回サンプリング
し、そのサンプリングデータを例えばＣＰＵ２で演算し
て誤差データを取得するものである。９０１Ａは分周信
号ＤＶＣＦＧの立ち上がりエッジを検出してパルス信号
を出力するエッジ検出回路、９０１Ｂは分周信号ＤＶＣ
ＦＧの立ち下がりエッジを検出してパルス信号を出力す
るエッジ検出回路である。直列接続された２段のレジス
タ９０２Ａ，９０３Ａは、それぞれマスタ段とスレーブ
段を備えたマスタ・スレーブの構成を有するラッチで構
成され、前記エッジ検出回路９０１Ａから出力されるパ
ルス信号に同期して入力のラッチ動作を行う。従って、
レジスタ９０２Ａは分周信号ＤＶＣＦＧが立ち上がり変
化したときの前記フリーランニングカウンタ９００の今
回の計数値をラッチし、レジスタ９０３Ａはレジスタ９
０２Ａがラッチしていた計数値を保持する。同様に、直
列接続された２段のレジスタ９０２Ｂ，９０３Ｂは、そ
れぞれマスタ段とスレーブ段を備えたマスタ・スレーブ
の構成を有するラッチで構成され、前記エッジ検出回路
９０１Ｂから出力されるパルス信号に同期して入力のラ
ッチ動作を行う。従って、レジスタ９０２Ｂは分周信号
ＤＶＣＦＧが立ち下がり変化したときの前記フリーラン
ニングカウンタ９００の今回の計数値をラッチし、レジ
スタ９０３Ｂはレジスタ９０２Ｂがラッチしていた計数
値を保持する。

【００６６】図１７において、立ち上がりエッジ検出系
において、時刻ｔ１ではレジスタ９０２Ａ←計数データ
Ｃ、レジスタ９０３Ａ←計数データＡ、時刻ｔ３ではレ
ジスタ９０２Ａ←計数データＥ、レジスタ９０３Ａ←計
数データＣ、のようにしてデータを順次ラッチする。同
様に、立ち下がりエッジ検出系において、時刻ｔ２では
レジスタ９０２Ｂ←計数データＤ、レジスタ９０３Ｂ←
計数データＢ、時刻ｔ４ではレジスタ９０２Ｂ←計数デ
ータＦ、レジスタ９０３Ｂ←計数データＤ、のようにし
てデータを順次ラッチする。

【００６７】ＣＰＵ２は前記レジスタ９０２Ａ，９０２
Ｂ，９０３Ａ，９０３Ｂの値を任意に読み出すことがで
きる。ＣＰＵ２は前記レジスタ９０２Ａ，９０２Ｂ，９
０３Ａ，９０３Ｂに格納されているデータを用いて誤差
データの演算を行う。その演算手法は、前記直列２段の
夫々のレジスタに保持された前後２回分の計数値に対
し、今回の計数値が前回の計数値よりも大きい（今回の
カウント値＞前回のカウント値）場合、例えば図１７の
データＣとＥ、データＤとＦであるような場合には、今
回の計数値から前回の計数値を差し引いた値と目標計数
値との差（今回のカウント値−前回のカウント値−目標
計数値）を誤差データとして取得する。今回の計数値が
前回の計数値よりも小さい（今回のカウント値＜前回の
カウント値）場合、例えば図１７のデータＡとＣ、デー
タＢとＤであるような場合には、前回の計数値の２の補
数に今回の計数値を加算した値と目標値との差を誤差デ
ータとして取得する。その演算手法はＣＰＵ２の動作プ
ログラムによって規定される。ハードウェアロジックに
よってそのような演算回路を構成することも可能であ
る。そのようにして演算された誤差データは、図１７に
も示されるように、分周信号ＤＶＣＦＧの大凡半周期毎
に取得される。したがって、上記実施例と同様に、ＤＶ
ＣＦＧのデューティー比にばらつきがあっても、取得さ
れる誤差データには何等影響を受けずに、ＤＶＣＦＧの
両方のエッジ変化毎に誤差データを簡単に得ることがで
き、これによってより高精度なサーボ制御を簡単に実現
できる。

【００６８】《ＦＧモータの加減速処理》 スロー再生
やスチル再生などの間欠動作では、キャプスタンモータ
３３の急加速、急停止を行う必要がある。キャプスタン
モータ３３に代表されるようなＦＧモータ（回転に応じ
た周期信号を出力する構成を有するモータ）の回転速度
が、加速又は減速時に、規定速度に達したことを確認す
るための加減速処理について、キャプスタンモータ３３
の制御を一例として説明する。

【００６９】図１８にはキャプスタンモータ３３の加減
速処理回路の一実施例が示される。この加減速処理回路
は、前記リロードタイマユニット（ＲＴＵ−２）１０Ｂ
に含まれる。１００はＣＰＵ２によってデータが設定さ
れるリロードレジスタ、１０１はリロードレジスタ１０
０に格納されている値がプリセットされプロセットされ
た値を起点として前記動作基準クロック信号φを計数す
るダウンカウンタである。ダウンカウンタ１０１のプリ
セットタイミングは周期信号ＣＦＧの立ち上がりエッジ
の検出パルスに同期される。即ち周期信号ＣＦＧの立ち
上がりエッジがダウンカウンタ１０１に対するデータの
リロード信号とされる。周期信号ＣＦＧのエッジ検出パ
ルスは周期信号ＣＦＧの立ち上がりエッジの検出回路１
０７で生成される。１０２はセット・リセット型のフリ
ップフロップであり、ダウンカウンタ１０１のアンダー
フロー信号ＵＤＦ（ハイレベル）によってセット状態に
され、周期信号ＣＦＧがディレイ回路１０４によって遅
延された信号によってリセット状態にされる。セット状
態においてハイレベルを出力する前記フリップフロップ
１０２の出力Ｑは反転されてアンドゲート１０３の一方
の入力とされ、その他方の入力はＣＦＧとされる。アン
ドゲート１０３のハイレベル出力は加速処理においては
その終了を、前記ダウンカウンタ１０１のハイレベルの
アンダーフロー信号ＵＤＦは減速処理においてその終了
を意味する。双方の信号はセレクタ１０５で選択され、
選択された信号がＣＰＵ２への内部割込み信号ＩＲＲＡ
Ｂとされる。セレクタ１０５の選択は、ＣＰＵ２から与
えられる加速／減速の制御ビット１０６の論理値によっ
て決定される。

【００７０】前記ディレイ回路１０４のディレイ時間は
周期信号ＣＦＧのエッジ検出パルスのハイレベルパルス
期間よりも長い期間とされるので、ＣＦＧのエッジ検出
パルスによってフリップフロップ１０２がリセット状態
にされたときはアンドゲート１０３に入力されるＣＦＧ
エッジ検出パルスは最早ローレベルにされている。従っ
て、次にＣＦＧエッジ検出パルスがハイレベルにパルス
変化されたとき、フリップフロップ１０２の状態がその
ままリセット状態を維持していれば、アンドゲート１０
３はハイレベルを出力し（加速完了）、既にセット状態
に反転されていればローレベル出力のままにされる（加
速未完）。前記リロードレジスタ１００には、加速又は
減速時に、加速又は減速完了とするＣＦＧ周波数に応ず
る規定のデータ（φの計数値）が設定さる。加速処理に
おいて、リロードレジスタ１００に設定される規定のデ
ータは例えば、周期信号ＣＦＧの目標とする規定周波数
よりも２５％程度低い周波数に相当するデータとされ
る。加速が完了していないときは、図１９の（Ａ）に示
されるように、ダウンカウンタ１０１は、次のＣＦＧエ
ッジ検出パルスが発生する前にアンダーフローし、アン
ダーフロー信号ＵＤＦによってフリップフロップ１０２
をセット状態に反転する。その結果、加速が完了してい
ない状態ではアンドゲート１０３の出力はローレベルに
維持される。一方、周期信号ＣＦＧが規定の周波数に到
達すると、図１９の（Ａ）に示されるように、ダウンカ
ウンタ１０１は、次のＣＦＧエッジ検出パルスが発生し
た時点においてアンダーフローしておらず、これによっ
てフリップフロップ１０２はリセット状態を維持し、当
該次のＣＦＧエッジ検出パルスが発生した時点において
アンドゲート１０３の出力がハイレベルに反転される。
加速処理ではセレクタは制御ビット１０６によりアンド
ゲート１０３の出力を選択しており、アンドゲート１０
３のハイレベルへの変化が内部割込み信号ＩＲＲＡＢと
してＣＰＵ２に与えられる。これによってＣＰＵ２は加
速処理においてキャプスタンモータ３３が規定の速度に
到達したこと検出する。加速処理中においてＣＰＵ２
は、特に制限されないが、図４に示されるＰＷＭ１１Ｂ
に、キャプスタンモータ３３の急加速に必要なデータを
設定してキャプスタンモータ３３を駆動する制御を行っ
ている。前記内部割込み信号ＩＲＲＡＢにてキャプスタ
ンモータ３３が規定の速度に到達したことが通知される
と、ＣＰＵ２は、そのキャプスタンモータ３３の速度を
今度は一定に保つための前述したサーボ制御に移行した
り、或いは、後述の間欠動作のための処理を行う。

【００７１】減速処理において、リロードレジスタ１０
０に設定される規定のデータは例えば、周期信号ＣＦＧ
の目的とする規定周波数よりも２５％程度高い周波数に
相当するデータとされる。減速が完了していないとき
は、図１９の（Ｂ）に示されるように、ダウンカウンタ
１０１は、アンダーフロする前に次のＣＦＧエッジ検出
パルスによってリロードされる。キャプスタンモータ３
３が規定の速度に減速完了されれば、次のＣＦＧ検出パ
ルスが発生される前にダウンカウンタ１０１がアンダー
フロする。減速処理ではセレクタ１０５は制御ビット１
０６によりアンダーフロー信号ＵＤＦの出力を選択して
おり、当該アンダーフロー信号ＵＤＦのハイレベルへの
変化が内部割込み信号ＩＲＲＡＢとしてＣＰＵ２に与え
られる。これによってＣＰＵ２は減速処理においてキャ
プスタンモータ３３が規定の速度に到達したこと検出す
る。減速処理中においてＣＰＵ２は、特に制限されない
が、図４に示されるＰＷＭ１１Ｂに、キャプスタンモー
タ３３を逆転させるのに必要なデータを設定してキャプ
スタンモータ３３を制動駆動している。前記内部割込み
信号ＩＲＲＡＢにてキャプスタンモータ３３が規定の速
度に到達したことが通知されると、ＣＰＵ２は、例えば
そのキャプスタンモータを停止させるための制御を行っ
たり、ビデオテープの速度を標準速度から１／３の速度
に減速した後のサーボ制御への移行等の処理を行う。

【００７２】上記加減速処理によれば、ＣＦＧの周期が
規定の周期（リロードレジスタ１００に設定される値に
よって特定される周期）よりも長いか短いかによって、
加速又は減速の完了を内部割込み信号ＩＲＲＡＢで通知
することができる。したがって、ＣＰＵ２は、その通知
を参照するだけで、換言すれば、カウンタの計数値を毎
回参照する手間を要することなく、加速又は減速処理の
完了を認識でき、キャプスタンモータ３３の加速又は減
速処理におけるＣＰＵ２の負担を軽減することができ
る。更に、ＣＰＵ２は優先すべき他の処理が間に合わな
くなる事態を生じない。このような加減速処理の対象は
ＣＦＧを発生するキャプスタンモータ３３に限らず、Ｄ
ＦＧに基づくドラムモータ３６の加減速処理はもとよ
り、その他各種ＦＧモータの加減速制御に適用すること
ができる。

【００７３】《スロートラッキング処理》 ＶＴＲのス
ロー再生やスチル再生等の特殊再生において、ビデオテ
ープを走行駆動するキャプスタンモータ３３は、トラッ
ク単位で起動・停止制御される必要がある。このときの
キャプスタンモータ３３の加減速処理は図１８及び図１
９で説明した制御を用いることができる。このとき、キ
ャプスタンモータ３３の起動・停止位置を制御するため
に、前記減速処理によるキャプスタンモータ３３の逆転
制動の開始タイミングを決定する処理がスロートラッキ
ング処理である。

【００７４】図２０にはスロートラッキング回路の一実
施例が示される。このスロートラッキング回路は、前記
リロードタイマユニット（ＲＴＵ−１）１０Ａに含まれ
る。１１０は内部バスを介してＣＰＵ２によってデータ
が設定されるリロードレジスタである。１１１はリロー
ドレジスタ１１０に格納されている値がプリセットされ
プロセットされた値を起点として前記動作基準クロック
信号φを計数するダウンカウンタである。ダウンカウン
タ１１１のプリセットタイミング（ダウンカウンタの計
数動作開始タイミング）は、分周信号ＤＶＣＴＬの立ち
上がりエッジの検出パルスに同期される。即ち分周信号
ＤＶＣＴＬの立ち上がりエッジがダウンカウンタ１１１
に対するデータのリロード信号とされる。分周信号ＤＶ
ＣＴＬのエッジ検出パルスはＤＶＣＴＬの立ち上がりエ
ッジの検出回路１１３で生成される。スロートラッキン
グ処理において前記ＣＴＬ分周回路１４Ａの分周比はＣ
ＰＵ２によって１に設定されるので、この処理で利用さ
れるＤＶＣＴＬはＣＴＬと実質的に同じである。１１２
はセット・リセット型のフリップフロップであり、ダウ
ンカウンタ１１１のアンダーフロー信号ＵＤＦ（ハイレ
ベル）によってリセット状態にされ、ＤＶＣＴＬのエッ
ジ検出パルス（ハイレベルパルス）によってセット状態
にされる。前記フリップフロップ１１２の出力Ｑは、Ｃ
ＰＵ２への内部割込み信号ＩＲＲＳＴとされる。ＣＰＵ
２は、ＤＶＣＴＬの立ち上がり変化を基準にスロートラ
ッキングのための減速処理を開始するための時間に応ず
る規定のデータ（φの計数値）を前記リロードレジスタ
１１１に設定する。その後、ＤＶＣＴＬの立ち上がり変
化によってレジスタ１１０の値がダウンカウンタ１１１
にロードされて当該ダウンカウンタ１１１が計数動作を
開始する。計数動作開始から規定の時間が経過すると、
ダウンカウンタ１１１のアンダーフロー信号ＵＤＦが活
性化され、フリップフロップ１１２がリセット状態にさ
れる。ＣＰＵ２は、フリップフロップ１１２のリセット
状態に応じて内部割込み信号ＩＲＲＳＴがハイレベルか
らローレベルへ変化するのを検出して前記キャプスタン
モータ３３の減速処理を開始する。

【００７５】図２１にはスロー再生時におけるキャプス
タンモータ３３の加速処理、スロートラッキング処理、
及び減速処理の一連のタイミング例が示されている。加
速減速による規定の速度への到達の検出は前記加減速処
理回路（ＲＴＵ−２）１０Ｂを用い、減速処理開始まで
のスロートラッキングの時間はスロートラッキング回路
（ＲＴＵ−１）１０Ａで計測する。前述のようにＣＰＵ
２がリロードレジスタ１００に加速処理の規定データを
ロードして加速処理を開始し（時刻ｔ０）、それによっ
てキャプスタンモータ３３の速度が規定の速度に到達す
ると（時刻ｔ１）、ＣＰＵ２が割込み信号ＩＲＲＡＢに
てそれを検出し、キャプスタンモータ３３に対する駆動
電流の供給を停止（Ｈｉ−Ｚ）させる。この状態でキャ
プスタンモータは慣性で回転し続ける。その後、ＣＰＵ
２はリロードレジスタ１１０のスロートラッキングディ
レイの規定時間に応ずる規定のデータをロードする。そ
してＤＶＣＴＬ（＝ＣＴＬ）の立ち上がりエッジが検出
されるとレジスタ１１０の規定データがダウンカウンタ
１１１にリロードされて計数動作が開始され、それによ
って規定の時間が経過すると（時刻ｔ３）、ＣＰＵ２は
割込み信号ＩＲＲＳＴにてそれを検出し、キャプスタン
モータ３３の減速処理を開始する。減速処理においてＣ
ＰＵ２は、キャプスタンモータ３３を逆転（制動）させ
る極性をもって駆動電流を供給させると共に、リロード
レジスタ１００に減速処理の規定データをロードする。
これによってキャプスタンモータ３３の速度が規定の速
度に減速されると（時刻ｔ４）、ＣＰＵ２が割込み信号
ＩＲＲＡＢにてそれを検出し、キャプスタンモータ３３
に対する駆動電流の供給を停止（Ｈｉ−Ｚ）させる。

【００７６】例えばビデオテープの走行制御が停止され
たとき、ビデオヘッドは図３の（Ａ）に例示されるよう
に、２本分の映像トラックに跨ってトレースを行う。図
３の（Ａ）においてハッチングを付して示されたトレー
ス領域の中央部が２本の映像トラックの間に領域に跨る
場合には、再生表示画面の中央の走査線領域部分の画像
が乱れることになる。キャプスタンモータ３３が停止し
たとき、ドラム３６に対する映像トラックの位置は、ス
ロートラッキングディレイを決定する規定データ（リロ
ードレジスタ１１０にロードされる規定データ）と減速
処理においてリロードレジスタ１００にロードされる規
定データによって、所望に制御することができる。そし
て、スロートラッキングディレイにおけるディレイ計測
の起点はコントロールパルスに応ずる信号ＤＶＣＴＬ
（＝ＣＴＬ）の立ち上がり変化に同期されるタイミング
であり、それによって得られるディレイ時間はビデオテ
ープ上の映像トラックの位置を示す情報（コントロール
トラック情報若しくはコントロールパルス）と関連付け
られている。これにより、ビデオテープの停止時にビデ
オヘッドが映像トラックに対してトレースする位置を所
望に決定できる。したがって、複数の映像トラックに跨
ったトレースにおいて、跨る位置をヘッドトレース位置
の中央部からずらして端側にすることができる。端側の
トレース位置は表示画面上の上又は下側の走査線位置に
対応され、スロー再生やスチル再生時などにおける表示
性能の劣化を低減することができる。

【００７７】《無記録テープに対するテープ走行カウン
ト制御》 ＶＨＳ又はβ方式のＶＴＲにおいてテープ走
行カウントはコントロールトラックから読み取ったＣＴ
Ｌのようなコントロールパルスを計数して行う。８ミリ
ビデオ方式の場合には、前記トラッキングパイロット信
号から得られる信号を計数して行うことができる。コン
トロールトラック情報やトラッキングパイロット信号が
記録されていない無記録テープに対しては、再生動作時
にそれらを利用したテープ走行カウントを行うことがで
きない。ここでは、無記録テープに対してもテープ走行
カウントを可能にする実施例を説明する。

【００７８】本実施例においてテープ走行カウント（テ
ープカウントとも称する）は前記リニアカウンタ（ＬＴ
Ｃ）７を用いて行う。図２２にはリニアカウンタ７の一
例ブロック図が示される。図において７００はリニアタ
イムカウンタ（ＬＴＭ）であり、モードレジスタ（ＬＭ
Ｒ）７０１の設定データに従ってダウンカウンタ又はア
ップカウンタとして機能される。このリニアタイムカウ
ンタ７００は、プリスケーラ（ＰＳＳ）７０４の出力ク
ロック信号、前記ＤＶＣＦＧ２又はＰＢ−ＣＴＬを計数
する。その何れを計数クロックとするかは、モードレジ
スタ７０１から指示を受けるセレクタ７０５が選択す
る。７０２はリロード／コンペアマッチレジスタ（ＲＣ
Ｒ）であり、前記リニアカウンタ７００へのプリセット
データのリロード、又は比較器７０３によるリニアカウ
ンタ７００の計数値との比較対象データの保持に利用さ
れる。プリスケーラ７０４は前記動作基準クロック信号
φを分周してφ／３２，φ／６４を出力する。

【００７９】リニアカウンタ７においてモードレジスタ
７０１に設定可能な動作モードは、第１乃至第３動作モ
ードとされ、夫々においてリニアタイムカウンタ７００
の計数対象クロック信号をセレクタで選択することが可
能にされる。それらの指定はＣＰＵ２がモードレジスタ
７０１に指定する。前記第１の動作モードは、リニアタ
イムカウンタ７００のアップカウント時にコンペアマッ
チ（リニアタイムカウンタ７００の計数値とリロード／
コンペアマッチレジスタ７０２の設定値との比較器７０
３による一致検出＝Match Clear）によってリニアタイ
ムカウンタ７００をクリアし、信号ＩＲＲＬＩＣにてＣ
ＰＵ２に内部割込みを発生する動作を指定する。第２の
動作モードは、リニアタイムカウンタ７００のアップカ
ウント時に前記リロード／コンペアマッチレジスタ７０
２の値が初期値（Ｈ’００）とされている場合にはリニ
アタイムカウンタ７００のオーバーフロー（ＯＶＦ）
で、信号ＩＲＲＬＩＣにてＣＰＵ２に内部割込みを発生
する動作を指定する。第３動作モードは、リニアタイム
カウンタ７００のダウンカウント時に当該カウンタ７０
０のアンダーフロー（ＵＤＦ）でリロード／コンペアマ
ッチレジスタ７０２の設定値をリニアタイムカウンタ７
００にリロードすると共に、信号ＩＲＲＬＩＣにてＣＰ
Ｕ２に内部割込みを発生する動作を指定する。各動作モ
ードにおけるリニアカウンタの動作例は図２３に示され
る。

【００８０】前記割込み信号ＩＲＲＬＩＣは、リニアタ
イムカウンタ７００から出力されるオーバフロー信号Ｏ
ＶＦ／アンダーフロー信号ＵＤＦと、一致検出信号Matc
h Clearとを２入力とするオアゲート７０６より出力さ
れる。

【００８１】テープカウントには前記第３の動作モード
を利用する。記録済みテープの場合にはコントロールト
ラックが存在するので、リニアタイムカウンタ７００に
よる計数対象クロック信号として再生時のコントロール
パルス信号ＰＢ−ＣＴＬを指定する。この動作モードに
おいてＣＰＵ２はリロード／コンペアマッチレジスタ７
０２に所定の規定値データを設定し、その規定値データ
に応ずる長さ分だけテープが走行される毎にＣＰＵ２は
信号ＩＲＲＩＣによる割込みを受け付け、割込みを受け
付ける毎にテープの走行距離又は時間を演算してテープ
カウントを行う。無記録テープに対するテープカウント
の場合は、テープからコントロールパルスを検出できな
いので、リニアタイムカウンタ７００による計数対象ク
ロック信号としてＤＶＣＦＧ２を指定する。この動作モ
ードにおいてＣＰＵ２はリロード／コンペアマッチレジ
スタ７０２に所定の規定値データを設定し、その規定値
データに応ずる量だけキャプスタンモータ３３が回転さ
れる毎にＣＰＵ２は信号ＩＲＲＩＣによる割込みを受け
付け、割込みを受け付ける毎にテープの走行距離又は時
間を演算してテープカウントを行うことができる。

【００８２】本実施例では分周比可変の分周回路１４Ｂ
により周期信号ＤＶＣＦＧ２は周期信号ＰＢ−ＣＴＬの
周期に一致されている。したがって、記録テープ又は無
記録テープの何れを再生する場合にも、ＣＰＵ２がレジ
スタ７０２にロードする規定値データを同じデータとす
ることができる。したがって、記録テープ又は無記録テ
ープの何れに対しても、カウンタ７００の計数状態に基
づいてテープカウントを行うＣＰＵ２の処理を共通化す
ることができる。

【００８３】無記録テープであるか否かは、映像トラッ
クからの読み取り信号の周波数が実質的にノイズとみな
される帯域であるか否かをＣＰＵ２が判定して認識でき
る。或いは、コントロールパルスの有無を検出して判定
することも可能である。例えば後者の場合には、図２２
のリニアカウンタ７にコンペアマッチを行う第１の動作
モードを設定してコントロールパルスの有無を検出でき
る。例えばＣＰＵ２は、リロード／コンペアマッチレジ
スタ７０２に適当な値を設定した後、モードレジスタ７
０１によってＰＢ−ＣＴＬを用いた第１の動作モードに
よる動作を開始させ、これに並行して別のタイマを用い
て計時動作を行い、それによって把握される所定時間が
経過するまでに、コンペアマッチ（リニアタイムカウン
タ７００の計数値とリロード／コンペアマッチレジスタ
７０２の設定値との比較器７０３による一致検出＝Matc
h Clear）による割込みが発生されない場合には、コン
トロールパルスが発生されていない、即ち、そのビデオ
テープは無記録であると判定する。このような判定結果
を用いることにより、ＣＰＵ２はテープカウント動作に
おいて、上記ＤＶＣＦＧ２を用いるかＰＢ−ＣＴＬを用
いるかを決定してコントロールレジスタ７０１を設定す
る。

【００８４】《ＤＰＧのパルス検出方向の切換え》 前
記パルス信号ＤＰＧの波形としては、図２５の（Ａ）に
示されるような立ち下がりパルスとされるもの、又は図
２５の（Ｂ）に示されるような立ち上がりパルスとされ
るものがある。何れの波形が用いられるかはＶＴＲの機
種などによってまちまちである。その何れに対しても図
２５の（Ｃ）に示されるような内部パルスを生成して前
述の位相制御などに利用できるようにすることが、マイ
クロコンピュータ１のＶＴＲに対する汎用性に優れる。

【００８５】図２４にはＤＰＧのパルス検出方向を切換
え可能にする実施例が示される。パルス入力アンプ６３
は、パルス入力端子（ＤＰＧ端子）６３８に反転入力端
子（−）が結合され、非反転入力端子（＋）には参照電
位Ｖｒｅｆが供給される反転増幅回路６３０を主体に、
入出力特性にヒステリシス特性を持ったシュミットアン
プ６３１を前記反転増幅回路６３０の出力に直列接続し
た回路を備える。前記反転増幅回路６３０は増幅回路の
一例であるオペアンプを用いて構成されている。パルス
入力端子６３８には入力容量６３２を介してドラムモー
タ３６からのパルス信号ＤＰＧが供給される。参照電位
Ｖｒｅｆは、特に制限されないが、パルス信号ＤＰＧの
立ち上がり変化を検出するための３Ｖ又はパルス信号Ｄ
ＰＧの立ち下がり変化を検出するための２Ｖとされる。
参照電位の２Ｖ，３Ｖの具体的な値は、ＤＰＧの振幅と
パルス入力アンプ６３の電源電圧Ｖｃｃ，Ｖｓｓとに応
じて決定された一例とされる。参照電位Ｖｒｅｆは抵抗
分圧回路又はオペアンプを用いた帰還回路等を利用した
回路６３７によって生成される。参照電位Ｖｒｅｆのレ
ベル選択は相補スイッチ回路６３５で選択される。参照
電位Ｖｒｅｆの選択に対応して、前記シュミットアンプ
６３１の出力を非反転又は反転して出力させる相補スイ
ッチ回路６３６が設けられている。前記シュミットアン
プ６３１は波形整形作用を有する。前記相補スイッチ回
路６３５，６３６のスイッチ状態はＣＰＵ２によって設
定される制御ビットＮ／Ｐによって決定される。制御ビ
ットＮ／Ｐ＝０のときは、相補スイッチ回路６３５は立
ち下がりエッジ検出のための２Ｖを参照電位として選択
し、これ応じ、出力側の相補スイッチ回路６３６は非反
転出力を選択する。制御ビットＮ／Ｐ＝１のときは、相
補スイッチ回路６３５は立ち上がりエッジ検出のための
３Ｖを参照電位として選択し、これ応じ、出力側の相補
スイッチ回路６３６は反転出力を選択する。これによ
り、入力アンプ６３は、ドラムモータ３６から出力され
るパルス信号ＤＰＧのパルス波形が立ち上がりであって
も立ち下がりであっても、ＤＰＧのパルスに同期して、
矩形の立ち上がりパルスＤＰＧを生成して出力すること
ができる。

【００８６】このようにパルス信号の検出方向を切り換
え可能なパルス入力アンプ６３を搭載したマイクロコン
ピュータ１は、出力パルスの方向が相互に異なったドラ
ムモータを採用する種々のＶＴＲに対する当該モータの
サーボ制御等を、一種類の半導体チップで対応すること
ができる。尚、パルス入力アンプ６３は非反転増幅回路
を用いて構成することも可能である。

【００８７】《サーボ回路の動作クロックの共通化》
図４に示されるサーボ系回路、即ち、ヘッドスイッチ作
成回路６４、位相誤差検出回路６５、ディジタルフィル
タ６６、速度誤差検出回路６１、ＦＧ取付け誤差補正回
路６２、ディジタルフィルタ６７、ＰＷＭ１１Ａ、ＰＷ
Ｍ１１Ｂ、ディジタルフィルタ５３、速度誤差検出回路
４８、位相誤差検出回路４６、ディジタルフィルタ５
２、Ｘ補正回路５５などは全て動作基準クロック信号φ
に同期動作される。図１に従えば、サーボ回路１５も動
作基準クロック信号φに同期動作される。このように、
マイクロコンピュータ１は、ＣＰＵ２とサーボ回路１５
の動作基準クロック信号φが共通化されている。ＣＰＵ
２の動作基準クロック信号の周波数は、ユーザが外付け
する振動子の発振周波数又は外部から供給されるシステ
ムクロック信号の周波数によって決定されるから、映像
周波数の逓倍の周波数のクロック信号でマイクロコンピ
ュータを動作させないようにすることができる。これに
より、映像周波数で同期動作されるＶＴＲの記録・再生
用の回路やテレビなどに輻射ノイズを与える虞を未然に
防止することができる。

【００８８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００８９】例えばＦＧモータの加減速処理はキャプス
タンモータやドラムモータに対する制御に限定されず、
またＶＴＲのスロー再生やスチル再生制御に適用される
だけでなく、レンズの焦点距離の自動調整用モータや工
作機械のテーブル若しくはワークヘッド位置決め用モー
タの制御にも適用することができる。また、モータ制御
のためのデータ処理を行うマイクロコンピュータの内蔵
回路モジュールは上記実施例に限定されず適宜変更可能
である。また、周期信号の両方のエッジ変化に同期して
サーボ制御のための誤差データを取得する上記実施例の
手法は周期信号が相対的に長く、例えばキャプスタンモ
ータのように低速回転のモータの回転速度のサーボ制御
に広く適用することができる。

【００９０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＶＴＲ
のモータ制御に適用した場合について説明したが、本発
明はそれに限定されるものではなく、種々のＦＧモータ
の制御に適用することができる。また、本明細書におい
て周波数信号は上記実施例のＤＰＧのようなパルス信号
をも含む概念として把握するものとする。

【００９１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９２】すなわち、周期信号の所定の変化の間隔が
規定の間隔に到達したか否かによって、加速又は減速処
理の完了を通知するから、その通知を参照するだけで、
加速又は減速処理の完了を認識でき、モータの加速又は
減速処理における中央処理装置の負担を軽減することが
できる。更にこのことにより、加減速処理中であっても
中央処理装置は、優先すべき他の処理の実行が間に合わ
なくなる事態を生じない。

【００９３】ＶＴＲのスロー再生やスチル再生等の特殊
再生において、ビデオテープを走行駆動するキャプスタ
ンモータは、トラック単位で起動・停止制御される必要
がある。これを考慮したとき、ビデオテープの読み取り
ヘッドに対するビデオテープの停止位置を、所望に制御
可能とすることにより、ビデオテープの停止時にビデオ
ヘッドが映像トラックに対してトレースする位置を所望
に決定できる。したがって、複数の映像トラックに跨っ
たトレースにおいて、跨る位置をヘッドトレース位置の
中央部からずらして端側にすることができる。端側のト
レース位置は表示画面上の上又は下側の走査線位置に対
応され、スチル再生時などにおける表示性能の劣化を低
減することができる。

【００９４】周期信号に基づくモータ速度のサーボ制御
において当該周期信号の立ち上がり及び立ち下がりの各
エッジ変化に同期した誤差データの取得を周期信号の１
周期単位で取得することにより、夫々の誤差の検出周期
は１周期単位であっても検出誤差によるサーボ制御は周
期信号の半周期毎に行うことができ、モータの回転速度
に応じて生成される周期信号のデューティ比に高精度を
要することなく簡単にサーボ制御を高精度化することが
できる。

【００９５】中央処理装置とサーボ回路の動作基準クロ
ック信号を共通化したマイクロコンピュータとすること
により、中央処理装置の動作基準クロック信号の周波数
は、ユーザが外付けする振動子の発振周波数又は外部か
ら供給されるシステムクロック信号の周波数によって決
定されるから、映像周波数の逓倍の周波数のクロック信
号でマイクロコンピュータを動作させないようにするこ
とができる。これにより、映像周波数で同期動作される
ＶＴＲの記録・再生用の回路やテレビなどに輻射ノイズ
を与える虞を未然に防止することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るマイクロコンピュータ
のブロック図である。

【図２】図１のマイクロコンピュータが制御対象とする
一般的なＶＴＲの説明図である。

【図３】映像トラックとコントロールトラック情報との
対応関係について示す説明図である。

【図４】図１のマイクロコンピュータに含まれる前記サ
ーボ回路、サーボ端子、分周回路、ＰＷＭ、及びリロー
ドタイマユニットによって構成されるＶＴＲ制御系の詳
細な一例ブロック図である。

【図５】キャプスタンモータの速度誤差検出回路の一実
施例ブロック図である。

【図６】キャプスタンモータの速度誤差検出動作の一例
タイミング図である。

【図７】キャプスタンモータの位相誤差検出回路の一実
施例ブロック図である。

【図８】キャプスタンモータの位相誤差検出動作の一例
タイミング図である。

【図９】ドラムモータの速度誤差検出回路の一実施例ブ
ロック図である。

【図１０】ドラムモータの速度誤差検出動作の一例タイ
ミング図である。

【図１１】ドラムモータの位相誤差検出回路の一実施例
ブロック図である。

【図１２】ドラムモータの位相誤差検出動作の一例タイ
ミング図である。

【図１３】周期信号の１周期を誤差データの検出期間と
して当該周期信号の両方のエッジでサーボ制御のための
誤差データをサンプリング可能にする一実施例ブロック
図である。

【図１４】両方のエッジでサーボ制御のための誤差デー
タをサンプリングする動作の一例タイミング図である。

【図１５】周期信号の半周期を誤差データの検出期間と
して当該周期信号の両方のエッジでサーボ制御のための
誤差データをサンプリングする手法の動作タイミング図
である。

【図１６】周期信号の立ち上がり及び立ち下がりの両方
のエッジ変化に同期してサーボ制御のための誤差データ
をサンプリングするための更に別の実施例ブロック図で
ある。

【図１７】図１６の構成における一例動作タイミング図
である。

【図１８】キャプスタンモータの加減速処理回路の一実
施例ブロック図である。

【図１９】加減速処理の一例動作タイミングチャートで
ある。

【図２０】スロートラッキング回路の一実施例ブロック
図である。

【図２１】スロー再生時におけるキャプスタンモータの
加速処理、スロートラッキング処理、及び減速処理の一
連のタイミング図である。

【図２２】無記録テープに対してもテープ走行カウント
を可能にするリニアカウンタの一実施例ブロック図であ
る。

【図２３】図２２のリニアカウンタの一例動作タイミン
グ図である。

【図２４】外部パルス信号のパルス検出方向を切換え可
能にするパルス入力アンプの一実施例回路図である。

【図２５】外部パルス信号の波形とそれによって生成さ
れる矩形パルス波形の一例波形説明図である。

【符号の説明】

１ マイクロコンピュータ ２ 中央処理装置（ＣＰＵ） ７ リニアカウンタ ７００ リニアタイムカウンタ ７０１ モードレジスタ ７０２ リロード／コンペアマッチレジスタ ７０３ 比較器 ９ フリーランニングタイマ ９００ フリーランニングカウンタ ８９０１Ａ，９０１Ｂ エッジ検出回路 ９０２Ａ，９０３Ａ レジスタ ９０３Ａ，９０３Ｂ レジスタ １０ リロードタイマユニット １００ リロードレジスタ １０１ ダウンカウンタ １０２ フリップフロップ １０３ アンドゲート １０４ ディレイ回路 １０５ セレクタ ＩＲＲＡＢ 内部割込み信号 １１０ リロードレジスタ １１１ ダウンカウンタ １１２ フリップフロップ ＩＲＲＳＴ 内部割込み信号 １１ ＰＷＭ １４ 分周回路 １５ サーボ回路 １８ クロックパルスジェネレータ φ 動作基準クロック信号 ３３ キャプスタンモータ ３６ ドラムモータ ３８Ａ，３８Ｂ 映像トラック ＤＰＧ ドラムモータからのパルス信号（周期信号） ＤＦＧ ドラムモータからの周期信号 ＣＦＧ キャプスタンモータからの周期信号 ＰＢ−ＣＴＬ コントロールパルス ＤＶＣＴＬ 分周信号（周期信号） ＤＶＣＦＧ 周期信号 ＤＶＣＦＧ２ 周期信号 ４６ 位相誤差検出回路 ４６０ プロセットデータレジスタ ４６１ カウンタ ４６２ 誤差データレジスタ ４８ 速度誤差検出回路 ４８Ａ，４８Ｂ 誤差検出回路 ７０Ａ，７０Ｂ エッジ検出回路 ４８０ プリセットデータレジスタ ４８０Ａ，４８０Ｂ プリセットデータレジスタ ４８１ カウンタ ４８１Ａ，４８１Ｂ カウンタ ４８２ 誤差データレジスタ ＩＲＲＣＰＳ 内部割込み信号 ６１ 速度誤差検出回路 ６１０ プリセットデータレジスタ ６１１ カウンタ ６１２ 誤差データレジスタ ＩＲＲＤＲＭ 内部割込み信号 ６３ 入力アンプ ６３０ 非反転増幅器 ６３５，６３６ 相補スイッチ回路 ６５ 位相誤差検出回路 ６５０ プリセットデータレジスタ ６５１ カウンタ ６５２ 誤差データレジスタ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 モータの回転速度に応じて生成される周
   期信号を受け、これに基づくモータの加減速制御のため
   のデータ処理を行うマイクロコンピュータであって、 中央処理装置と、中央処理装置によってデータがロード
   されるレジスタと、前記周期信号の所定の変化毎に前記
   レジスタに格納されている値がプリセットされプリセッ
   トされた値を起点にクロック信号の計数動作を行う計数
   手段と、この計数手段から出力される計数値が一定の状
   態に到達するタイミングと前記周期信号の所定の変化の
   タイミングとの早遅に基づいて、加速中又は減速中のモ
   ータが規定の回転状態に到達したことを示す制御信号を
   出力する信号形成回路とを備えて成るものであることを
   特徴とするマイクロコンピュータ。
2. 【請求項２】 前記制御信号は前記中央処理装置に対す
   る割込み信号であることを特徴とする請求項１記載のマ
   イクロコンピュータ。
3. 【請求項３】 規定の回転速度に到達したモータの回転
   速度を前記周期信号に基づいて定常状態に制御するサー
   ボ回路を更に備えて成るものであることを特徴とする請
   求項２記載のマイクロコンピュータ。
4. 【請求項４】 前記サーボ回路と前記中央処理装置とに
   共通の動作基準クロック信号を生成するクロックパルス
   ジェネレータを更に備え、一個の半導体基板に形成され
   て成るものであることを特徴とする請求項３記載のマイ
   クロコンピュータ。
5. 【請求項５】 前記計数手段はダウンカウンタであり、
   前記信号出力回路は、前記ダウンカウンタから出力され
   るアンダーフロー信号によって前記周期信号の前記所定
   の変化をマスクして出力するマスク手段と、加速処理に
   おいて前記マスク手段の出力を選択し、減速処理におい
   て前記ダウンカウンタの出力を選択し、選択した信号を
   前記第１の制御信号として出力するセレクタとから成る
   ものであることを特徴とする請求項１乃至４の何れか１
   項記載のマイクロコンピュータ。
6. 【請求項６】 ビデオテープを走行駆動するキャプスタ
   ンモータの回転速度に応じて生成される周期信号を受
   け、これに基づいて前記キャプスタンモータの加減速制
   御のためのデータ処理を行うマイクロコンピュータであ
   って、 中央処理装置と、加減速処理部と、スロートラッキング
   処理部とを含み、 前記加減速処理部は、中央処理装置によってデータがロ
   ードされる第１のレジスタと、前記周期信号の所定の変
   化毎に前記第１のレジスタに格納されている値がプリセ
   ットされプリセットされた値を起点にクロック信号の計
   数動作を行う第１の計数手段と、この第１の計数手段か
   ら出力される計数値が一定の状態に到達するタイミング
   と前記周期信号の所定の変化のタイミングとの早遅に基
   づいて、加速中又は減速中のモータが規定の回転状態に
   到達したことを前記中央処理装置に通知する第１の制御
   信号を出力する第１の信号形成回路とを含み、 前記スロートラッキング処理部は、前記中央処理装置に
   よってデータがロードされる第２のレジスタと、ビデオ
   テープ上の映像トラックの位置を示す情報に応ずる信号
   の所定の変化毎に前記第２のレジスタに格納されている
   値がプリセットされプリセットされた値を起点に前記ク
   ロック信号の計数動作を行う第２の計数手段と、この第
   ２の計数手段から出力される計数値が一定の状態に到達
   したことを前記中央処理装置に通知する第２の制御信号
   を出力する第２の信号形成回路とから成り、 前記中央処理装置は、キャプスタンモータを加速処理し
   た後、前記第２の信号形成回路からの第２の制御信号を
   検出することを条件に減速処理を行って、ビデオテープ
   の読み取りヘッドに対するビデオテープの停止位置を、
   所望に制御可能であることを特徴とするマイクロコンピ
   ュータ。
7. 【請求項７】 モータの回転速度に応じて生成される周
   期信号を受け、これに基づいてモータの回転を定常状態
   に制御するためのデータ処理を行うマイクロコンピュー
   タであって、 前記周期信号の第１の状態から第２の状態への変化毎に
   その周期と目的周期との誤差を検出する第１の誤差検出
   手段と、 前記周期信号の第２の状態から第１の状態への変化毎に
   その周期と前記目的周期との誤差を検出する第２の誤差
   検出手段と、 前記第１の誤差検出手段によって検出された誤差と前記
   第２の誤差検出手段によって検出された誤差とを交互に
   用いて、その誤差を相殺するように前記モータの回転を
   制御させる制御手段と、を備えて成るものであることを
   特徴とするマイクロコンピュータ。
8. 【請求項８】 モータの回転速度に応じて生成される周
   期信号を受け、これに基づいてモータの回転を定常状態
   に制御するためのデータ処理を行うマイクロコンピュー
   タであって、 フリーランニングカウンタ手段と、 前記周期信号が第１の状態から第２の状態への変化した
   ときの前記フリーランニングカウンタ手段の計数値を前
   後２回分保持する第１のレジスタ手段と、 前記周期信号が第２の状態から第１の状態への変化した
   ときの前記フリーランニングカウンタ手段の計数値を前
   後２回分保持する第２のレジスタ手段と、 前記夫々のレジスタ手段に保持された前後２回分の計数
   値に対し、今回の計数値が前回の計数値よりも大きい場
   合には今回の計数値から前回の計数値を差し引いた値と
   目標値との誤差を取得し、今回の計数値が前回の計数値
   よりも小さい場合には前回の計数値の２の補数に今回の
   計数値を加算した値と目標値との誤差を取得し、順次取
   得された誤差を用いて、その誤差を相殺するように前記
   モータの回転を制御させる制御手段と、を備えて成るも
   のであることを特徴とするマイクロコンピュータ。
9. 【請求項９】 動作基準クロック信号を生成するクロッ
   クパルスジェネレータと、その動作基準クロック信号に
   同期動作する中央処理装置とを一つの半導体基板に含ん
   で成るマイクロコンピュータにおいて、 映像信号を記録したビデオテープの記録・再生用ヘッド
   を備えたドラムモータとビデオテープを走行駆動するキ
   ャプスタンモータとの夫々のモータの回転速度に応じて
   生成される周期信号を外部から受け、これに基づいてを
   夫々のモータの過渡的な駆動状態と定常的な駆動状態と
   を制御するためのモータ制御手段を、前記動作基準クロ
   ック信号に同期動作される周辺回路として設けて成るも
   のであることを特徴とするマイクロコンピュータ。