JPH09172147A - 半導体素子のキャパシタ及びその製造方法 - Google Patents
半導体素子のキャパシタ及びその製造方法Info
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- JPH09172147A JPH09172147A JP8317879A JP31787996A JPH09172147A JP H09172147 A JPH09172147 A JP H09172147A JP 8317879 A JP8317879 A JP 8317879A JP 31787996 A JP31787996 A JP 31787996A JP H09172147 A JPH09172147 A JP H09172147A
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Abstract
(57)【要約】
【課題】半導体素子のキャパシタにおいて、高誘電体薄
膜を形成する。 【解決手段】下部電極52の各面を半導体基板であるシリ
コン基板に対し、上方向き所定角（θ）で傾斜させる。
この傾斜角（θ）は45°が望ましい。このキャパシタを
製造するには、半導体シリコン基板上に、層間絶縁膜、
電極物質、レジストパターンを形成し、その上からレジ
ストパターン、電極物質の食刻を行う。レジストパター
ンにより溝ができているので、食刻により半導体シリコ
ン半導体基板の表面に対して傾斜した面を有する下部電
極層が形成され、その上に誘電体膜、上部電極層がを形
成される。
膜を形成する。 【解決手段】下部電極52の各面を半導体基板であるシリ
コン基板に対し、上方向き所定角（θ）で傾斜させる。
この傾斜角（θ）は45°が望ましい。このキャパシタを
製造するには、半導体シリコン基板上に、層間絶縁膜、
電極物質、レジストパターンを形成し、その上からレジ
ストパターン、電極物質の食刻を行う。レジストパター
ンにより溝ができているので、食刻により半導体シリコ
ン半導体基板の表面に対して傾斜した面を有する下部電
極層が形成され、その上に誘電体膜、上部電極層がを形
成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子のキャ
パシタ及びその製造方法に係るもので、詳しくは、高誘
電率の薄膜の形成に適用し得るキャパシタの電極構造及
びその製造方法に関する。
パシタ及びその製造方法に係るもので、詳しくは、高誘
電率の薄膜の形成に適用し得るキャパシタの電極構造及
びその製造方法に関する。
【０００２】
【従来の技術】最近、半導体素子の高集積化に従い、平
面上のセルの大きさが減少している。通常セルの大きさ
を減少させるとキャパシタの面積が減少し、蓄電容量が
減少するので、これを補うため、誘電体膜の厚さを薄く
するようにしている。併し、誘電体膜の厚さが薄くなる
と、トンネリング(tunneling) による漏洩電流が増加
し、素子の信頼性が低下するという問題点がある。
面上のセルの大きさが減少している。通常セルの大きさ
を減少させるとキャパシタの面積が減少し、蓄電容量が
減少するので、これを補うため、誘電体膜の厚さを薄く
するようにしている。併し、誘電体膜の厚さが薄くなる
と、トンネリング(tunneling) による漏洩電流が増加
し、素子の信頼性が低下するという問題点がある。
【０００３】そこで、誘電体膜の極薄化を避ける方法と
して、複雑な表面屈曲を施して、キャパシタの有効面積
を増加させる方法が広く用いられ、且つ、誘電率の高い
窒化酸化膜又は再酸化窒化酸化膜を用いて薄膜化をある
程度抑制する方法があるが、このような方法では、表面
に甚だしい段差が形成されて、写真食刻を施すことが難
しく、原価も上昇するので、256MB DRAM以上の高集積素
子用には不適である。
して、複雑な表面屈曲を施して、キャパシタの有効面積
を増加させる方法が広く用いられ、且つ、誘電率の高い
窒化酸化膜又は再酸化窒化酸化膜を用いて薄膜化をある
程度抑制する方法があるが、このような方法では、表面
に甚だしい段差が形成されて、写真食刻を施すことが難
しく、原価も上昇するので、256MB DRAM以上の高集積素
子用には不適である。
【０００４】一方、キャパシタの表面屈曲を減少しても
蓄電容量を向上し得る方法として高誘電率物質をキャパ
シタの誘電体膜に用いる方法が提示されている。即ち、
キャパシタの高誘電体物質としてTa2O5 を用い、該Ta2O
5 により誘電体膜の薄膜化及び特性改善と、集積化の問
題を解決しているが、実際に、誘電率がそれ程高くない
ため、超高集積化の趨勢を勘案すると、今後、高集積化
の素子に適合であるとは予想されない。
蓄電容量を向上し得る方法として高誘電率物質をキャパ
シタの誘電体膜に用いる方法が提示されている。即ち、
キャパシタの高誘電体物質としてTa2O5 を用い、該Ta2O
5 により誘電体膜の薄膜化及び特性改善と、集積化の問
題を解決しているが、実際に、誘電率がそれ程高くない
ため、超高集積化の趨勢を勘案すると、今後、高集積化
の素子に適合であるとは予想されない。
【０００５】従って、最近は、前記Ta2O5 の代わりに用
いられる半導体素子用キャパシタの誘電体として、強誘
電体のペルオブスカイト(perovskite)形酸化物に関する
研究が行われており、このような物質には、Pb(Zr,i)O3
(PZT) 、(Pb,La)(Zr,Ti)O3(PLZT)、(Ba,Sr)TiO3(BST)、
BaTiO3、SrTiO3などがある。しかし、このような物質
は、半導体基板のシリコン及びシリサイドと容易に反応
し、物質の薄膜形成過程中、強い酸化性雰囲気下で（電
極の）表面が露出して電極が酸化されるという問題があ
る。
いられる半導体素子用キャパシタの誘電体として、強誘
電体のペルオブスカイト(perovskite)形酸化物に関する
研究が行われており、このような物質には、Pb(Zr,i)O3
(PZT) 、(Pb,La)(Zr,Ti)O3(PLZT)、(Ba,Sr)TiO3(BST)、
BaTiO3、SrTiO3などがある。しかし、このような物質
は、半導体基板のシリコン及びシリサイドと容易に反応
し、物質の薄膜形成過程中、強い酸化性雰囲気下で（電
極の）表面が露出して電極が酸化されるという問題があ
る。
【０００６】結局、ペロブスカイト形酸化物をもちいた
強誘電体の形成方法であっても、集積化の工程中での問
題点があり、この問題点を解決するため、電極の材料及
び構造などについて現在、研究が進められている。現在
のところ、かかるキャパシタの形成方法として、複雑な
構造の電極を形成した後、熱酸化により該電極の表面に
酸化膜を成長させる方法が用いられており、この方法で
は、塗布(step coverage) に関する問題点は発生しな
い。
強誘電体の形成方法であっても、集積化の工程中での問
題点があり、この問題点を解決するため、電極の材料及
び構造などについて現在、研究が進められている。現在
のところ、かかるキャパシタの形成方法として、複雑な
構造の電極を形成した後、熱酸化により該電極の表面に
酸化膜を成長させる方法が用いられており、この方法で
は、塗布(step coverage) に関する問題点は発生しな
い。
【０００７】前記ペロブスカイト形材料は、多様な構成
元素を包含し、このような元素を包含する反応源は主に
金属有機化合物であるので、金属有機化学蒸着(Metal O
rganic Chemical Vapor Deposition:MOCD)法を用いて誘
電体薄膜を形成しており、このような金属有機化学蒸着
法は塗布性に優れ、複雑な屈曲を有する表面又は狭い溝
にも容易に蒸着が行われる。
元素を包含し、このような元素を包含する反応源は主に
金属有機化合物であるので、金属有機化学蒸着(Metal O
rganic Chemical Vapor Deposition:MOCD)法を用いて誘
電体薄膜を形成しており、このような金属有機化学蒸着
法は塗布性に優れ、複雑な屈曲を有する表面又は狭い溝
にも容易に蒸着が行われる。
【０００８】しかし、非常に狭くて深い溝の形成される
フィン(fin) 形又はトレンチ(trench)形キャパシタの素
子には、優れた塗布性が具現されないという問題点があ
る。特に、キャパシタの誘電体膜を形成するとき、金属
有機化学蒸着法を施すと、図16に示すように、誘電体膜
３を電極２上に全表面の最小厚さを維持させて蒸着する
と、広い面積を占める水平表面3Aには、誘電体膜３が厚
く形成され、蓄電容量が減少し、且つ、電極２の側面に
は、断面部3Bが形成されて該水平面3Aとの両方側壁上部
位に直角の突出部が形成されるため、この部位に蒸着さ
れた誘電体膜３の特性が低下して、突出部に電界が集中
し、漏洩電流又は劣化の原因になるという問題点があ
る。
フィン(fin) 形又はトレンチ(trench)形キャパシタの素
子には、優れた塗布性が具現されないという問題点があ
る。特に、キャパシタの誘電体膜を形成するとき、金属
有機化学蒸着法を施すと、図16に示すように、誘電体膜
３を電極２上に全表面の最小厚さを維持させて蒸着する
と、広い面積を占める水平表面3Aには、誘電体膜３が厚
く形成され、蓄電容量が減少し、且つ、電極２の側面に
は、断面部3Bが形成されて該水平面3Aとの両方側壁上部
位に直角の突出部が形成されるため、この部位に蒸着さ
れた誘電体膜３の特性が低下して、突出部に電界が集中
し、漏洩電流又は劣化の原因になるという問題点があ
る。
【０００９】かかる問題点を解決するため、図17に示す
ように、電極２の周辺に側壁(sidewall) ４を形成し、
前記鋭い突出部を除去する工程が開発されている。しか
し、側壁４を電導性物質に形成する場合は、図17に示す
ように水平表面と垂直な側壁面に誘電体膜3 が形成さ
れ、厚さが不均一になって、側壁４の電極２の面積が減
少するという欠点がある。
ように、電極２の周辺に側壁(sidewall) ４を形成し、
前記鋭い突出部を除去する工程が開発されている。しか
し、側壁４を電導性物質に形成する場合は、図17に示す
ように水平表面と垂直な側壁面に誘電体膜3 が形成さ
れ、厚さが不均一になって、側壁４の電極２の面積が減
少するという欠点がある。
【００１０】又、これら図16及び図17を参照して説明し
た二つの方法は追加蒸着及び食刻工程を要して原価が上
昇する。更に、前記金属有機化学蒸着法による蒸着方法
は、蒸気圧が低い反応源を用いるため、特別な反応源移
送装置を必要とし、複数の反応源を用いると工程が煩雑
になるという欠点がある。
た二つの方法は追加蒸着及び食刻工程を要して原価が上
昇する。更に、前記金属有機化学蒸着法による蒸着方法
は、蒸気圧が低い反応源を用いるため、特別な反応源移
送装置を必要とし、複数の反応源を用いると工程が煩雑
になるという欠点がある。
【００１１】このような問題点は、スパッタリングを施
すとき、ターゲットの組成物を調節して誘電体膜を調整
することにより解決されるので、最近、半導体の製造工
程に広く用いられているが、該スパッタリング法は、等
角性(conformal) 蒸着が不可能であるため、高集積素子
には適用することができない。
すとき、ターゲットの組成物を調節して誘電体膜を調整
することにより解決されるので、最近、半導体の製造工
程に広く用いられているが、該スパッタリング法は、等
角性(conformal) 蒸着が不可能であるため、高集積素子
には適用することができない。
【００１２】
【発明が解決しようとする課題】然るに、このような従
来の半導体素子のキャパシタ及びその製造方法において
は、金属有機化学蒸着法又はスパッタリング法の何れを
施しても高集積素子の高誘電率薄膜を形成することが難
しかった。本発明はこのような従来の課題に鑑みてなさ
れたもので、高誘電体薄膜を容易に形成し得る半導体素
子のキャパシタ及びその製造方法を提供することを目的
とする。
来の半導体素子のキャパシタ及びその製造方法において
は、金属有機化学蒸着法又はスパッタリング法の何れを
施しても高集積素子の高誘電率薄膜を形成することが難
しかった。本発明はこのような従来の課題に鑑みてなさ
れたもので、高誘電体薄膜を容易に形成し得る半導体素
子のキャパシタ及びその製造方法を提供することを目的
とする。
【００１３】
【課題を解決するための手段】このため、請求項１の発
明にかかる半導体素子のキャパシタは、半導体基板上
に、該半導体基板の表面に対して傾斜した面を有する下
部電極と、該下部電極上に形成された誘電体膜と、該誘
電体膜上に形成された上部電極と、を備えて構成されて
いる。
明にかかる半導体素子のキャパシタは、半導体基板上
に、該半導体基板の表面に対して傾斜した面を有する下
部電極と、該下部電極上に形成された誘電体膜と、該誘
電体膜上に形成された上部電極と、を備えて構成されて
いる。
【００１４】かかる構成によれば、下部電極、誘電体
膜、上部電極が断面山型形状となり、誘電体膜の表面積
が広くなって単位面積当たりの蓄電容量が大きくなる。
請求項２の発明にかかる半導体素子のキャパシタでは、
前記誘電体膜は、高誘電率薄膜からなる。かかる構成に
よれば、さらに蓄電容量が大きくなる。
膜、上部電極が断面山型形状となり、誘電体膜の表面積
が広くなって単位面積当たりの蓄電容量が大きくなる。
請求項２の発明にかかる半導体素子のキャパシタでは、
前記誘電体膜は、高誘電率薄膜からなる。かかる構成に
よれば、さらに蓄電容量が大きくなる。
【００１５】請求項３の発明にかかる半導体素子のキャ
パシタでは、前記高誘電体膜は、強誘電体薄膜である。
かかる構成によれば、強誘電体の高誘電率を利用して誘
電体薄膜が形成される。請求項４の発明にかかる半導体
素子のキャパシタでは、前記下部電極の各面の傾斜角
は、半導体基板の表面に対して略45°である。
パシタでは、前記高誘電体膜は、強誘電体薄膜である。
かかる構成によれば、強誘電体の高誘電率を利用して誘
電体薄膜が形成される。請求項４の発明にかかる半導体
素子のキャパシタでは、前記下部電極の各面の傾斜角
は、半導体基板の表面に対して略45°である。
【００１６】かかる構成によれば、最も容易に誘電体薄
膜が形成される。請求項５の発明にかかる製造方法で
は、半導体基板上に被食刻物質を形成する段階と、該被
食刻物質に溝を設けて食刻し、半導体基板に対して傾斜
した面を有する下部電極層を形成する段階と、該下部電
極層上に誘電体膜を形成する段階と、該誘電体膜上に上
部電極層を形成する段階と、を順次行うようにした。
膜が形成される。請求項５の発明にかかる製造方法で
は、半導体基板上に被食刻物質を形成する段階と、該被
食刻物質に溝を設けて食刻し、半導体基板に対して傾斜
した面を有する下部電極層を形成する段階と、該下部電
極層上に誘電体膜を形成する段階と、該誘電体膜上に上
部電極層を形成する段階と、を順次行うようにした。
【００１７】かかる構成によれば、半導体基板上に被食
刻物質が形成され、被食刻物質に溝が設けられて食刻さ
れる。これにより傾斜した面を有する下部電極が形成さ
れる。この下部電極上に、順次、誘電体膜、上部電極が
形成され、半導体素子のキャパシタが形成される。請求
項６の発明にかかる製造方法では、前記被食刻物質は、
レジスト及び下部電極層を形成する電極物質であって、
前記下部電極層を形成する段階は、前記半導体基板上に
層間絶縁膜を形成する段階と、該層間絶縁膜上に電極物
質を形成する段階と、該層間絶縁膜上に電極物質を形成
する段階と、該電極物質上に、溝ができるようにレジス
トで該電極物質をパターニングする段階と、該レジスト
パターンの形成された電極物質を該レジストと一緒に食
刻する段階と、含んで構成されている。
刻物質が形成され、被食刻物質に溝が設けられて食刻さ
れる。これにより傾斜した面を有する下部電極が形成さ
れる。この下部電極上に、順次、誘電体膜、上部電極が
形成され、半導体素子のキャパシタが形成される。請求
項６の発明にかかる製造方法では、前記被食刻物質は、
レジスト及び下部電極層を形成する電極物質であって、
前記下部電極層を形成する段階は、前記半導体基板上に
層間絶縁膜を形成する段階と、該層間絶縁膜上に電極物
質を形成する段階と、該層間絶縁膜上に電極物質を形成
する段階と、該電極物質上に、溝ができるようにレジス
トで該電極物質をパターニングする段階と、該レジスト
パターンの形成された電極物質を該レジストと一緒に食
刻する段階と、含んで構成されている。
【００１８】かかる構成によれば、半導体基板上に、順
次、層間絶縁膜、電極物質、レジストパターンが形成さ
れる。このレジストパターンにより溝が形成され、レジ
ストパターンが形成された上から食刻が行われる。電極
物質がレジストと一緒に食刻されるので、このレジスト
パターンに従って、傾斜した面を有する下部電極層が形
成される。この下部電極層上に、順次、誘電体膜、上部
電極層が形成され、半導体素子のキャパシタが形成され
る。
次、層間絶縁膜、電極物質、レジストパターンが形成さ
れる。このレジストパターンにより溝が形成され、レジ
ストパターンが形成された上から食刻が行われる。電極
物質がレジストと一緒に食刻されるので、このレジスト
パターンに従って、傾斜した面を有する下部電極層が形
成される。この下部電極層上に、順次、誘電体膜、上部
電極層が形成され、半導体素子のキャパシタが形成され
る。
【００１９】請求項７の発明にかかる製造方法では、前
記電極物質を形成する段階において、電極物質を、前記
下部電極層の二辺中、短い辺の長さの略 1/2の厚さに形
成するようにした。かかる構成によれば、下部電極層が
下部電極の二辺中、短い辺の長さの略 1/2の高さとな
る。
記電極物質を形成する段階において、電極物質を、前記
下部電極層の二辺中、短い辺の長さの略 1/2の厚さに形
成するようにした。かかる構成によれば、下部電極層が
下部電極の二辺中、短い辺の長さの略 1/2の高さとな
る。
【００２０】請求項８の発明にかかる製造方法では、前
記レジストパターンを形成する段階において、レジスト
パターンの境界線を、複数の下部電極間の境界と一致す
るように形成する。かかる構成によれば、レジストパタ
ーンの境界線がそのまま下部電極の境界となる。
記レジストパターンを形成する段階において、レジスト
パターンの境界線を、複数の下部電極間の境界と一致す
るように形成する。かかる構成によれば、レジストパタ
ーンの境界線がそのまま下部電極の境界となる。
【００２１】請求項９の発明にかかる製造方法では、前
記電極物質は、多結晶シリコンからなる。かかる構成に
よれば、層間絶縁膜上に、多結晶シリコンからなる電極
物質が形成される。請求項10の発明にかかる製造方法で
は、前記レジストは、有機物である。
記電極物質は、多結晶シリコンからなる。かかる構成に
よれば、層間絶縁膜上に、多結晶シリコンからなる電極
物質が形成される。請求項10の発明にかかる製造方法で
は、前記レジストは、有機物である。
【００２２】かかる構成によれば、有機物レジストによ
りレジストパターンが形成される。請求項11の発明にか
かる製造方法では、前記下部電極層を形成する段階にお
けるレジストと電極物質との食刻は、化学乾式食刻(che
mical dry etching)法を用いての等方性食刻である。か
かる構成によれば、化学乾式食刻法によりレジストと電
極物質との等方性食刻が行われる。
りレジストパターンが形成される。請求項11の発明にか
かる製造方法では、前記下部電極層を形成する段階にお
けるレジストと電極物質との食刻は、化学乾式食刻(che
mical dry etching)法を用いての等方性食刻である。か
かる構成によれば、化学乾式食刻法によりレジストと電
極物質との等方性食刻が行われる。
【００２３】請求項12の発明にかかる製造方法では、前
記下部電極層を形成する段階におけるレジストと電極物
質との食刻は、前記電極物質を食刻するための食刻気体
とレジストを除去するための食刻気体とを混合し、両食
刻気体の混合比に従って食刻率を調整しながら実施する
食刻である。かかる構成によれば、電極物質を食刻する
ための食刻気体とレジストを除去するための食刻気体と
が混合され、両食刻気体の混合比に従って食刻率が調節
される。
記下部電極層を形成する段階におけるレジストと電極物
質との食刻は、前記電極物質を食刻するための食刻気体
とレジストを除去するための食刻気体とを混合し、両食
刻気体の混合比に従って食刻率を調整しながら実施する
食刻である。かかる構成によれば、電極物質を食刻する
ための食刻気体とレジストを除去するための食刻気体と
が混合され、両食刻気体の混合比に従って食刻率が調節
される。
【００２４】請求項13の発明にかかる製造方法では、前
記電極物質の食刻気体は、CHF3である。かかる構成によ
れば、下部電極層を形成する段階において、電極物質は
CHF3により食刻される。請求項14の発明にかかる製造方
法では、前記レジストの食刻気体は、O2である。
記電極物質の食刻気体は、CHF3である。かかる構成によ
れば、下部電極層を形成する段階において、電極物質は
CHF3により食刻される。請求項14の発明にかかる製造方
法では、前記レジストの食刻気体は、O2である。
【００２５】かかる構成によれば、下部電極層を形成す
る段階において、レジストは、O2によって食刻される。
請求項15の発明にかかる製造方法では、前記下部電極層
を形成する段階において、食刻率は、前記電極物質の各
面の傾斜角の設定値に従って決定される。かかる構成に
よれば、この食刻率によりレジスト及び電極物質が食刻
れされ、電極物質の各面の傾斜角は、設定された角度と
なる。
る段階において、レジストは、O2によって食刻される。
請求項15の発明にかかる製造方法では、前記下部電極層
を形成する段階において、食刻率は、前記電極物質の各
面の傾斜角の設定値に従って決定される。かかる構成に
よれば、この食刻率によりレジスト及び電極物質が食刻
れされ、電極物質の各面の傾斜角は、設定された角度と
なる。
【００２６】請求項16の発明にかかる製造方法では、前
記下部電極層を形成する段階において、レジストと電極
物質とを、略同じ食刻率で食刻する。かかる構成によれ
ば、レジストと電極物質とが同じ食刻率で食刻される。
請求項17の発明にかかる製造方法では、前記被食刻物質
は、下部電極層を形成する電極物質であって、前記下部
電極層を形成する段階は、前記層間絶縁膜上に電極物質
を形成する段階と、前記電極物質上に該電極物質をパタ
ーニングするためのレジストパターンを形成する段階
と、前記レジストパターンをマスクにして前記電極物質
の上部に溝を形成する段階と、前記レジストを除去する
段階と、前記溝の形成された電極物質を食刻する段階
と、を含んで構成されている。
記下部電極層を形成する段階において、レジストと電極
物質とを、略同じ食刻率で食刻する。かかる構成によれ
ば、レジストと電極物質とが同じ食刻率で食刻される。
請求項17の発明にかかる製造方法では、前記被食刻物質
は、下部電極層を形成する電極物質であって、前記下部
電極層を形成する段階は、前記層間絶縁膜上に電極物質
を形成する段階と、前記電極物質上に該電極物質をパタ
ーニングするためのレジストパターンを形成する段階
と、前記レジストパターンをマスクにして前記電極物質
の上部に溝を形成する段階と、前記レジストを除去する
段階と、前記溝の形成された電極物質を食刻する段階
と、を含んで構成されている。
【００２７】かかる構成によれば、半導体上に、順次、
層間絶縁膜、電極物質、レジストパターンが形成され、
レジストパターンをマスクにして食刻電極物質上に溝が
形成される。溝が形成された後は、レジストが除去さ
れ、食刻が行われる。この食刻により傾斜した面を有す
る下部電極が形成される。この下部電極上に誘電体膜、
上部電極層が形成され、キャパシタが形成される。
層間絶縁膜、電極物質、レジストパターンが形成され、
レジストパターンをマスクにして食刻電極物質上に溝が
形成される。溝が形成された後は、レジストが除去さ
れ、食刻が行われる。この食刻により傾斜した面を有す
る下部電極が形成される。この下部電極上に誘電体膜、
上部電極層が形成され、キャパシタが形成される。
【００２８】請求項18の発明にかかる製造方法では、前
記電極物質を形成する段階において、電極物質を、前記
下部電極層の高さの二倍の厚さに形成する。かかる構成
によれば、下部電極は、適度な高さとなる。請求項19の
発明にかかる製造方法では、前記レジストパターンを形
成する段階において、レジストパターンの境界線を、前
記下部電極間の境界と一致するように形成する。
記電極物質を形成する段階において、電極物質を、前記
下部電極層の高さの二倍の厚さに形成する。かかる構成
によれば、下部電極は、適度な高さとなる。請求項19の
発明にかかる製造方法では、前記レジストパターンを形
成する段階において、レジストパターンの境界線を、前
記下部電極間の境界と一致するように形成する。
【００２９】かかる構成によれば、レジストパターンの
境界線がそのまま下部電極の境界となる。請求項20の発
明にかかる製造方法では、前記溝を形成する段階におい
て、溝を、前記電極物質の厚さの1/2 程の深さに形成す
る。かかる構成によれば、適度に傾斜した面を有する下
部電極が形成される。
境界線がそのまま下部電極の境界となる。請求項20の発
明にかかる製造方法では、前記溝を形成する段階におい
て、溝を、前記電極物質の厚さの1/2 程の深さに形成す
る。かかる構成によれば、適度に傾斜した面を有する下
部電極が形成される。
【００３０】請求項21の発明にかかる製造方法では、前
記溝を形成する段階において、溝を、非等方性食刻法を
用いて形成する。かかる構成によれば、非等方性食刻法
を用いて溝が形成される。請求項22の発明にかかる製造
方法では、前記下部電極層を形成する段階において、電
極物質を、化学乾式食刻法を用いて等方性に食刻して下
部電極層を形成する。
記溝を形成する段階において、溝を、非等方性食刻法を
用いて形成する。かかる構成によれば、非等方性食刻法
を用いて溝が形成される。請求項22の発明にかかる製造
方法では、前記下部電極層を形成する段階において、電
極物質を、化学乾式食刻法を用いて等方性に食刻して下
部電極層を形成する。
【００３１】かかる構成によれば、化学乾式食刻法によ
り電極物質が等方性食刻され、下部電極層が形成され
る。請求項23の発明にかかる製造方法では、前記下部電
極層、上部電極層は、多結晶シリコン、Pt、Au、Ir、R
u、及びIrO2、RuO2のうち、何れか一つの物質にて形成
される。
り電極物質が等方性食刻され、下部電極層が形成され
る。請求項23の発明にかかる製造方法では、前記下部電
極層、上部電極層は、多結晶シリコン、Pt、Au、Ir、R
u、及びIrO2、RuO2のうち、何れか一つの物質にて形成
される。
【００３２】かかる構成によれば、上記物質による下部
電極層、上部電極層が形成される。請求項24の発明にか
かる製造方法では、前記多結晶シリコンを用いて前記下
部電極層、上部電極層を形成するときは、該上下部電極
層上にPt、Au、Ir、Ru、IrO2、及びRuO2のうち、何れか
一つの物質を用いて電導層を形成する。かかる構成によ
れば、Pt、Au、Ir、Ru、IrO2、及びRuO2のうち、何れか
一つの物質が、多結晶シリコン上に電導層を介してを形
成される。
電極層、上部電極層が形成される。請求項24の発明にか
かる製造方法では、前記多結晶シリコンを用いて前記下
部電極層、上部電極層を形成するときは、該上下部電極
層上にPt、Au、Ir、Ru、IrO2、及びRuO2のうち、何れか
一つの物質を用いて電導層を形成する。かかる構成によ
れば、Pt、Au、Ir、Ru、IrO2、及びRuO2のうち、何れか
一つの物質が、多結晶シリコン上に電導層を介してを形
成される。
【００３３】請求項25の発明にかかる製造方法では、前
記電導層は、化学気相蒸着法を施し、前記多結晶シリコ
ンからなる下部電極層、上部電極層上にのみ、選択的に
形成される。かかる構成によれば、電導層は、化学気相
蒸着法により、下部電極層、上部電極層上に形成され
る。
記電導層は、化学気相蒸着法を施し、前記多結晶シリコ
ンからなる下部電極層、上部電極層上にのみ、選択的に
形成される。かかる構成によれば、電導層は、化学気相
蒸着法により、下部電極層、上部電極層上に形成され
る。
【００３４】請求項26の発明にかかる製造方法では、前
記被食刻物質は、層間絶縁膜であって、前記下部電極層
を形成する段階は、半導体基板上に層間絶縁膜を形成す
る段階と、前記層間絶縁膜を加工するためのレジストを
形成する段階と、前記レジストをマスクにして前記層間
絶縁膜と層間絶縁膜間に溝を形成する段階と、前記レジ
ストを除去する段階と、食刻して前記層間絶縁膜の各面
を半導体基板の表面に対して傾斜させる段階と、前記食
刻加工された層間絶縁膜上に下部電極層を形成する段階
と、前記層間絶縁膜と下部電極層の上段部とを切断し、
各下部電極層を電気的に分離する段階と、前記下部電極
層上に誘電体膜を形成する段階と、前記誘電体膜上に上
部電極層を形成する段階と、を含んで構成されている。
記被食刻物質は、層間絶縁膜であって、前記下部電極層
を形成する段階は、半導体基板上に層間絶縁膜を形成す
る段階と、前記層間絶縁膜を加工するためのレジストを
形成する段階と、前記レジストをマスクにして前記層間
絶縁膜と層間絶縁膜間に溝を形成する段階と、前記レジ
ストを除去する段階と、食刻して前記層間絶縁膜の各面
を半導体基板の表面に対して傾斜させる段階と、前記食
刻加工された層間絶縁膜上に下部電極層を形成する段階
と、前記層間絶縁膜と下部電極層の上段部とを切断し、
各下部電極層を電気的に分離する段階と、前記下部電極
層上に誘電体膜を形成する段階と、前記誘電体膜上に上
部電極層を形成する段階と、を含んで構成されている。
【００３５】かかる構成によれば、半導体基板上に所定
の大きさの層間絶縁膜が間隙を設けて形成され、層間絶
縁膜上に、レジストが形成される。このレジストをマス
クとして層間絶縁膜の間隙に溝が形成され、レジストが
除去された後、食刻が行われる。この食刻により、半導
体基板の表面に対して傾斜した面を有する層間絶縁膜が
形成される。そして、この上に下部電極層が形成される
ので、下部電極層も傾斜した面を有するようになる。こ
の下部電極層は切断され、各下部電極層は電気的に分離
される。そして、この上に順次誘電体膜、上部電極層が
形成される。
の大きさの層間絶縁膜が間隙を設けて形成され、層間絶
縁膜上に、レジストが形成される。このレジストをマス
クとして層間絶縁膜の間隙に溝が形成され、レジストが
除去された後、食刻が行われる。この食刻により、半導
体基板の表面に対して傾斜した面を有する層間絶縁膜が
形成される。そして、この上に下部電極層が形成される
ので、下部電極層も傾斜した面を有するようになる。こ
の下部電極層は切断され、各下部電極層は電気的に分離
される。そして、この上に順次誘電体膜、上部電極層が
形成される。
【００３６】請求項27の発明にかかる製造方法では、前
記溝を形成する段階において、溝を、RIE(Reactive Ion
Etching) 法を用いて非等方性に形成する。かかる構成
によれば、層間絶縁膜の間隙に溝がRIE 法を用いて非等
方性に形成される。請求項28の発明にかかる製造方法で
は、前記溝を形成する段階において、溝を、前記下部電
極層の高さに相当する深さに形成する。
記溝を形成する段階において、溝を、RIE(Reactive Ion
Etching) 法を用いて非等方性に形成する。かかる構成
によれば、層間絶縁膜の間隙に溝がRIE 法を用いて非等
方性に形成される。請求項28の発明にかかる製造方法で
は、前記溝を形成する段階において、溝を、前記下部電
極層の高さに相当する深さに形成する。
【００３７】かかる構成によれば、溝の深さが、食刻
後、下部電極層の高さになる。請求項29の発明にかかる
製造方法では、前記下部電極層を形成する段階におい
て、下部電極層を、Pt又はAuを含ませて形成する。かか
る構成によれば、下部電極層の電導度が良好となる。請
求項30の発明にかかる製造方法では、前記各下部電極を
電気的に分離する段階において、層間絶縁膜と下部電極
層との頂点を、化学的機械的練磨法を用いて切断する。
後、下部電極層の高さになる。請求項29の発明にかかる
製造方法では、前記下部電極層を形成する段階におい
て、下部電極層を、Pt又はAuを含ませて形成する。かか
る構成によれば、下部電極層の電導度が良好となる。請
求項30の発明にかかる製造方法では、前記各下部電極を
電気的に分離する段階において、層間絶縁膜と下部電極
層との頂点を、化学的機械的練磨法を用いて切断する。
【００３８】かかる構成によれば、層間絶縁膜と下部電
極層との頂点が、化学的機械的練磨法により切断され、
各下部電極層が電気的に分離される。請求項31の発明に
かかる製造方法では、前記誘電体膜を形成する段階にお
いて、化学的気相蒸着(CVD) 法を用いて誘電体膜を形成
する。かかる構成によれば、誘電体膜は化学的気相蒸着
法により形成される。
極層との頂点が、化学的機械的練磨法により切断され、
各下部電極層が電気的に分離される。請求項31の発明に
かかる製造方法では、前記誘電体膜を形成する段階にお
いて、化学的気相蒸着(CVD) 法を用いて誘電体膜を形成
する。かかる構成によれば、誘電体膜は化学的気相蒸着
法により形成される。
【００３９】請求項32の発明にかかる製造方法では、前
記誘電体膜を形成する段階において、物理的気相蒸着法
を用いて誘電体膜を形成する。かかる構成によれば、誘
電体膜は、物理的気相蒸着法により形成される。請求項
33の発明にかかる製造方法では、前記上部電極を形成す
る段階において、化学的気相蒸着(CVD) 法を用いて上部
電極層を形成する。
記誘電体膜を形成する段階において、物理的気相蒸着法
を用いて誘電体膜を形成する。かかる構成によれば、誘
電体膜は、物理的気相蒸着法により形成される。請求項
33の発明にかかる製造方法では、前記上部電極を形成す
る段階において、化学的気相蒸着(CVD) 法を用いて上部
電極層を形成する。
【００４０】かかる構成によれば、上部電極層は、化学
的気相蒸着(CVD) 法により形成される。請求項34の発明
にかかる製造方法では、前記上部電極を形成する段階に
おいて、物理的気相蒸着（PVD ）法を用いて上部電極層
を形成する。かかる構成によれば、上部電極層は、物理
的気相蒸着（PVD ）法により形成される。
的気相蒸着(CVD) 法により形成される。請求項34の発明
にかかる製造方法では、前記上部電極を形成する段階に
おいて、物理的気相蒸着（PVD ）法を用いて上部電極層
を形成する。かかる構成によれば、上部電極層は、物理
的気相蒸着（PVD ）法により形成される。
【００４１】請求項35の発明にかかる製造方法では、前
記物理的気相蒸着法は、スパッタリングである。かかる
構成によれば、スパッタリングにより、誘電体膜、ある
いは上部電極層が形成される。
記物理的気相蒸着法は、スパッタリングである。かかる
構成によれば、スパッタリングにより、誘電体膜、ある
いは上部電極層が形成される。
【００４２】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図15に基づいて説明する。まず、本発明の半導体素子
のキャパシタの電極構造に関する第１の実施の形態につ
いて説明する。図１〜図４は、夫々、本実施の形態の平
面図、斜視図、図１のa-a 線断面図、図１のb-b 線断面
図である。
〜図15に基づいて説明する。まず、本発明の半導体素子
のキャパシタの電極構造に関する第１の実施の形態につ
いて説明する。図１〜図４は、夫々、本実施の形態の平
面図、斜視図、図１のa-a 線断面図、図１のb-b 線断面
図である。
【００４３】本発明の第１の実施の形態に係る半導体素
子のキャパシタの電極構造においては、図１〜４に示す
ように、電極52の各面が半導体基板であるシリコン基板
に対し、上方向き所定角（θ）で傾斜し、角錐状に四面
が同じように傾斜している。前記電極52の各面のシリコ
ン基板の表面（又は底面）に対する傾斜角（θ）は45°
が望ましい。電極52の各面は、層間絶縁膜51上でシリコ
ン基板（図示されず）に対し、傾斜角（θ）で同じよう
に傾斜し、電極52は所定間隔離隔され、該離隔された電
極52上に所定厚さの誘電体薄膜53が形成され、該誘電体
薄膜53の各面も前記電極52の各面と同じように傾斜して
いる。前記誘電体薄膜53には、BST 又はPZT のような高
誘電率（あるいは強誘電体）物質を用いることが望まし
い。
子のキャパシタの電極構造においては、図１〜４に示す
ように、電極52の各面が半導体基板であるシリコン基板
に対し、上方向き所定角（θ）で傾斜し、角錐状に四面
が同じように傾斜している。前記電極52の各面のシリコ
ン基板の表面（又は底面）に対する傾斜角（θ）は45°
が望ましい。電極52の各面は、層間絶縁膜51上でシリコ
ン基板（図示されず）に対し、傾斜角（θ）で同じよう
に傾斜し、電極52は所定間隔離隔され、該離隔された電
極52上に所定厚さの誘電体薄膜53が形成され、該誘電体
薄膜53の各面も前記電極52の各面と同じように傾斜して
いる。前記誘電体薄膜53には、BST 又はPZT のような高
誘電率（あるいは強誘電体）物質を用いることが望まし
い。
【００４４】本発明のキャパシタ電極構造においては、
図１〜図４に示すように、従来の構造とは異なって、シ
リコン基板に対する垂直な電極面がなく、電極の全面が
シリコン基板に対して同じように傾斜しているため、蒸
着率の低い一部領域、つまり電極の垂直な面に誘電体膜
を少しでも確保するため、電極の水平面の誘電体膜の厚
さを無理に厚く形成する不便な問題が解決される。
図１〜図４に示すように、従来の構造とは異なって、シ
リコン基板に対する垂直な電極面がなく、電極の全面が
シリコン基板に対して同じように傾斜しているため、蒸
着率の低い一部領域、つまり電極の垂直な面に誘電体膜
を少しでも確保するため、電極の水平面の誘電体膜の厚
さを無理に厚く形成する不便な問題が解決される。
【００４５】且つ、キャパシタ電極構造は、電極の各面
が同じように傾斜し、狭い溝及び大きい縦横比を有する
構造がないので、全ての電極表面に均一な厚さに誘電体
膜を形成することができるし、全ての面に同じような構
造の薄膜を形成することができる。特に、スパッタリン
グのような直視形(line of sight) 蒸着法を施す場合、
本発明のキャパシタ電極構造が有利である。
が同じように傾斜し、狭い溝及び大きい縦横比を有する
構造がないので、全ての電極表面に均一な厚さに誘電体
膜を形成することができるし、全ての面に同じような構
造の薄膜を形成することができる。特に、スパッタリン
グのような直視形(line of sight) 蒸着法を施す場合、
本発明のキャパシタ電極構造が有利である。
【００４６】又、従来の電極構造においては、図16、17
に示すように、隣接する電極２間に高誘電率の誘電体層
３が位置するため、両電極間の干渉が発生し、蓄積され
た電荷が分散して所望の電圧が得られないという問題が
あるが、第１の実施の形態のキャパシタ電極構造では、
電極間の距離が確保され、その電極間にプレート電極が
位置するため、電極間の干渉が最小化される。
に示すように、隣接する電極２間に高誘電率の誘電体層
３が位置するため、両電極間の干渉が発生し、蓄積され
た電荷が分散して所望の電圧が得られないという問題が
あるが、第１の実施の形態のキャパシタ電極構造では、
電極間の距離が確保され、その電極間にプレート電極が
位置するため、電極間の干渉が最小化される。
【００４７】次に、半導体素子のキャパシタの電極構造
に関する第２の実施の形態について説明する。図５〜図
８は、夫々、本実施の形態の平面図、斜視図、図５のa-
a 線断面図、図５のb-b 線断面図である。第２の実施の
形態に係る半導体素子のキャパシタ電極構造において
は、図５〜８に示すように、電極62の中心部が食刻さ
れ、各電極62の底面を除いた８面がシリコン基板に対し
て所定角（θ）で同じように傾斜している。該電極62の
各面のシリコン基板の表面（又は底面）に対する傾斜角
（θ）は45°が望ましい。
に関する第２の実施の形態について説明する。図５〜図
８は、夫々、本実施の形態の平面図、斜視図、図５のa-
a 線断面図、図５のb-b 線断面図である。第２の実施の
形態に係る半導体素子のキャパシタ電極構造において
は、図５〜８に示すように、電極62の中心部が食刻さ
れ、各電極62の底面を除いた８面がシリコン基板に対し
て所定角（θ）で同じように傾斜している。該電極62の
各面のシリコン基板の表面（又は底面）に対する傾斜角
（θ）は45°が望ましい。
【００４８】かかる第２の実施の形態におけるキャパシ
タ構造においても、第１の実施の形態と同様に、シリコ
ン基板に対する垂直な電極面がなく、電極の全面がシリ
コン基板に対して同じように傾斜しているため、電極の
水平面の誘電体膜の厚さを無理なく厚く形成することが
でき、狭い溝及び大きい縦横比を有する構造がないの
で、全ての電極表面に均一な厚さに誘電体膜を形成する
ことができるし、全ての面に同じような構造の薄膜を形
成することができ、電極間の距離が確保され、その電極
間にプレート電極が位置するため、電極間の干渉が最小
化される。
タ構造においても、第１の実施の形態と同様に、シリコ
ン基板に対する垂直な電極面がなく、電極の全面がシリ
コン基板に対して同じように傾斜しているため、電極の
水平面の誘電体膜の厚さを無理なく厚く形成することが
でき、狭い溝及び大きい縦横比を有する構造がないの
で、全ての電極表面に均一な厚さに誘電体膜を形成する
ことができるし、全ての面に同じような構造の薄膜を形
成することができ、電極間の距離が確保され、その電極
間にプレート電極が位置するため、電極間の干渉が最小
化される。
【００４９】次に、本発明に係る半導体素子のキャパシ
タの製造方法に関する第１の実施の形態について説明す
る。尚、図９及び図10は、かかる第１の実施の形態の製
造段階を示す断面図である。まず、図９の(A) に示すよ
うに、トランジスタ72が形成されたシリコン基板71上に
層間絶縁膜73を形成し、層間絶縁膜73上に、以後形成さ
れる電極の二辺中、短い辺の長さの1/2 厚さに電極物質
75を蒸着した後、該電極物質75上に電極形成用レジスト
76パターンを形成する。この時、該レジスト76パターン
の境界線ｘは、以後形成される下部電極層75b の境界
ｘ’と一致するように形成され、前記レジスト76パター
ンの下部に電極層が形成されるようにする。
タの製造方法に関する第１の実施の形態について説明す
る。尚、図９及び図10は、かかる第１の実施の形態の製
造段階を示す断面図である。まず、図９の(A) に示すよ
うに、トランジスタ72が形成されたシリコン基板71上に
層間絶縁膜73を形成し、層間絶縁膜73上に、以後形成さ
れる電極の二辺中、短い辺の長さの1/2 厚さに電極物質
75を蒸着した後、該電極物質75上に電極形成用レジスト
76パターンを形成する。この時、該レジスト76パターン
の境界線ｘは、以後形成される下部電極層75b の境界
ｘ’と一致するように形成され、前記レジスト76パター
ンの下部に電極層が形成されるようにする。
【００５０】次いで、前記レジスト76パターンが形成さ
れている電極物質75を、該レジスト76と一緒に化学乾式
食刻(chemical dry etching)法を施して食刻する。この
とき、図９の(B) に示すように、前記レジスト76を等方
性に食刻すると共に、電極物質75を食刻する。これによ
り、レジスト76の一部77が食刻され、一部78は残るが、
レジスト76が全て除去されるまで食刻すると、前記電極
物質75は、図９の(C) に示すように、シリコン基板71の
表面に対し、同じように傾斜した傾斜面を有する下部電
極層75b が形成される。
れている電極物質75を、該レジスト76と一緒に化学乾式
食刻(chemical dry etching)法を施して食刻する。この
とき、図９の(B) に示すように、前記レジスト76を等方
性に食刻すると共に、電極物質75を食刻する。これによ
り、レジスト76の一部77が食刻され、一部78は残るが、
レジスト76が全て除去されるまで食刻すると、前記電極
物質75は、図９の(C) に示すように、シリコン基板71の
表面に対し、同じように傾斜した傾斜面を有する下部電
極層75b が形成される。
【００５１】前記レジスト76及び電極物質75は、同じ食
刻率で食刻されることが理想的であり、電極物質75を食
刻するための食刻気体とレジスト76を除去するための食
刻気体との比率を適切に調整して行うことができる。例
えば、電極物質75、レジスト76には、夫々、多結晶シリ
コン、有機物レジスト76を用いることができる。これら
を用いてパターニングする場合、シリコン食刻用気体の
CHF3と、有機物を除去するためのO2と、を混合して化学
乾式食刻を施す。
刻率で食刻されることが理想的であり、電極物質75を食
刻するための食刻気体とレジスト76を除去するための食
刻気体との比率を適切に調整して行うことができる。例
えば、電極物質75、レジスト76には、夫々、多結晶シリ
コン、有機物レジスト76を用いることができる。これら
を用いてパターニングする場合、シリコン食刻用気体の
CHF3と、有機物を除去するためのO2と、を混合して化学
乾式食刻を施す。
【００５２】即ち、O2により有機物レジスト76が等方性
食刻されてレジスト76のパターンは漸次狭くなり、CHF3
から発生したＦ−基により食刻される多結晶シリコンの
電極物質75の食刻範囲が漸次広くなる。従って、初期に
食刻された境界付近は、食刻気体に晒される時間に応じ
て大きく食刻され、レジスト76パターンの中央には、い
く程食刻気体に晒される時間が少なくなり、電極物質75
の所定角傾斜した面の食刻量は、食刻気体に晒された時
間に応じた量となる。
食刻されてレジスト76のパターンは漸次狭くなり、CHF3
から発生したＦ−基により食刻される多結晶シリコンの
電極物質75の食刻範囲が漸次広くなる。従って、初期に
食刻された境界付近は、食刻気体に晒される時間に応じ
て大きく食刻され、レジスト76パターンの中央には、い
く程食刻気体に晒される時間が少なくなり、電極物質75
の所定角傾斜した面の食刻量は、食刻気体に晒された時
間に応じた量となる。
【００５３】結局、前記レジスト76が全て除去された時
点でパターン境界部位の電極物質75は全て食刻され、該
電極物質75下部に形成された絶縁膜73が露出し、図10の
(D)に示すように、下部電極層75b は隣接する他の下部
電極層75b と電気的に隔離される。次いで、図10の(D)
に示すように、下部電極層75b を形成し、図10の(E) に
示すように、前記下部電極層75b 層上に均一な厚さの誘
電体膜80を形成する。
点でパターン境界部位の電極物質75は全て食刻され、該
電極物質75下部に形成された絶縁膜73が露出し、図10の
(D)に示すように、下部電極層75b は隣接する他の下部
電極層75b と電気的に隔離される。次いで、図10の(D)
に示すように、下部電極層75b を形成し、図10の(E) に
示すように、前記下部電極層75b 層上に均一な厚さの誘
電体膜80を形成する。
【００５４】該誘電体膜80は、化学的気相蒸着法(CVD)
法又はスパッタリングのような物理的気相蒸着(PVD) 法
中の何れか一つの蒸着法を用いて蒸着されるが、前記誘
電体膜80及び下部電極層75b の材料に従って適宜に選択
して用いられる。次いで、図10の(F) に示すように、前
記誘電体膜80上に均一な厚さの上部電極層75a を蒸着形
成する。このとき、前記上部電極層75a も化学的気相蒸
着法(CVD) 法又はスパッタリングのような物理的気相蒸
着法(PVD) 中の何れか一つを用いて蒸着されるが、前記
誘電体膜80及び上部電極層75a の材料に従い、適宜に選
択して用いられる。
法又はスパッタリングのような物理的気相蒸着(PVD) 法
中の何れか一つの蒸着法を用いて蒸着されるが、前記誘
電体膜80及び下部電極層75b の材料に従って適宜に選択
して用いられる。次いで、図10の(F) に示すように、前
記誘電体膜80上に均一な厚さの上部電極層75a を蒸着形
成する。このとき、前記上部電極層75a も化学的気相蒸
着法(CVD) 法又はスパッタリングのような物理的気相蒸
着法(PVD) 中の何れか一つを用いて蒸着されるが、前記
誘電体膜80及び上部電極層75a の材料に従い、適宜に選
択して用いられる。
【００５５】前述のように、前記電極物質75とレジスト
76との食刻率は、互に同じにすることが傾斜を有する電
極の製造に好適であるが、このとき、前記電極物質75と
レジスト76との食刻率比を異にして、以後形成される電
極面の傾斜を調整することができる。即ち、前記電極物
質75とレジスト76との食刻率比を各食刻気体の混合比率
を調整して簡単に変更することができる。
76との食刻率は、互に同じにすることが傾斜を有する電
極の製造に好適であるが、このとき、前記電極物質75と
レジスト76との食刻率比を異にして、以後形成される電
極面の傾斜を調整することができる。即ち、前記電極物
質75とレジスト76との食刻率比を各食刻気体の混合比率
を調整して簡単に変更することができる。
【００５６】このような本発明の第1 実施の形態に係る
半導体素子のキャパシタを製造する方法において、前記
有機物レジスト76の他にシリコン酸化膜、シリコン窒化
膜などのレジストを用いて前記電極物質75を食刻するこ
ともできる。次に、本発明に係る半導体素子キャパシタ
製造方法に関する第２の実施の形態について説明する。
半導体素子のキャパシタを製造する方法において、前記
有機物レジスト76の他にシリコン酸化膜、シリコン窒化
膜などのレジストを用いて前記電極物質75を食刻するこ
ともできる。次に、本発明に係る半導体素子キャパシタ
製造方法に関する第２の実施の形態について説明する。
【００５７】尚、図11〜図13は、本実施の形態の製造段
階を示す断面図である。先ず、図11の(A) に示すよう
に、トランジスタ82の形成されたシリコン基板81上に層
間絶縁膜83を形成し、該層間絶縁膜83上に以後形成され
る下部電極層85Cの高さの二倍の厚さに電極物質85を蒸
着形成した後、該電極物質85上に電極を形成するレジス
ト86パターンを形成する。このとき、前記レジスト86パ
ターンの境界線を以後形成される下部電極層85c の境界
と一致するよう形成し、前記レジスト86パターンの下部
に電極を形成する。
階を示す断面図である。先ず、図11の(A) に示すよう
に、トランジスタ82の形成されたシリコン基板81上に層
間絶縁膜83を形成し、該層間絶縁膜83上に以後形成され
る下部電極層85Cの高さの二倍の厚さに電極物質85を蒸
着形成した後、該電極物質85上に電極を形成するレジス
ト86パターンを形成する。このとき、前記レジスト86パ
ターンの境界線を以後形成される下部電極層85c の境界
と一致するよう形成し、前記レジスト86パターンの下部
に電極を形成する。
【００５８】次いで、図11の(B) に示すように、前記レ
ジスト86パターンをマスクにして前記電極物質85の上部
に該電極物質の厚さの1/2 程の深さに溝85a を形成し、
前記レジスト86を除去する。このとき、前記溝85a は非
比等方性食刻法を用いて形成される。次いで、溝85a に
形成された電極物質85を再び化学乾式法を施して食刻す
ると、図11の(C) に示すように、食刻された電極物質85
の一部分87、電極物質85の一部分88が残るが、前記電極
物質85の全ての突出部が除去されると、該電極物質85
は、図12の(D) に示すように、シリコン基板81に対し、
同じように傾斜した傾斜面に形成され、継続して食刻工
程を行うと、図12の(E) に示すように、前記電極物質85
の突出部が完全に除去された時点で、パターン境界部位
の電極物質は完全に食刻され、下部に形成されている絶
縁膜83が露出し、夫々隔離された下部電極層 85cが形成
される。
ジスト86パターンをマスクにして前記電極物質85の上部
に該電極物質の厚さの1/2 程の深さに溝85a を形成し、
前記レジスト86を除去する。このとき、前記溝85a は非
比等方性食刻法を用いて形成される。次いで、溝85a に
形成された電極物質85を再び化学乾式法を施して食刻す
ると、図11の(C) に示すように、食刻された電極物質85
の一部分87、電極物質85の一部分88が残るが、前記電極
物質85の全ての突出部が除去されると、該電極物質85
は、図12の(D) に示すように、シリコン基板81に対し、
同じように傾斜した傾斜面に形成され、継続して食刻工
程を行うと、図12の(E) に示すように、前記電極物質85
の突出部が完全に除去された時点で、パターン境界部位
の電極物質は完全に食刻され、下部に形成されている絶
縁膜83が露出し、夫々隔離された下部電極層 85cが形成
される。
【００５９】次いで、図13の(F) に示すように、前記下
部電極層85c 上に均一な厚さの誘電体膜89を形成する。
該誘電体膜89は化学的気相蒸着(CVD) 法又はスパッタリ
ングのような物理的気相蒸着(PVD) 法中の何れか一つを
用いて蒸着されるが、前記誘電体膜89及び下部電極層 8
5cの材料により選択して用いられる。次いで、図13の
(G) に示すように、前記誘電体膜89上に均一な厚さの上
部電極層85d を蒸着形成する。該上部電極層85d は、化
学的気相蒸着CVD 法及びスパッタリングのような物理的
気相蒸着PVD 法中何れ一つを用いて蒸着されるが、前記
誘電体膜89及び上部電極層85d の材料により選択して用
いられる。
部電極層85c 上に均一な厚さの誘電体膜89を形成する。
該誘電体膜89は化学的気相蒸着(CVD) 法又はスパッタリ
ングのような物理的気相蒸着(PVD) 法中の何れか一つを
用いて蒸着されるが、前記誘電体膜89及び下部電極層 8
5cの材料により選択して用いられる。次いで、図13の
(G) に示すように、前記誘電体膜89上に均一な厚さの上
部電極層85d を蒸着形成する。該上部電極層85d は、化
学的気相蒸着CVD 法及びスパッタリングのような物理的
気相蒸着PVD 法中何れ一つを用いて蒸着されるが、前記
誘電体膜89及び上部電極層85d の材料により選択して用
いられる。
【００６０】このような本発明の第２実施の形態に係る
半導体素子のキャパシタを製造するには、前記上、下部
電極層85d 、85c の材料の電極物質85として、多結晶シ
リコンと、Pt、Auの貴金属と、Ir、Ruの遷移金属及びIr
O2、RuO2の電導性酸化物中の何れか一つの物質を用いる
ことができる。且つ、多結晶シリコンにて前記上下部電
極層85d 、85c を形成する場合は、該上下部電極層85d
、85c 上に前記Pt、Au、Ir、Ru、IrO2、RuO2などの電
導性物質中の何れか一つからなる電導層（図示されず）
を化学気相蒸着法により形成することができ、このと
き、前記電導層は前記多結晶シリコンの上、下部電極層
85d、85c 上のみに選択的に形成されるため、写真食刻
工程を施すことなく高誘電率誘電体形成に適合した電極
層を形成することができる。
半導体素子のキャパシタを製造するには、前記上、下部
電極層85d 、85c の材料の電極物質85として、多結晶シ
リコンと、Pt、Auの貴金属と、Ir、Ruの遷移金属及びIr
O2、RuO2の電導性酸化物中の何れか一つの物質を用いる
ことができる。且つ、多結晶シリコンにて前記上下部電
極層85d 、85c を形成する場合は、該上下部電極層85d
、85c 上に前記Pt、Au、Ir、Ru、IrO2、RuO2などの電
導性物質中の何れか一つからなる電導層（図示されず）
を化学気相蒸着法により形成することができ、このと
き、前記電導層は前記多結晶シリコンの上、下部電極層
85d、85c 上のみに選択的に形成されるため、写真食刻
工程を施すことなく高誘電率誘電体形成に適合した電極
層を形成することができる。
【００６１】次に、本発明に係る半導体素子キャパシタ
製造方法に関する第３の実施形態を説明する。尚、図14
及び図15は、本実施の形態の製造段階を示す断面図であ
る。図14の(A) に示すように、トランジスタ（図示され
ず）の形成されたシリコン基板91上に層間絶縁膜92を形
成し、前記層間絶縁膜92上に該層間絶縁膜92を加工する
ためのレジスト94を形成する。
製造方法に関する第３の実施形態を説明する。尚、図14
及び図15は、本実施の形態の製造段階を示す断面図であ
る。図14の(A) に示すように、トランジスタ（図示され
ず）の形成されたシリコン基板91上に層間絶縁膜92を形
成し、前記層間絶縁膜92上に該層間絶縁膜92を加工する
ためのレジスト94を形成する。
【００６２】次いで、図14の(B) に示すように、前記レ
ジスト94をマスクとしてRIE(Reactive Ion Etching) の
非等方性食刻を施し、溝93を，以後形成される下部電極
層の高さまで形成した後、前記レジスト94を除去する
と、溝93が形成された前記層間絶縁膜92の上面及び一部
側面が露出する。次いで、該露出した層間絶縁膜92を湿
式食刻又は化学乾式食刻などを用いて等方性に食刻す
る。このとき、前記層間絶縁膜92の各表面は、図14の
(C) に示すように、シリコン基板91に対し、同じように
傾斜するように食刻される。
ジスト94をマスクとしてRIE(Reactive Ion Etching) の
非等方性食刻を施し、溝93を，以後形成される下部電極
層の高さまで形成した後、前記レジスト94を除去する
と、溝93が形成された前記層間絶縁膜92の上面及び一部
側面が露出する。次いで、該露出した層間絶縁膜92を湿
式食刻又は化学乾式食刻などを用いて等方性に食刻す
る。このとき、前記層間絶縁膜92の各表面は、図14の
(C) に示すように、シリコン基板91に対し、同じように
傾斜するように食刻される。
【００６３】次いで、図14の(D) に示すように、前記食
刻された層間絶縁膜92上に所定厚さの下部電極層95を蒸
着した後、図15の(E) に示すように、前記下部電極層95
を電気的に相互分離させるため、前記層間絶縁膜92及び
下部電極層95の上段部を化学機械的練磨(ChemIcal Mech
anical Polishing;CMP) 方法を用いて切断する。次い
で、図15の(F) に示すように、前記下部電極層95上に均
一な厚さの誘電体膜96を形成し、(G) に示すように、該
誘電体膜96上に均一な厚さの上部電極層97を形成する。
尚、第１、第２の実施の形態と同様に、該誘電体膜89、
上部電極層97は、化学的気相蒸着(CVD) 法又はスパッタ
リングのような物理的気相蒸着(PVD) 法のうち、何れか
一つを用いて蒸着される。
刻された層間絶縁膜92上に所定厚さの下部電極層95を蒸
着した後、図15の(E) に示すように、前記下部電極層95
を電気的に相互分離させるため、前記層間絶縁膜92及び
下部電極層95の上段部を化学機械的練磨(ChemIcal Mech
anical Polishing;CMP) 方法を用いて切断する。次い
で、図15の(F) に示すように、前記下部電極層95上に均
一な厚さの誘電体膜96を形成し、(G) に示すように、該
誘電体膜96上に均一な厚さの上部電極層97を形成する。
尚、第１、第２の実施の形態と同様に、該誘電体膜89、
上部電極層97は、化学的気相蒸着(CVD) 法又はスパッタ
リングのような物理的気相蒸着(PVD) 法のうち、何れか
一つを用いて蒸着される。
【００６４】このような半導体素子のキャパシタ製造方
法に係る第３の実施の形態においては、下部電極層95を
電気的に分離するとき、層間絶縁膜92と下部電極層95の
上段部を化学機械的練磨(CMP) 方法を用いて研磨するた
め、各セルの電極を容易に分離することができるし、P
t、Auのような食刻の難しい物質を下部電極層に用いる
場合にも容易に各セルの電極を隔離することができる。
法に係る第３の実施の形態においては、下部電極層95を
電気的に分離するとき、層間絶縁膜92と下部電極層95の
上段部を化学機械的練磨(CMP) 方法を用いて研磨するた
め、各セルの電極を容易に分離することができるし、P
t、Auのような食刻の難しい物質を下部電極層に用いる
場合にも容易に各セルの電極を隔離することができる。
【００６５】
【発明の効果】以上説明したように、請求項１の発明に
かかる半導体素子のキャパシタによれば、電極の各面が
狭い溝又は大きい縦横比を有する構造にはならず、半導
体基板に対し、同じように傾斜した簡単な構造の電極を
形成することができる。このため、電極の形成工程が簡
単化され、従来の電極よりも複雑な傾斜及び屈曲面が省
かれて化学蒸着又は物理蒸着により誘電体物質を全面に
蒸着して、電極の表面に同じ厚さの誘電体膜を形成する
ことができる。又、誘電体膜の厚さを容易に薄く形成す
ることもでき、蓄電容量を増加させることができる。
かかる半導体素子のキャパシタによれば、電極の各面が
狭い溝又は大きい縦横比を有する構造にはならず、半導
体基板に対し、同じように傾斜した簡単な構造の電極を
形成することができる。このため、電極の形成工程が簡
単化され、従来の電極よりも複雑な傾斜及び屈曲面が省
かれて化学蒸着又は物理蒸着により誘電体物質を全面に
蒸着して、電極の表面に同じ厚さの誘電体膜を形成する
ことができる。又、誘電体膜の厚さを容易に薄く形成す
ることもでき、蓄電容量を増加させることができる。
【００６６】更に、電極表面が傾斜角を有しているた
め、従来の塗布性の不良により実用化が困難であったス
パッタリングを施して、容易に高誘電率薄膜及び強誘電
体薄膜の蒸着を行うことができるし、容易に電極を形成
して、電極物質の選択の幅を広げることができるという
効果がある。そして、層間絶縁膜の表面を加工すると
き、下部電極の形成及び各電極間の分離が容易であるた
め、乾式食刻の難しい貴金属などを下部電極に用いるこ
とができるという効果がある。
め、従来の塗布性の不良により実用化が困難であったス
パッタリングを施して、容易に高誘電率薄膜及び強誘電
体薄膜の蒸着を行うことができるし、容易に電極を形成
して、電極物質の選択の幅を広げることができるという
効果がある。そして、層間絶縁膜の表面を加工すると
き、下部電極の形成及び各電極間の分離が容易であるた
め、乾式食刻の難しい貴金属などを下部電極に用いるこ
とができるという効果がある。
【００６７】請求項２の発明にかかる半導体素子のキャ
パシタによれば、蓄電容量を大きくすることができる。
請求項３の発明にかかる半導体素子のキャパシタによれ
ば、強誘電体の高誘電率を利用して誘電体薄膜が形成さ
れる。請求項４の発明にかかる半導体素子のキャパシタ
によれば、最も容易に誘電体薄膜を形成することができ
る。
パシタによれば、蓄電容量を大きくすることができる。
請求項３の発明にかかる半導体素子のキャパシタによれ
ば、強誘電体の高誘電率を利用して誘電体薄膜が形成さ
れる。請求項４の発明にかかる半導体素子のキャパシタ
によれば、最も容易に誘電体薄膜を形成することができ
る。
【００６８】請求項５の発明にかかる製造方法によれ
ば、簡単な電極層の形成工程によって蓄電容量を増加さ
せることができる。請求項６の発明にかかる製造方法に
よれば、レジストパターンにより溝を形成することがで
き、レジストパターン上から食刻することにより、傾斜
した面を有する下部電極層を形成することができる。
ば、簡単な電極層の形成工程によって蓄電容量を増加さ
せることができる。請求項６の発明にかかる製造方法に
よれば、レジストパターンにより溝を形成することがで
き、レジストパターン上から食刻することにより、傾斜
した面を有する下部電極層を形成することができる。
【００６９】請求項７の発明にかかる製造方法によれ
ば、下部電極層を適度の高さとすることができる。請求
項８の発明にかかる製造方法によれば、レジストパター
ンの境界線により、下部電極層の境界の位置を設定する
ことができる。請求項９の発明にかかる製造方法によれ
ば、多結晶シリコンであれば加工が容易であり、層間絶
縁膜上に、多結晶シリコンからなる電極物質を形成する
ことができる。
ば、下部電極層を適度の高さとすることができる。請求
項８の発明にかかる製造方法によれば、レジストパター
ンの境界線により、下部電極層の境界の位置を設定する
ことができる。請求項９の発明にかかる製造方法によれ
ば、多結晶シリコンであれば加工が容易であり、層間絶
縁膜上に、多結晶シリコンからなる電極物質を形成する
ことができる。
【００７０】請求項10の発明にかかる製造方法によれ
ば、有機物レジストを用いてレジストパターンを形成す
ることができる。請求項11の発明にかかる製造方法によ
れば、化学乾式食刻法を用いてレジストと電極物質の等
方性食刻を行うことができる。請求項12の発明にかかる
製造方法によれば、電極物質を食刻するための食刻気体
とレジストを除去するための食刻気体との混合比により
容易に食刻率を調節することができる。
ば、有機物レジストを用いてレジストパターンを形成す
ることができる。請求項11の発明にかかる製造方法によ
れば、化学乾式食刻法を用いてレジストと電極物質の等
方性食刻を行うことができる。請求項12の発明にかかる
製造方法によれば、電極物質を食刻するための食刻気体
とレジストを除去するための食刻気体との混合比により
容易に食刻率を調節することができる。
【００７１】請求項13の発明にかかる製造方法によれ
ば、CHF3により電極物質を食刻することができる。請求
項14の発明にかかる製造方法によれば、O2により、レジ
ストを食刻することができる。請求項15の発明にかかる
製造方法によれば、電極物質の各面の設定された傾斜角
に従って食刻率を決定することができる。
ば、CHF3により電極物質を食刻することができる。請求
項14の発明にかかる製造方法によれば、O2により、レジ
ストを食刻することができる。請求項15の発明にかかる
製造方法によれば、電極物質の各面の設定された傾斜角
に従って食刻率を決定することができる。
【００７２】請求項16の発明にかかる製造方法によれ
ば、最も適度に食刻することができる。請求項17の発明
にかかる製造方法によれば、電極物質に溝を形成し、か
かる電極物質を食刻することにより、傾斜を有した面を
有する下部電極層を形成することができる。
ば、最も適度に食刻することができる。請求項17の発明
にかかる製造方法によれば、電極物質に溝を形成し、か
かる電極物質を食刻することにより、傾斜を有した面を
有する下部電極層を形成することができる。
【００７３】請求項18の発明にかかる製造方法によれ
ば、適度な高さの下部電極層を形成することができる。
請求項19の発明にかかる製造方法によれば、レジストパ
ターンの境界線により、下部電極層の境界の位置を設定
することができる。請求項20の発明にかかる製造方法に
よれば、適度に傾斜した面を有した下部電極層を形成す
ることができる。
ば、適度な高さの下部電極層を形成することができる。
請求項19の発明にかかる製造方法によれば、レジストパ
ターンの境界線により、下部電極層の境界の位置を設定
することができる。請求項20の発明にかかる製造方法に
よれば、適度に傾斜した面を有した下部電極層を形成す
ることができる。
【００７４】請求項21の発明にかかる製造方法によれ
ば、非等方性食刻法を用いて溝を形成することができ
る。請求項22の発明にかかる製造方法によれば、化学乾
式食刻法により下部電極層を形成すことができる。請求
項23の発明にかかる製造方法によれば、下部電極層、上
部電極層を、多結晶シリコン、Pt、Au、Ir、Ru、及びIr
O2、RuO2のうち、何れか一つの物質にて形成することが
できる。
ば、非等方性食刻法を用いて溝を形成することができ
る。請求項22の発明にかかる製造方法によれば、化学乾
式食刻法により下部電極層を形成すことができる。請求
項23の発明にかかる製造方法によれば、下部電極層、上
部電極層を、多結晶シリコン、Pt、Au、Ir、Ru、及びIr
O2、RuO2のうち、何れか一つの物質にて形成することが
できる。
【００７５】請求項24の発明にかかる製造方法によれ
ば、Pt、Au、Ir、Ru、IrO2、及びRuO2のうち、何れか一
つの物質を用いて、多結晶シリコン上に電導層を形成す
ることができる。請求項25の発明にかかる製造方法によ
れば、化学気相蒸着法により電導層を下部電極層、上部
電極層上に形成することができる。
ば、Pt、Au、Ir、Ru、IrO2、及びRuO2のうち、何れか一
つの物質を用いて、多結晶シリコン上に電導層を形成す
ることができる。請求項25の発明にかかる製造方法によ
れば、化学気相蒸着法により電導層を下部電極層、上部
電極層上に形成することができる。
【００７６】請求項26の発明にかかる製造方法によれ
ば、層間絶縁膜の間に溝を設けて食刻することにより、
傾斜した面を有する層間絶縁膜を形成することができ、
さらに傾斜した面を有する下部電極層を形成することが
できる。請求項27の発明にかかる製造方法によれば、RI
E 法を用いて層間絶縁膜の間隙に溝を形成することがで
きる。
ば、層間絶縁膜の間に溝を設けて食刻することにより、
傾斜した面を有する層間絶縁膜を形成することができ、
さらに傾斜した面を有する下部電極層を形成することが
できる。請求項27の発明にかかる製造方法によれば、RI
E 法を用いて層間絶縁膜の間隙に溝を形成することがで
きる。
【００７７】請求項28の発明にかかる製造方法によれ
ば、溝の深さにより、下部電極層の高さを設定すること
ができる。請求項29の発明にかかる製造方法によれば、
下部電極層の電導度を良好にすることができる。請求項
30の発明にかかる製造方法によれば、化学的機械的練磨
法により各下部電極層を電気的に分離することができ
る。
ば、溝の深さにより、下部電極層の高さを設定すること
ができる。請求項29の発明にかかる製造方法によれば、
下部電極層の電導度を良好にすることができる。請求項
30の発明にかかる製造方法によれば、化学的機械的練磨
法により各下部電極層を電気的に分離することができ
る。
【００７８】請求項31の発明にかかる製造方法によれ
ば、化学的気相蒸着法により誘電体膜を形成することが
できる。請求項32の発明にかかる製造方法によれば、物
理的気相蒸着法により誘電体膜を形成することができ
る。請求項33の発明にかかる製造方法によれば、化学的
気相蒸着(CVD) 法により上部電極層を形成することがで
きる。
ば、化学的気相蒸着法により誘電体膜を形成することが
できる。請求項32の発明にかかる製造方法によれば、物
理的気相蒸着法により誘電体膜を形成することができ
る。請求項33の発明にかかる製造方法によれば、化学的
気相蒸着(CVD) 法により上部電極層を形成することがで
きる。
【００７９】請求項34の発明にかかる製造方法によれ
ば、物理的気相蒸着（PVD ）法により上部電極層を形成
することができる。請求項35の発明にかかる製造方法に
よれば、誘電体膜、あるいは上部電極層をスパッタリン
グにより形成することができる。
ば、物理的気相蒸着（PVD ）法により上部電極層を形成
することができる。請求項35の発明にかかる製造方法に
よれば、誘電体膜、あるいは上部電極層をスパッタリン
グにより形成することができる。
【図１】本発明の半導体素子のキャパシタの第１の実施
の形態を示す平面図。
の形態を示す平面図。
【図２】図１の斜視図。
【図３】図１のａ−ａ断面図。
【図４】図１のｂ−ｂ断面図。
【図５】本発明の半導体素子のキャパシタの第２の実施
の形態を示す平面図。
の形態を示す平面図。
【図６】図５の斜視図。
【図７】図５のａ−ａ断面図。
【図８】図５のｂ−ｂ断面図。
【図９】本発明の半導体素子のキャパシタの製造方法の
第１の実施の形態を示す断面図。
第１の実施の形態を示す断面図。
【図10】同上断面図。
【図11】本発明の半導体素子のキャパシタの製造方法の
第２の実施の形態を示す断面図。
第２の実施の形態を示す断面図。
【図12】同上断面図。
【図13】同上断面図。
【図14】本発明の半導体素子のキャパシタの製造方法の
第３の実施の形態を示す断面図。
第３の実施の形態を示す断面図。
【図15】同上断面図。
【図16】従来の半導体素子のキャパシタの断面図。
【図17】従来の別の半導体素子のキャパシタの断面図。
71、81、91 シリコン基板 73、83、92 層間絶縁膜 75、85 電極物質 76、86、94 レジスト 80、89、96 誘電体膜 75a 、85d 、97 ；上部電極層 75b 、85c 、95 ；下部電極層 85a ；溝
Claims (35)
- 【請求項１】半導体基板上に、該半導体基板の表面に対
して傾斜した面を有する下部電極と、 該下部電極上に形成された誘電体膜と、 該誘電体膜上に形成された上部電極と、を備えて構成さ
れたことを特徴とする半導体素子のキャパシタ。 - 【請求項２】前記誘電体膜は、高誘電率薄膜からなるこ
とを特徴とする請求項１記載の半導体素子のキャパシ
タ。 - 【請求項３】前記高誘電体膜は、強誘電体薄膜であるこ
とを特徴とする請求項２記載の半導体素子のキャパシ
タ。 - 【請求項４】前記下部電極の各面の傾斜角は、半導体基
板の表面に対して略45°であることを特徴とする請求項
１〜請求項３のいずれか１つに記載の半導体素子のキャ
パシタ。 - 【請求項５】半導体基板上に被食刻物質を形成する段階
と、 該被食刻物質に溝を設けて食刻し、半導体基板（71）に
対して傾斜した面を有する下部電極層を形成する段階
と、 該下部電極層上に誘電体膜を形成する段階と、 該誘電体膜上に上部電極層を形成する段階と、を順次行
うことを特徴とする半導体素子のキャパシタ製造方法。 - 【請求項６】前記被食刻物質は、レジスト及び下部電極
層を形成する電極物質であって、 前記下部電極層を形成する段階は、 前記半導体基板上に層間絶縁膜を形成する段階と、 該層間絶縁膜上に電極物質を形成する段階と、 該層間絶縁膜（73）上に電極物質（75）を形成する段階
と、 該電極物質（75）上に、溝ができるようにレジスト（7
6）で該電極物質（75）をパターニングする段階と、 該レジスト（76）パターンの形成された電極物質（75）
を該レジスト（76）と一緒に食刻する段階と、を含んで
構成されたことを特徴とする請求項５に記載の半導体素
子のキャパシタ製造方法。 - 【請求項７】前記電極物質を形成する段階において、電
極物質(75)を、前記下部電極層(75b) の二辺中、短い辺
の長さの略 1/2の厚さに形成することを特徴をする請求
項６記載の半導体素子のキャパシタ製造方法。 - 【請求項８】前記レジストパターンを形成する段階にお
いて、レジストパターンの境界線を、複数の下部電極層
間の境界と一致するように形成することを特徴とする請
求項６又は請求項７記載の半導体素子のキャパシタ製造
方法。 - 【請求項９】前記電極物質(75)は、多結晶シリコンから
なることを特徴とする請求項６〜請求項８のいずれか１
つに記載の半導体素子のキャパシタ製造方法。 - 【請求項１０】前記レジスト(76)は、有機物であること
を特徴とする請求項６〜請求項９のいずれか１つに記載
の半導体素子のキャパシタ製造方法。 - 【請求項１１】前記下部電極層を形成する段階における
レジスト（76）と電極物質(75)との食刻は、化学乾式食
刻(chemical dry etching)法を用いての等方性食刻であ
ることを特徴とする請求項６〜請求項10のいずれか１つ
に記載の半導体素子のキャパシタ製造方法。 - 【請求項１２】前記下部電極層を形成する段階における
レジスト(76)と電極物質（75）との食刻は、前記電極物
質（75）を食刻するための食刻気体とレジスト（76）を
除去するための食刻気体とを混合し、両食刻気体の混合
比に従って食刻率を調整しながら実施する食刻であるこ
とを特徴とする請求項６〜請求項10のいずれか１つに記
載の半導体素子のキャパシタ製造方法。 - 【請求項１３】前記電極物質（75）の食刻気体は、CHF3
であることを特徴とする請求項12記載の半導体素子のキ
ャパシタ製造方法。 - 【請求項１４】前記レジスト（76）の食刻気体は、O2で
あることを特徴とする請求項12又は請求項13記載の半導
体素子のキャパシタ製造方法。 - 【請求項１５】前記下部電極層を形成する段階におい
て、食刻率は、前記電極物質（75）の各面の傾斜角の設
定値に従って決定されることを特徴とする請求項６〜請
求項14のいずれか１つに記載の半導体素子のキャパシタ
製造方法。 - 【請求項１６】前記下部電極層を形成する段階におい
て、レジスト（76）と電極物質（75）とを、略同じ食刻
率で食刻することを特徴とする請求項６〜請求項15のい
ずれか１つに記載の半導体素子のキャパシタ製造方法。 - 【請求項１７】前記被食刻物質は、下部電極層を形成す
る電極物質であって、 前記下部電極層を形成する段階は、 前記層間絶縁膜（83）上に電極物質（85）を形成する段
階と、 前記電極物質（85）上に該電極物質（85）をパターニン
グするためのレジスト（86）パターンを形成する段階
と、 前記レジスト（86）パターンをマスクにして前記電極物
質（85）の上部に溝（85a ）を形成する段階と、 前記レジスト（86）を除去する段階と、 前記溝（85a ）の形成された電極物質（85）を食刻する
段階と、を含んで構成されたことを特徴とする請求項５
記載の半導体素子のキャパシタ製造方法。 - 【請求項１８】前記電極物質（85）を形成する段階にお
いて、電極物質（85）を、前記下部電極層（85c ）の高
さの二倍の厚さに形成することを特徴とする請求項17記
載の半導体素子のキャパシタ製造方法。 - 【請求項１９】前記レジストパターンを形成する段階に
おいて、レジストパターンの境界線を、前記下部電極層
間の境界と一致するように形成することを特徴とする請
求項17又は請求項18記載の半導体素子のキャパシタ製造
方法。 - 【請求項２０】前記溝を形成する段階において、溝(85
a) を、前記電極物質（85）の厚さの1/2 程の深さに形
成することを特徴とする請求項17〜請求項19のいずれか
１つに記載の半導体素子のキャパシタ製造方法。 - 【請求項２１】前記溝を形成する段階において、溝（85
a ）を、非等方性食刻法を用いて形成することを特徴と
する請求項17〜請求項20のいずれか１つに記載の半導体
素子のキャパシタ素子の製造方法。 - 【請求項２２】前記下部電極層を形成する段階におい
て、電極物質(85)を、化学乾式食刻法を用いて等方性に
食刻して下部電極層を形成することを特徴とする請求項
17〜請求項21のいずれか１つに記載の半導体素子のキャ
パシタ製造方法。 - 【請求項２３】前記下部電極層（85c)、上部電極層（85
d)は、多結晶シリコン、Pt、Au、Ir、Ru、及びIrO2、Ru
O2のうち、何れか一つの物質にて形成されることを特徴
とする請求項17〜請求項22のいずれか１つに記載の半導
体素子のキャパシタ製造方法。 - 【請求項２４】前記多結晶シリコンを用いて前記下部電
極層、上部電極層を形成するときは、該上下部電極層上
にPt、Au、Ir、Ru、IrO2、及びRuO2のうち、何れか一つ
の物質を用いて電導層を形成することを特徴とする請求
項23記載の半導体素子のキャパシタ製造方法。 - 【請求項２５】前記電導層は、化学気相蒸着法を施し、
前記多結晶シリコンからなる下部電極層（85c)、上部電
極層（85d)上にのみ、選択的に形成されることを特徴と
する請求項24記載の半導体素子のキャパシタ製造方法。 - 【請求項２６】前記被食刻物質は、層間絶縁膜であっ
て、 前記下部電極層を形成する段階は、 半導体基板（91）上に層間絶縁膜（92）を形成する段階
と、 前記層間絶縁膜（92）を加工するためのレジスト（94）
を形成する段階と、 前記レジスト（94）をマスクにして前記層間絶縁膜と層
間絶縁膜間に溝を形成する段階と、 前記レジスト（94）を除去する段階と、 食刻して前記層間絶縁膜の各面を半導体基板（91）の表
面に対して傾斜させる段階と、 前記食刻加工された層間絶縁膜（92）上に下部電極層
（95）を形成する段階と、 前記層間絶縁膜（92）と下部電極層（95）の上段部とを
切断し、各下部電極層（95）を電気的に分離する段階
と、 前記下部電極層（95）上に誘電体膜（96）を形成する段
階と、 前記誘電体膜（96）上に上部電極層（97）を形成する段
階と、を含んで構成されたことを特徴とする請求項５記
載の半導体素子のキャパシタ製造方法。 - 【請求項２７】前記溝を形成する段階において、溝を、
RIE(Reactive Ion Etching) 法を用いて非等方性に形成
することを特徴とする請求項26記載の半導体素子のキャ
パシタ製造方法。 - 【請求項２８】前記溝を形成する段階において、溝を、
前記下部電極層の高さに相当する深さに形成することを
特徴とする請求項26又は請求項27記載の半導体素子のキ
ャパシタ製造方法。 - 【請求項２９】前記下部電極層を形成する段階におい
て、下部電極層を、Pt又はAuを含ませて形成することを
特徴とする請求項26〜請求項28のいずれか１つに記載の
半導体素子のキャパシタ製造方法。 - 【請求項３０】前記各下部電極層を電気的に分離する段
階において、層間絶縁膜（92）と下部電極層（95）との
頂点を、化学的機械的練磨法を用いて切断することを特
徴をする請求項26〜請求項29のいずれか１つに記載の半
導体素子のキャパシタ製造方法。 - 【請求項３１】前記誘電体膜を形成する段階において、
化学的気相蒸着(CVD) 法を用いて誘電体膜を形成するこ
とを特徴とする請求項５〜請求項30のいずれか１つに記
載の半導体素子のキャパシタ製造方法。 - 【請求項３２】前記誘電体膜を形成する段階において、
物理的気相蒸着法を用いて誘電体膜を形成することを特
徴とする請求項５〜請求項30のいずれか１つに記載の半
導体素子のキャパシタ製造方法。 - 【請求項３３】前記上部電極層を形成する段階におい
て、化学的気相蒸着(CVD) 法を用いて上部電極層を形成
することを特徴とする請求項５〜請求項32のいずれか１
つに記載の半導体素子のキャパシタ製造方法。 - 【請求項３４】前記上部電極層を形成する段階におい
て、物理的気相蒸着（PVD ）法を用いて上部電極層を形
成することを特徴とする請求項５〜請求項32のいずれか
１つに記載の半導体素子のキャパシタ製造方法。 - 【請求項３５】前記物理的気相蒸着法は、スパッタリン
グであることを特徴とする請求項32又は請求項34記載の
半導体素子のキャパシタ製造方法。
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2001
- 2001-03-23 US US09/814,924 patent/US6417067B2/en not_active Expired - Lifetime
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