JPH09121048A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09121048A JPH09121048A JP27732695A JP27732695A JPH09121048A JP H09121048 A JPH09121048 A JP H09121048A JP 27732695 A JP27732695 A JP 27732695A JP 27732695 A JP27732695 A JP 27732695A JP H09121048 A JPH09121048 A JP H09121048A
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- JP
- Japan
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- film
- refractory metal
- metal silicide
- polycrystalline silicon
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】ゲート電極を構成する高融点金属による金属汚
染が無く高品質で微細なＭＯＳトランジスタの工程短縮
した製造方法を提供する。 【解決手段】本発明のＭＯＳトランジスタの製造方法
は、半導体基板の表面にゲート酸化膜、多結晶シリコン
膜、高融点金属シリサイド膜さらには保護膜を順次に積
層して形成する工程と、前記保護膜と高融点金属シリサ
イド膜をドライエッチングしゲート電極形状にパターニ
ングする工程と、前記パターニング後、ソース・ドレイ
ンの拡散層を形成する不純物をイオン注入する工程と、
前記イオン注入後に熱処理を施して前記ソース・ドレイ
ンの拡散層を形成する工程と、前記拡散層の形成後、前
記パターニングした高融点金属シリサイド膜をマスクに
して前記多結晶シリコン膜をドライエッチングする工程
とを含む。
染が無く高品質で微細なＭＯＳトランジスタの工程短縮
した製造方法を提供する。 【解決手段】本発明のＭＯＳトランジスタの製造方法
は、半導体基板の表面にゲート酸化膜、多結晶シリコン
膜、高融点金属シリサイド膜さらには保護膜を順次に積
層して形成する工程と、前記保護膜と高融点金属シリサ
イド膜をドライエッチングしゲート電極形状にパターニ
ングする工程と、前記パターニング後、ソース・ドレイ
ンの拡散層を形成する不純物をイオン注入する工程と、
前記イオン注入後に熱処理を施して前記ソース・ドレイ
ンの拡散層を形成する工程と、前記拡散層の形成後、前
記パターニングした高融点金属シリサイド膜をマスクに
して前記多結晶シリコン膜をドライエッチングする工程
とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にポリサイドゲート電極構造を有する絶縁
ゲート電界効果トランジスタの製造方法に関する。
法に関し、特にポリサイドゲート電極構造を有する絶縁
ゲート電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】半導体素子の微細化および高密度化は依
然として精力的に進められており、現在では０．１５〜
０．２５μｍの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。このような半導体デバイスの高
集積化に伴って、ゲート電極幅や拡散層幅の寸法の縮小
および半導体素子を構成する材料の膜厚の低減が特に重
要になってくる。
然として精力的に進められており、現在では０．１５〜
０．２５μｍの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。このような半導体デバイスの高
集積化に伴って、ゲート電極幅や拡散層幅の寸法の縮小
および半導体素子を構成する材料の膜厚の低減が特に重
要になってくる。
【０００３】このなかで、ゲート電極あるいはゲート電
極配線幅の縮小およびゲート電極材料の膜厚の低減は、
必然的にこれらの配線抵抗の増加をまねき、回路動作の
遅延に大きな影響を及ぼすようになる。そこで、微細化
された半導体素子においては、ゲート電極材料の一部に
用いられる高融点金属シリサイドの低抵抗化技術は必須
の技術として重要視されている。特に、高融点金属とし
てチタン金属等を用いたポリサイドゲート電極は、微細
な絶縁ゲート電界効果トランジスタ（以下、ＭＯＳトラ
ンジスタと呼称する）にとり必須となる。
極配線幅の縮小およびゲート電極材料の膜厚の低減は、
必然的にこれらの配線抵抗の増加をまねき、回路動作の
遅延に大きな影響を及ぼすようになる。そこで、微細化
された半導体素子においては、ゲート電極材料の一部に
用いられる高融点金属シリサイドの低抵抗化技術は必須
の技術として重要視されている。特に、高融点金属とし
てチタン金属等を用いたポリサイドゲート電極は、微細
な絶縁ゲート電界効果トランジスタ（以下、ＭＯＳトラ
ンジスタと呼称する）にとり必須となる。
【０００４】このような構造のＭＯＳトランジスタにお
いて上述の半導体デバイスの高集積化の傾向に沿って、
拡散層を形成する不純物の拡散を抑制して、トランジス
タの短チャネル効果を抑制しなければならない。その結
果として拡散層も高集積化に伴い浅接合化される。しか
しながら、拡散層の接合面がこのような高融点金属で汚
染されると、ソース・ドレイン領域のリーク電流が増加
しトランジスタのスウィッチ動作が不可能になってく
る。したがって、このようなポリサイドゲート電極から
の拡散層あるいは半導体基板の金属汚染を防止すること
が必須になってくる。
いて上述の半導体デバイスの高集積化の傾向に沿って、
拡散層を形成する不純物の拡散を抑制して、トランジス
タの短チャネル効果を抑制しなければならない。その結
果として拡散層も高集積化に伴い浅接合化される。しか
しながら、拡散層の接合面がこのような高融点金属で汚
染されると、ソース・ドレイン領域のリーク電流が増加
しトランジスタのスウィッチ動作が不可能になってく
る。したがって、このようなポリサイドゲート電極から
の拡散層あるいは半導体基板の金属汚染を防止すること
が必須になってくる。
【０００５】そこで、従来の技術で提案されているこの
ような金属汚染の防止方法について、図４と図５に基づ
いて説明する。図４と図５は、特開昭６１−２４５５５
２号公報に記載されているＭＯＳトランジスタの形成方
法を示す製造工程順の断面図である。
ような金属汚染の防止方法について、図４と図５に基づ
いて説明する。図４と図５は、特開昭６１−２４５５５
２号公報に記載されているＭＯＳトランジスタの形成方
法を示す製造工程順の断面図である。
【０００６】図４（ａ）に示すように、導電型がＰ型の
シリコン基板１０１表面に選択的にフィールド酸化膜１
０２が形成される。そして、ゲート酸化膜１０３がフィ
ールド酸化膜１０２の形成されていないシリコン基板１
０１の表面に形成される。ここで、このゲート酸化膜１
０３はシリコン酸化膜で構成される。
シリコン基板１０１表面に選択的にフィールド酸化膜１
０２が形成される。そして、ゲート酸化膜１０３がフィ
ールド酸化膜１０２の形成されていないシリコン基板１
０１の表面に形成される。ここで、このゲート酸化膜１
０３はシリコン酸化膜で構成される。
【０００７】次に、このフィールド酸化膜１０２および
ゲート酸化膜１０３を被覆するようにして多結晶シリコ
ン膜１０４が堆積される。ここで、この多結晶シリコン
膜１０４は化学気相成長（ＣＶＤ）法で堆積され、その
膜中にはリン不純物が含まれる。また、その膜厚は１０
０ｎｍ程度に設定される。
ゲート酸化膜１０３を被覆するようにして多結晶シリコ
ン膜１０４が堆積される。ここで、この多結晶シリコン
膜１０４は化学気相成長（ＣＶＤ）法で堆積され、その
膜中にはリン不純物が含まれる。また、その膜厚は１０
０ｎｍ程度に設定される。
【０００８】そして、この多結晶シリコン膜１０４に被
着する高融点金属シリサイド膜１０５が堆積される。例
えば、この高融点金属シリサイド膜１０５は、スパッタ
法で形成されるモリブデンシリサイドで構成される。次
に、この高融点金属シリサイド膜１０５に被着する保護
絶縁膜１０６が形成される。ここで、この保護絶縁膜１
０６はＣＶＤ法で堆積されるシリコン酸化膜である。こ
のようにした後、ゲート電極パターン用のレジストパタ
ーン１０７が公知のフォトリソグラフィ技術で形成され
る。
着する高融点金属シリサイド膜１０５が堆積される。例
えば、この高融点金属シリサイド膜１０５は、スパッタ
法で形成されるモリブデンシリサイドで構成される。次
に、この高融点金属シリサイド膜１０５に被着する保護
絶縁膜１０６が形成される。ここで、この保護絶縁膜１
０６はＣＶＤ法で堆積されるシリコン酸化膜である。こ
のようにした後、ゲート電極パターン用のレジストパタ
ーン１０７が公知のフォトリソグラフィ技術で形成され
る。
【０００９】次に、このレジストパターン１０７をマス
クにして、前述の保護絶縁膜１０６、高融点金属シリサ
イド膜１０５、多結晶シリコン膜１０４が順次にドライ
エッチングされる。ここで、多結晶シリコン膜１０４は
全部のエッチングはされず、その膜厚の半分程度が残る
ようにエッチングされる。このようにして、図４（ｂ）
に示すように、高融点金属シリサイド層１０５ａおよび
保護絶縁膜層１０６ａが形成される。
クにして、前述の保護絶縁膜１０６、高融点金属シリサ
イド膜１０５、多結晶シリコン膜１０４が順次にドライ
エッチングされる。ここで、多結晶シリコン膜１０４は
全部のエッチングはされず、その膜厚の半分程度が残る
ようにエッチングされる。このようにして、図４（ｂ）
に示すように、高融点金属シリサイド層１０５ａおよび
保護絶縁膜層１０６ａが形成される。
【００１０】次に、図４（ｃ）に示すように、エッチン
グされた多結晶シリコン膜１０４の側壁部、高融点金属
シリサイド層１０５ａおよび保護絶縁膜層１０６ａの側
壁にサイドウォール層１０８が形成される。ここで、こ
のサイドウォール層１０８はシリコン酸化膜で構成され
る。
グされた多結晶シリコン膜１０４の側壁部、高融点金属
シリサイド層１０５ａおよび保護絶縁膜層１０６ａの側
壁にサイドウォール層１０８が形成される。ここで、こ
のサイドウォール層１０８はシリコン酸化膜で構成され
る。
【００１１】次に、図５（ａ）に示すように、前述した
残存する多結晶シリコン膜１０４およびゲート酸化膜１
０３はゲート電極パターンの形状にドライエッチングさ
れる。そして、多結晶シリコン層１０４ａが形成される
ようになる。このようにして、ゲート電極は多結晶シリ
コン層１０４ａと高融点金属シリサイド層１０５ａとの
ポリサイド層で構成される。
残存する多結晶シリコン膜１０４およびゲート酸化膜１
０３はゲート電極パターンの形状にドライエッチングさ
れる。そして、多結晶シリコン層１０４ａが形成される
ようになる。このようにして、ゲート電極は多結晶シリ
コン層１０４ａと高融点金属シリサイド層１０５ａとの
ポリサイド層で構成される。
【００１２】次に、ヒ素のイオン注入による不純物の導
入および熱処理がなされ、Ｎ+ 拡散層１０９が形成され
る。そして、この拡散層がＭＯＳトランジスタのソース
・ドレインを構成することになる。このようにして、図
５（ｂ）に示すように、シリコン基板１０１の表面に選
択的にフィールド酸化膜１０２が形成され、ゲート酸化
膜１０３を介してシリコン基板表面に多結晶シリコン層
１０４ａと高融点金属シリサイド層１０５ａで構成され
るゲート電極が形成される。ここで、このゲート電極の
上部に保護絶縁膜層１０６ａが、その側壁にサイドウォ
ール層１０８が形成される。そして、ＭＯＳトランジス
タのソース・ドレインとなるＮ+ 拡散層１０９が形成さ
れる。
入および熱処理がなされ、Ｎ+ 拡散層１０９が形成され
る。そして、この拡散層がＭＯＳトランジスタのソース
・ドレインを構成することになる。このようにして、図
５（ｂ）に示すように、シリコン基板１０１の表面に選
択的にフィールド酸化膜１０２が形成され、ゲート酸化
膜１０３を介してシリコン基板表面に多結晶シリコン層
１０４ａと高融点金属シリサイド層１０５ａで構成され
るゲート電極が形成される。ここで、このゲート電極の
上部に保護絶縁膜層１０６ａが、その側壁にサイドウォ
ール層１０８が形成される。そして、ＭＯＳトランジス
タのソース・ドレインとなるＮ+ 拡散層１０９が形成さ
れる。
【００１３】この従来の技術の場合には、ゲート電極の
高融点金属シリサイド層の側壁をサイドウォール層１０
８で被覆した後にＮ+ 拡散層１０９が形成される。一
方、通常の技術ではゲート電極の高融点金属シリサイド
層が露出した状態でＮ+ 拡散層が形成される。このた
め、この場合にはヒ素等の不純物イオン注入での高融点
金属シリサイド層のスパッタあるいは前述した熱処理等
でシリコン基板表面および拡散層は金属汚染される。
高融点金属シリサイド層の側壁をサイドウォール層１０
８で被覆した後にＮ+ 拡散層１０９が形成される。一
方、通常の技術ではゲート電極の高融点金属シリサイド
層が露出した状態でＮ+ 拡散層が形成される。このた
め、この場合にはヒ素等の不純物イオン注入での高融点
金属シリサイド層のスパッタあるいは前述した熱処理等
でシリコン基板表面および拡散層は金属汚染される。
【００１４】
【発明が解決しようとする課題】先述した従来の技術で
は、ＭＯＳトランジスタのゲート電極を構成するポリサ
イド層の上面および側壁が絶縁膜で被覆される。このた
めに、ＭＯＳトランジスタのソース・ドレイン領域ある
いはシリコン基板が、拡散層の形成時、ゲート電極を構
成する高融点金属で汚染されることは低減する。
は、ＭＯＳトランジスタのゲート電極を構成するポリサ
イド層の上面および側壁が絶縁膜で被覆される。このた
めに、ＭＯＳトランジスタのソース・ドレイン領域ある
いはシリコン基板が、拡散層の形成時、ゲート電極を構
成する高融点金属で汚染されることは低減する。
【００１５】しかし、この従来の技術では、ゲート電極
を構成する高融点金属シリサイド層の側壁および多結晶
シリコン層の側壁にサイドウォール層を形成することが
必要になる。このようなサイドウォール層を形成するた
めには、ゲート電極を構成する多結晶シリコン膜を膜厚
の途中までドライエッチンする工程、ＣＶＤ法によるシ
リコン酸化膜の堆積とドライエッチングによるこのシリ
コン酸化膜の異方性のエッチング工程等が追加される。
このように従来の技術では、ＭＯＳトラジスタの製造工
程が長くなり製造コストが高くなる。
を構成する高融点金属シリサイド層の側壁および多結晶
シリコン層の側壁にサイドウォール層を形成することが
必要になる。このようなサイドウォール層を形成するた
めには、ゲート電極を構成する多結晶シリコン膜を膜厚
の途中までドライエッチンする工程、ＣＶＤ法によるシ
リコン酸化膜の堆積とドライエッチングによるこのシリ
コン酸化膜の異方性のエッチング工程等が追加される。
このように従来の技術では、ＭＯＳトラジスタの製造工
程が長くなり製造コストが高くなる。
【００１６】さらに、先述したように、従来の技術では
ゲート電極を構成する多結晶シリコン膜の膜厚の途中ま
でドライエッチングすることが必要となる。しかし、こ
のようなドライエッチングの制御は難しい。特に、ＭＯ
Ｓトランジスタが微細化しゲート電極の厚さが薄膜化さ
れるとこの多結晶シリコン層の膜厚も薄くなるため、上
述のようなドライエッチングの制御はより困難になる。
ゲート電極を構成する多結晶シリコン膜の膜厚の途中ま
でドライエッチングすることが必要となる。しかし、こ
のようなドライエッチングの制御は難しい。特に、ＭＯ
Ｓトランジスタが微細化しゲート電極の厚さが薄膜化さ
れるとこの多結晶シリコン層の膜厚も薄くなるため、上
述のようなドライエッチングの制御はより困難になる。
【００１７】本発明の目的は、このような問題点を解決
し、製造工程が短縮し、金属汚染が無く高品質で微細な
ＭＯＳトランジスタの製造方法を提供することにある。
し、製造工程が短縮し、金属汚染が無く高品質で微細な
ＭＯＳトランジスタの製造方法を提供することにある。
【００１８】
【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、半導体基板上に絶縁ゲート電界効
果トランジスタを形成する工程において、半導体基板の
表面にゲート酸化膜、多結晶シリコン膜、高融点金属シ
リサイド膜を順次に積層して形成する工程と、前記高融
点金属シリサイド膜のみをドライエッチングしゲート電
極形状にパターニングする工程と、前記パターニング
後、ソース・ドレインの拡散層を形成する不純物をイオ
ン注入する工程と、前記イオン注入後に熱処理を施して
前記ソース・ドレインの拡散層を形成する工程と、前記
拡散層の形成後、前記パターニングした高融点金属シリ
サイド膜をマスクにして前記多結晶シリコン膜をドライ
エッチングする工程とを含む。
体装置の製造方法は、半導体基板上に絶縁ゲート電界効
果トランジスタを形成する工程において、半導体基板の
表面にゲート酸化膜、多結晶シリコン膜、高融点金属シ
リサイド膜を順次に積層して形成する工程と、前記高融
点金属シリサイド膜のみをドライエッチングしゲート電
極形状にパターニングする工程と、前記パターニング
後、ソース・ドレインの拡散層を形成する不純物をイオ
ン注入する工程と、前記イオン注入後に熱処理を施して
前記ソース・ドレインの拡散層を形成する工程と、前記
拡散層の形成後、前記パターニングした高融点金属シリ
サイド膜をマスクにして前記多結晶シリコン膜をドライ
エッチングする工程とを含む。
【００１９】あるいは、本発明の半導体装置の製造方法
は、半導体基板に絶縁ゲート電界効果トランジスタを形
成する工程において、半導体基板の表面にゲート酸化
膜、多結晶シリコン膜、高融点金属シリサイド膜、保護
膜を順次に積層して形成する工程と、前記保護膜と前記
高融点金属シリサイド膜をドライエッチングしゲート電
極形状にパターニングする工程と、前記パターニング
後、ソース・ドレインの拡散層を形成する不純物をイオ
ン注入する工程と、前記イオン注入後に熱処理を施して
前記ソース・ドレインの拡散層を形成する工程と、前記
拡散層の形成後、前記パターニングした保護膜と高融点
金属シイサイド膜をマスクにして前記多結晶シリコン膜
をドライエッチングする工程とを含む。
は、半導体基板に絶縁ゲート電界効果トランジスタを形
成する工程において、半導体基板の表面にゲート酸化
膜、多結晶シリコン膜、高融点金属シリサイド膜、保護
膜を順次に積層して形成する工程と、前記保護膜と前記
高融点金属シリサイド膜をドライエッチングしゲート電
極形状にパターニングする工程と、前記パターニング
後、ソース・ドレインの拡散層を形成する不純物をイオ
ン注入する工程と、前記イオン注入後に熱処理を施して
前記ソース・ドレインの拡散層を形成する工程と、前記
拡散層の形成後、前記パターニングした保護膜と高融点
金属シイサイド膜をマスクにして前記多結晶シリコン膜
をドライエッチングする工程とを含む。
【００２０】ここで、前記保護膜はシリコン酸化膜ある
いはシリコン窒化膜等の絶縁膜で構成されるか、あるい
は、シリコン半導体膜で構成される。
いはシリコン窒化膜等の絶縁膜で構成されるか、あるい
は、シリコン半導体膜で構成される。
【００２１】また、前記高融点金属シリサイド膜はタン
グステンシリサイド膜、チタンシリサイド膜、モリブデ
ンシリサイド膜あるいはコバルトシリサイド膜である。
グステンシリサイド膜、チタンシリサイド膜、モリブデ
ンシリサイド膜あるいはコバルトシリサイド膜である。
【００２２】この高融点金属シリサイド膜をゲート電極
形状にパターニングした後、全面に残存する多結晶シリ
コン膜は、高融点金属シリサイド膜から飛散する高融点
金属を捕獲する。このような飛散は、ソース・ドレイン
の拡散層を形成するための不純物のイオン注入あるいは
熱処理時に高融点金属シリサイド膜から発生するもので
ある。
形状にパターニングした後、全面に残存する多結晶シリ
コン膜は、高融点金属シリサイド膜から飛散する高融点
金属を捕獲する。このような飛散は、ソース・ドレイン
の拡散層を形成するための不純物のイオン注入あるいは
熱処理時に高融点金属シリサイド膜から発生するもので
ある。
【００２３】そして、この拡散層の形成後に、多結晶シ
リコン膜は、捕獲された高融点金属と共にゲート電極形
状にエッチング除去される。このようにして、ゲート電
極を構成する高融点金属で汚染されないシリコン基板あ
るいはＭＯＳトランジスタのソース・ドレイン拡散層が
形成されるようになる。
リコン膜は、捕獲された高融点金属と共にゲート電極形
状にエッチング除去される。このようにして、ゲート電
極を構成する高融点金属で汚染されないシリコン基板あ
るいはＭＯＳトランジスタのソース・ドレイン拡散層が
形成されるようになる。
【００２４】
【発明の実施の形態】次に、図面に基づいて本発明の実
施の形態を説明する。図１および図２は本発明の第１の
実施の形態の製造工程順の断面図である。
施の形態を説明する。図１および図２は本発明の第１の
実施の形態の製造工程順の断面図である。
【００２５】図１（ａ）に示すように、導電型がＰ型の
シリコン基板１表面に選択的にフィールド酸化膜２が形
成される。ここで、このフィールド酸化膜は公知のＬＯ
ＣＯＳ法あるいはリセスＬＯＣＯＳ法等で形成される。
そして、ゲート酸化膜３がシリコン基板１の表面に形成
される。ここで、このゲート酸化膜３は膜厚が６ｎｍ程
度の熱酸化法で形成されるシリコン酸化膜である。
シリコン基板１表面に選択的にフィールド酸化膜２が形
成される。ここで、このフィールド酸化膜は公知のＬＯ
ＣＯＳ法あるいはリセスＬＯＣＯＳ法等で形成される。
そして、ゲート酸化膜３がシリコン基板１の表面に形成
される。ここで、このゲート酸化膜３は膜厚が６ｎｍ程
度の熱酸化法で形成されるシリコン酸化膜である。
【００２６】次に、このフィールド酸化膜２およびゲー
ト酸化膜３を被覆する多結晶シリコン膜４が堆積され
る。ここで、この多結晶シリコン膜４は、反応ガスとし
てシランガスとホスフィンガスの混合ガスを用いるＣＶ
Ｄ法で堆積され、その膜中にはリン不純物が含まれる。
そして、その膜厚は５０ｎｍ程度に設定されると共にそ
の結晶粒のサイズは５０ｎｍ程度になるように設定され
る。
ト酸化膜３を被覆する多結晶シリコン膜４が堆積され
る。ここで、この多結晶シリコン膜４は、反応ガスとし
てシランガスとホスフィンガスの混合ガスを用いるＣＶ
Ｄ法で堆積され、その膜中にはリン不純物が含まれる。
そして、その膜厚は５０ｎｍ程度に設定されると共にそ
の結晶粒のサイズは５０ｎｍ程度になるように設定され
る。
【００２７】そして、この多結晶シリコン膜４に被着す
る高融点金属シリサイド膜５が堆積される。例えば、こ
の高融点金属シリサイド膜５は、スパッタ法で形成され
るタングステンシリサイドで構成され、その膜厚は１０
０ｎｍ程度に設定される。次に、この高融点金属シリサ
イド膜５に被着する保護絶縁膜６が形成される。ここ
で、この保護絶縁膜６はＣＶＤ法で堆積されるシリコン
酸化膜であり、その膜厚は１００ｎｍ程度に設定され
る。
る高融点金属シリサイド膜５が堆積される。例えば、こ
の高融点金属シリサイド膜５は、スパッタ法で形成され
るタングステンシリサイドで構成され、その膜厚は１０
０ｎｍ程度に設定される。次に、この高融点金属シリサ
イド膜５に被着する保護絶縁膜６が形成される。ここ
で、この保護絶縁膜６はＣＶＤ法で堆積されるシリコン
酸化膜であり、その膜厚は１００ｎｍ程度に設定され
る。
【００２８】次に、ゲート電極パターン用のレジストパ
ターン７が公知のフォトリソグラフィ技術で形成され
る。
ターン７が公知のフォトリソグラフィ技術で形成され
る。
【００２９】次に、このレジストパターン７をマスクに
して、保護絶縁膜６がドライエッチングされる。ここ
で、このドライエッチングでのＣＨ2 Ｆ2 とＣＦ4 の混
合ガスが用いられる。そして、このレジストパターン７
は酸素ガス中のプラズマ処理でアッシング除去される。
このようにして、図１（ｂ）に示すように保護絶縁膜層
６ａが形成される。
して、保護絶縁膜６がドライエッチングされる。ここ
で、このドライエッチングでのＣＨ2 Ｆ2 とＣＦ4 の混
合ガスが用いられる。そして、このレジストパターン７
は酸素ガス中のプラズマ処理でアッシング除去される。
このようにして、図１（ｂ）に示すように保護絶縁膜層
６ａが形成される。
【００３０】次に、この保護絶縁膜層６ａをエッチング
のマスクにして高融点金属シリサイド膜５がドライエッ
チングされる。このようにして、図１（ｃ）に示すよう
に高融点金属シリサイド層５ａが形成される。ここで、
このドライエッチングでの反応ガスにはＳＦ6 とＨＢｒ
とＨｅの混合ガスが用いられる。このような反応ガスで
は、多結晶シリコン膜４はほとんどエッチングされな
い。これは、多結晶シリコン膜のエッチング速度が高融
点金属シリサイド膜を構成するタングステンシリサイド
のそれの１／２０以下になるためである。
のマスクにして高融点金属シリサイド膜５がドライエッ
チングされる。このようにして、図１（ｃ）に示すよう
に高融点金属シリサイド層５ａが形成される。ここで、
このドライエッチングでの反応ガスにはＳＦ6 とＨＢｒ
とＨｅの混合ガスが用いられる。このような反応ガスで
は、多結晶シリコン膜４はほとんどエッチングされな
い。これは、多結晶シリコン膜のエッチング速度が高融
点金属シリサイド膜を構成するタングステンシリサイド
のそれの１／２０以下になるためである。
【００３１】次に、図２（ａ）に示すように、ヒ素の不
純物イオン８が多結晶シリコン膜４の全面にイオン注入
される。ここで、ヒ素イオンの注入エネルギーは１００
ｋｅＶ程度であり、ヒ素イオンのドーズ量は１×１０15
イオン／ｃｍ2 程度に設定される。このイオン注入工程
で、ヒ素イオンは多結晶シリコン膜４およびゲート酸化
膜３を通過し、シリコン基板１の表面に不純物イオン注
入層９が形成されるようになる。この場合には、このヒ
素不純物は高融点金属シリサイド層５ａには侵入しない
し不純物イオン８による高融点金属シリサイド層５ａの
スパッタリングは減少する。これは、ヒ素不純物が保護
絶縁膜層６ａにより阻止されるようになるためである。
ここで、高融点金属シリサイド層５ａのスパッタリング
が生じたとしても、タングステン金属は多結晶シリコン
膜４で捕獲される。
純物イオン８が多結晶シリコン膜４の全面にイオン注入
される。ここで、ヒ素イオンの注入エネルギーは１００
ｋｅＶ程度であり、ヒ素イオンのドーズ量は１×１０15
イオン／ｃｍ2 程度に設定される。このイオン注入工程
で、ヒ素イオンは多結晶シリコン膜４およびゲート酸化
膜３を通過し、シリコン基板１の表面に不純物イオン注
入層９が形成されるようになる。この場合には、このヒ
素不純物は高融点金属シリサイド層５ａには侵入しない
し不純物イオン８による高融点金属シリサイド層５ａの
スパッタリングは減少する。これは、ヒ素不純物が保護
絶縁膜層６ａにより阻止されるようになるためである。
ここで、高融点金属シリサイド層５ａのスパッタリング
が生じたとしても、タングステン金属は多結晶シリコン
膜４で捕獲される。
【００３２】次に、８５０℃程度の熱処理温度でのラン
プアニールが施される。このランプアニールで不純物注
入層９のヒ素原子は活性化されると共に熱拡散する。そ
して、図２（ｂ）に示すＮ+ 拡散層９ａが形成される。
ここで、この拡散層の深さは０．１μｍ程度である。
プアニールが施される。このランプアニールで不純物注
入層９のヒ素原子は活性化されると共に熱拡散する。そ
して、図２（ｂ）に示すＮ+ 拡散層９ａが形成される。
ここで、この拡散層の深さは０．１μｍ程度である。
【００３３】このランプアニールにおいて、高融点金属
シリサイド層５ａから高融点金属が飛散するが、多結晶
シリコン膜４がシリコン基板１の上部全面を被覆してい
るため、高融点金属は、この多結晶シリコン膜４に捕獲
されシリコン基板１に侵入することは無い。ここで、こ
のような飛散する高融点金属は、主に多結晶シリコン膜
４の結晶粒界に捕獲される。そこで、この結晶粒界のサ
イズが小さく結晶粒界の数の多いくなる程この捕獲の効
率は高くなることがいえる。
シリサイド層５ａから高融点金属が飛散するが、多結晶
シリコン膜４がシリコン基板１の上部全面を被覆してい
るため、高融点金属は、この多結晶シリコン膜４に捕獲
されシリコン基板１に侵入することは無い。ここで、こ
のような飛散する高融点金属は、主に多結晶シリコン膜
４の結晶粒界に捕獲される。そこで、この結晶粒界のサ
イズが小さく結晶粒界の数の多いくなる程この捕獲の効
率は高くなることがいえる。
【００３４】次に、保護絶縁膜層６ａをエッチングのマ
スクにして多結晶シリコン膜４がドライエッチングさ
れ、多結晶シリコン層４ａが形成される。ここで、この
ドライエッチングの反応ガスにはＣｌ2 とＨＢｒの混合
ガスが用いられる。このようにして、飛散した高融点金
属は、汚染された多結晶シリコン膜と共にエッチング除
去されるようになる。
スクにして多結晶シリコン膜４がドライエッチングさ
れ、多結晶シリコン層４ａが形成される。ここで、この
ドライエッチングの反応ガスにはＣｌ2 とＨＢｒの混合
ガスが用いられる。このようにして、飛散した高融点金
属は、汚染された多結晶シリコン膜と共にエッチング除
去されるようになる。
【００３５】このようにして、シリコン基板１の表面の
フィールド酸化膜２に囲われる領域に、ゲート酸化膜
３、多結晶シリコン層４ａと高融点金属シリサイド層５
ａで構成されるゲート電極、Ｎ+ 拡散層９ａで構成され
るソース・ドレインを有するＭＯＳトランジスタが形成
される。
フィールド酸化膜２に囲われる領域に、ゲート酸化膜
３、多結晶シリコン層４ａと高融点金属シリサイド層５
ａで構成されるゲート電極、Ｎ+ 拡散層９ａで構成され
るソース・ドレインを有するＭＯＳトランジスタが形成
される。
【００３６】この本発明の実施の形態では、Ｎ+ 拡散層
９ａが形成された後に多結晶シリコン層４ａが形成され
る。そして、シリコン基板１表面あるいはＮ+ 拡散層９
ａは、高融点金属シリサイド層５ａからの金属汚染から
防止されるようになる。
９ａが形成された後に多結晶シリコン層４ａが形成され
る。そして、シリコン基板１表面あるいはＮ+ 拡散層９
ａは、高融点金属シリサイド層５ａからの金属汚染から
防止されるようになる。
【００３７】次に、図３に基づいて本発明の第２の実施
の形態を説明する。図３は本発明のＭＯＳトランジスタ
の製造工程順の断面図である。この場合には、第１の実
施の形態で述べた保護絶縁膜６の代りに保護シリコン膜
が用いられる。その他は、第１の実施の形態の場合とほ
ぼ同一である。
の形態を説明する。図３は本発明のＭＯＳトランジスタ
の製造工程順の断面図である。この場合には、第１の実
施の形態で述べた保護絶縁膜６の代りに保護シリコン膜
が用いられる。その他は、第１の実施の形態の場合とほ
ぼ同一である。
【００３８】図３（ａ）に示すように、導電型がＰ型の
シリコン基板１表面に選択的にフィールド酸化膜２が形
成される。そして、ゲート酸化膜３がシリコン基板１の
表面に形成される。次に、このフィールド酸化膜２およ
びゲート酸化膜３を被覆する多結晶シリコン膜４が堆積
される。ここで、この多結晶シリコン膜４はリン不純物
を含有する。そして、その膜厚は５０ｎｍ程度に設定さ
れ、その結晶粒のサイズは５０ｎｍ程度になるように設
定される。
シリコン基板１表面に選択的にフィールド酸化膜２が形
成される。そして、ゲート酸化膜３がシリコン基板１の
表面に形成される。次に、このフィールド酸化膜２およ
びゲート酸化膜３を被覆する多結晶シリコン膜４が堆積
される。ここで、この多結晶シリコン膜４はリン不純物
を含有する。そして、その膜厚は５０ｎｍ程度に設定さ
れ、その結晶粒のサイズは５０ｎｍ程度になるように設
定される。
【００３９】そして、この多結晶シリコン膜４に被着す
る高融点金属シリサイド膜５が堆積される。例えば、こ
の高融点金属シリサイド膜５は、スパッタ法で形成され
るチタンシリサイドで構成され、その膜厚は５０ｎｍ程
度に設定される。次に、この高融点金属シリサイド膜５
に被着する保護シリコン膜１０が形成される。ここで、
この保護シリコン膜１０はスパッタ法で堆積される非晶
質シリコン膜であり、その膜厚は５０ｎｍ程度に設定さ
れる。
る高融点金属シリサイド膜５が堆積される。例えば、こ
の高融点金属シリサイド膜５は、スパッタ法で形成され
るチタンシリサイドで構成され、その膜厚は５０ｎｍ程
度に設定される。次に、この高融点金属シリサイド膜５
に被着する保護シリコン膜１０が形成される。ここで、
この保護シリコン膜１０はスパッタ法で堆積される非晶
質シリコン膜であり、その膜厚は５０ｎｍ程度に設定さ
れる。
【００４０】次に、ゲート電極パターン用のレジストパ
ターン７が公知のフォトリソグラフィ技術で形成され
る。
ターン７が公知のフォトリソグラフィ技術で形成され
る。
【００４１】次に、このレジストパターン７をマスクに
して、保護シリコン膜１０および高融点金属シリサイド
膜５がドライエッチングされる。このようにして、図３
（ｂ）に示すように保護シリコン膜層１０ａおよび高融
点金属シリサイド層５ａが形成される。
して、保護シリコン膜１０および高融点金属シリサイド
膜５がドライエッチングされる。このようにして、図３
（ｂ）に示すように保護シリコン膜層１０ａおよび高融
点金属シリサイド層５ａが形成される。
【００４２】次に、ヒ素イオンである不純物イオン８が
イオン注入される。ここで、イオン注入条件は第１の実
施の形態の場合と同一である。このようにして、不純物
注入層９が形成される。そして、このレジストパターン
７は酸素ガス中のプラズマ処理でアッシング除去され
る。
イオン注入される。ここで、イオン注入条件は第１の実
施の形態の場合と同一である。このようにして、不純物
注入層９が形成される。そして、このレジストパターン
７は酸素ガス中のプラズマ処理でアッシング除去され
る。
【００４３】次に、８５０℃程度の熱処理温度でのラン
プアニールが施される。このランプアニールで不純物注
入層９のヒ素原子は活性化されると共に熱拡散する。そ
して、図３（ｃ）に示すＮ+ 拡散層９ａが形成される。
プアニールが施される。このランプアニールで不純物注
入層９のヒ素原子は活性化されると共に熱拡散する。そ
して、図３（ｃ）に示すＮ+ 拡散層９ａが形成される。
【００４４】この場合も、ヒ素イオン注入工程およびラ
ンプアニール工程において、高融点金属シリサイド層５
ａから高融点金属が飛散したとしても、多結晶シリコン
膜４がシリコン基板１の上部全面を被覆しているため、
高融点金属は、この多結晶シリコン膜４に捕獲されシリ
コン基板１に侵入することは無い。
ンプアニール工程において、高融点金属シリサイド層５
ａから高融点金属が飛散したとしても、多結晶シリコン
膜４がシリコン基板１の上部全面を被覆しているため、
高融点金属は、この多結晶シリコン膜４に捕獲されシリ
コン基板１に侵入することは無い。
【００４５】次に、多結晶シリコン膜４がドライエッチ
ングされ多結晶シリコン層４ａが形成される。ここで、
このドライエッチングの反応ガスにはＣｌ2 とＨＢｒの
混合ガスが用いられる。このようにして、飛散した高融
点金属は、汚染された多結晶シリコン膜と共にエッチン
グ除去されるようになる。
ングされ多結晶シリコン層４ａが形成される。ここで、
このドライエッチングの反応ガスにはＣｌ2 とＨＢｒの
混合ガスが用いられる。このようにして、飛散した高融
点金属は、汚染された多結晶シリコン膜と共にエッチン
グ除去されるようになる。
【００４６】このようにして、図３（ｄ）に示すように
第１の実施の形態と同様にして、シリコン基板１の表面
のフィールド酸化膜２に囲われる領域に、ゲート酸化膜
３、多結晶シリコン層４ａと高融点金属シリサイド層５
ａで構成されるゲート電極、Ｎ+ 拡散層９ａで構成され
るソース・ドレインを有するＭＯＳトランジスタが形成
される。
第１の実施の形態と同様にして、シリコン基板１の表面
のフィールド酸化膜２に囲われる領域に、ゲート酸化膜
３、多結晶シリコン層４ａと高融点金属シリサイド層５
ａで構成されるゲート電極、Ｎ+ 拡散層９ａで構成され
るソース・ドレインを有するＭＯＳトランジスタが形成
される。
【００４７】以上の実施の形態では、高融点金属シリサ
イド膜上に保護絶縁膜あるいは保護シリコン膜が形成さ
れる場合について説明されているが、このような保護膜
が無く、多結晶シリコン膜上に高融点金属シリサイド膜
のみが形成される場合でも、本発明の実施の形態で説明
したのと同様に形成できることに言及しておく。
イド膜上に保護絶縁膜あるいは保護シリコン膜が形成さ
れる場合について説明されているが、このような保護膜
が無く、多結晶シリコン膜上に高融点金属シリサイド膜
のみが形成される場合でも、本発明の実施の形態で説明
したのと同様に形成できることに言及しておく。
【００４８】以上の実施の形態では、高融点金属として
タングステン、チタンの場合について説明したが、その
他モリブデンあるいはコバルト等の高融点金属でもよ
い。
タングステン、チタンの場合について説明したが、その
他モリブデンあるいはコバルト等の高融点金属でもよ
い。
【００４９】また、ＭＯＳトランジスタがＮチャネル型
の場合について説明したが、Ｐチャネル型の場合も同様
に適用されることに言及しておく。但し、この場合には
不純物イオンにはホウ素が使用される。
の場合について説明したが、Ｐチャネル型の場合も同様
に適用されることに言及しておく。但し、この場合には
不純物イオンにはホウ素が使用される。
【００５０】また、第１の実施の形態で保護絶縁膜にシ
リコン酸化膜が使用される場合について説明されている
が、この保護絶縁膜としてシリコン窒化膜が使用されて
も同様の効果がある。
リコン酸化膜が使用される場合について説明されている
が、この保護絶縁膜としてシリコン窒化膜が使用されて
も同様の効果がある。
【００５１】
【発明の効果】以上に説明したように、本発明のＭＯＳ
トランジスタの製造方法では、ゲート電極の多結晶シリ
コン膜を全面に被覆した状態で、ソース・ドレインの拡
散層が形成され、その後に、多結晶シリコン膜が、その
上層に形成された高融点金属シリサイド層に自己整合し
たパターン形状にエッチングされ、そして、最終的なゲ
ート電極が形成されるようになる。
トランジスタの製造方法では、ゲート電極の多結晶シリ
コン膜を全面に被覆した状態で、ソース・ドレインの拡
散層が形成され、その後に、多結晶シリコン膜が、その
上層に形成された高融点金属シリサイド層に自己整合し
たパターン形状にエッチングされ、そして、最終的なゲ
ート電極が形成されるようになる。
【００５２】このために、高融点金属シリサイド層から
飛散する高融点金属は、全面に形成された多結晶シリコ
ン膜に捕獲されその後の多結晶シリコン膜のドライエッ
チングの工程で効果的に除去される。
飛散する高融点金属は、全面に形成された多結晶シリコ
ン膜に捕獲されその後の多結晶シリコン膜のドライエッ
チングの工程で効果的に除去される。
【００５３】このようにして、シリコン基板表面あるい
はソース・ドレインとなる拡散層は、高融点金属シリサ
イド層からの金属汚染から防止されるようになり、リー
ク電流の無い非常に高品質のＭＯＳトランジスタが形成
されるようになる。
はソース・ドレインとなる拡散層は、高融点金属シリサ
イド層からの金属汚染から防止されるようになり、リー
ク電流の無い非常に高品質のＭＯＳトランジスタが形成
されるようになる。
【００５４】なお、本発明でのＭＯＳトランジスタの製
造工程は従来の技術に比べ簡素である。このため、その
制御性の向上と全体の工程短縮が容易になってくる。
造工程は従来の技術に比べ簡素である。このため、その
制御性の向上と全体の工程短縮が容易になってくる。
【図１】本発明の第１の実施の形態を説明する工程順の
断面図である。
断面図である。
【図２】本発明の第１の実施の形態を説明する工程順の
断面図である。
断面図である。
【図３】本発明の第２の実施の形態を説明する工程順の
断面図である。
断面図である。
【図４】従来の技術を説明するための工程順の断面図で
ある。
ある。
【図５】従来の技術を説明するための工程順の断面図で
ある。
ある。
１，１０１ シリコン基板 ２，１０２ フィールド酸化膜 ３，１０３ ゲート酸化膜 ４，１０４ 多結晶シリコン膜 ５，１０５ 高融点金属シリサイド膜 ４ａ，１０４ａ 多結晶シリコン層 ５ａ，１０５ａ 高融点金属シリサイド層 ６，１０６ 保護絶縁膜 ６ａ，１０６ａ 保護絶縁膜層 ７，１０７ レジストパターン ８ 不純物イオン ９ 不純物注入層 ９ａ，１０９ Ｎ+ 拡散層 １０ 保護シリコン膜 １０ａ 保護シリコン膜層 １０８ サイドウォール層
Claims (4)
- 【請求項１】 半導体基板上に絶縁ゲート電界効果トラ
ンジスタを形成する工程において、半導体基板の表面に
ゲート酸化膜、多結晶シリコン膜、高融点金属シリサイ
ド膜を順次に積層して形成する工程と、前記高融点金属
シリサイド膜のみをドライエッチングしゲート電極形状
にパターニングする工程と、前記パターニング後、ソー
ス・ドレインの拡散層を形成する不純物をイオン注入す
る工程と、前記イオン注入後に熱処理を施して前記ソー
ス・ドレインの拡散層を形成する工程と、前記拡散層の
形成後、前記パターニングした高融点金属シリサイド膜
をマスクにして前記多結晶シリコン膜をドライエッチン
グする工程と、を含むことを特徴とする半導体装置の製
造方法。 - 【請求項２】 半導体基板に絶縁ゲート電界効果トラン
ジスタを形成する工程において、半導体基板の表面にゲ
ート酸化膜、多結晶シリコン膜、高融点金属シリサイド
膜、保護膜を順次に積層して形成する工程と、前記保護
膜と前記高融点金属シリサイド膜をドライエッチングし
ゲート電極形状にパターニングする工程と、前記パター
ニング後、ソース・ドレインの拡散層を形成する不純物
をイオン注入する工程と、前記イオン注入後に熱処理を
施して前記ソース・ドレインの拡散層を形成する工程
と、前記拡散層の形成後、前記パターニングした保護膜
と高融点金属シイサイド膜をマスクにして前記多結晶シ
リコン膜をドライエッチングする工程と、を含むことを
特徴とする半導体装置の製造方法。 - 【請求項３】 前記保護膜がシリコン酸化膜あるいはシ
リコン窒化膜等の絶縁膜で構成されるか、あるいは、シ
リコン半導体膜で構成されることを特徴とする請求項２
記載の半導体装置の製造方法。 - 【請求項４】 前記高融点金属シリサイド膜がタングス
テンシリサイド膜、チタンシリサイド膜、モリブデンシ
リサイド膜あるいはコバルトシリサイド膜であることを
特徴とする請求項１、請求項２または請求項３記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27732695A JPH09121048A (ja) | 1995-10-25 | 1995-10-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27732695A JPH09121048A (ja) | 1995-10-25 | 1995-10-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09121048A true JPH09121048A (ja) | 1997-05-06 |
Family
ID=17581976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27732695A Pending JPH09121048A (ja) | 1995-10-25 | 1995-10-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09121048A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62183163A (ja) * | 1986-02-07 | 1987-08-11 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH07106572A (ja) * | 1993-10-01 | 1995-04-21 | Sony Corp | Ｍｉｓ型半導体装置の製造方法 |
-
1995
- 1995-10-25 JP JP27732695A patent/JPH09121048A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62183163A (ja) * | 1986-02-07 | 1987-08-11 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH07106572A (ja) * | 1993-10-01 | 1995-04-21 | Sony Corp | Ｍｉｓ型半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971216 |