JPH0888551A - 電子スイッチ - Google Patents
電子スイッチInfo
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- JPH0888551A JPH0888551A JP7040352A JP4035295A JPH0888551A JP H0888551 A JPH0888551 A JP H0888551A JP 7040352 A JP7040352 A JP 7040352A JP 4035295 A JP4035295 A JP 4035295A JP H0888551 A JPH0888551 A JP H0888551A
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- Japan
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- circuit element
- electronic switch
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
Abstract
(57)【要約】
【目的】 電子スイッチを簡単な構成で良好に開放及び
閉成状態に保ちうるようにする。 【構成】 ＣＭＯＳ技術で形成した低電圧回路用の電子
スイッチにおいて、各々が一対の相補形トランジスタを
以って構成された第１、第２及び第３回路素子ＳＷ１，
ＳＷ２，ＳＷ３を具え、第１及び第２回路素子ＳＷ１，
ＳＷ２を電子スイッチの２つの接続端子Ａ，Ｂ間に挿入
し、第３回路素子ＳＷ３を第１及び第２回路素子間のノ
ードＣと、電圧基準点ＶCMとの間に挿入する。
閉成状態に保ちうるようにする。 【構成】 ＣＭＯＳ技術で形成した低電圧回路用の電子
スイッチにおいて、各々が一対の相補形トランジスタを
以って構成された第１、第２及び第３回路素子ＳＷ１，
ＳＷ２，ＳＷ３を具え、第１及び第２回路素子ＳＷ１，
ＳＷ２を電子スイッチの２つの接続端子Ａ，Ｂ間に挿入
し、第３回路素子ＳＷ３を第１及び第２回路素子間のノ
ードＣと、電圧基準点ＶCMとの間に挿入する。
Description
【０００１】
【産業上の利用分野】本発明はモノリシック的に集積化
しうるスイッチング装置に関し、特にＣＭＯＳ技術で完
成され電源電圧の低い回路に対するもので、回路の電位
及びインピーダンス条件が極めて相違している２つの回
路ノード間に用いうる電子スイッチに関するものであ
る。
しうるスイッチング装置に関し、特にＣＭＯＳ技術で完
成され電源電圧の低い回路に対するもので、回路の電位
及びインピーダンス条件が極めて相違している２つの回
路ノード間に用いうる電子スイッチに関するものであ
る。
【０００２】
【従来の技術】多くの場合、ある時間の間、例えば初期
条件のリセット中、２つの回路ノードを接続する必要が
ある。一方の回路ノードは低インピーダンス回路手段に
より駆動され接地電位と電源電位との間のあらゆる電位
をとりうるノードであり、他方のノードは基準値に比べ
た電位変化が制限される可能性のある高インピーダンス
条件に保たれるノードである。この基準値は一般に電源
電位の半分に等しい。
条件のリセット中、２つの回路ノードを接続する必要が
ある。一方の回路ノードは低インピーダンス回路手段に
より駆動され接地電位と電源電位との間のあらゆる電位
をとりうるノードであり、他方のノードは基準値に比べ
た電位変化が制限される可能性のある高インピーダンス
条件に保たれるノードである。この基準値は一般に電源
電位の半分に等しい。
【０００３】重要な問題は、高インピーダンスノードの
電位を一定に保っている間２つのノード間を完全に絶縁
しうるようにすることである。
電位を一定に保っている間２つのノード間を完全に絶縁
しうるようにすることである。
【０００４】上述した問題を生じうる回路の一例は、２
つのコンデンサのキャパシタンスにより利得が固定され
る演算増幅器の回路であり、一方のコンデンサはこの演
算増幅器の反転入力端（−）にあり、他方のコンデンサ
はこの反転入力端と演算増幅器の出力端との間に接続さ
れている。
つのコンデンサのキャパシタンスにより利得が固定され
る演算増幅器の回路であり、一方のコンデンサはこの演
算増幅器の反転入力端（−）にあり、他方のコンデンサ
はこの反転入力端と演算増幅器の出力端との間に接続さ
れている。
【０００５】プリセット時間中、増幅器の入出力端間に
挿入されているコンデンサの両端を電子スイッチにより
短絡することによりいわゆるアナログリセット処理が行
なわれる。入力コンデンサは、増幅器の非反転入力端
（＋）が接続されている電位基準点に接続され、入力キ
ャパシタンスに充電される増幅器の“オフセット”を記
憶する。
挿入されているコンデンサの両端を電子スイッチにより
短絡することによりいわゆるアナログリセット処理が行
なわれる。入力コンデンサは、増幅器の非反転入力端
（＋）が接続されている電位基準点に接続され、入力キ
ャパシタンスに充電される増幅器の“オフセット”を記
憶する。
【０００６】電子スイッチは増幅器の常規の動作状態中
この電子スイッチの両端で完全な絶縁を達成する必要が
ある。ＣＭＯＳ技術で構成された回路では前記の電子ス
イッチは一般に電源電圧が充分に高い、例えば３Ｖより
も高い場合に設けられており、この電子スイッチはいわ
ゆる“通路トランジスタ”を有し、この通路トランジス
タは一対の相補形トランジスタより成り、これら相補形
トランジスタのソース及びドレイン端子がそれぞれ互い
に接続され、これら相補形トランジスタがスイッチング
時に同時に駆動される。
この電子スイッチの両端で完全な絶縁を達成する必要が
ある。ＣＭＯＳ技術で構成された回路では前記の電子ス
イッチは一般に電源電圧が充分に高い、例えば３Ｖより
も高い場合に設けられており、この電子スイッチはいわ
ゆる“通路トランジスタ”を有し、この通路トランジス
タは一対の相補形トランジスタより成り、これら相補形
トランジスタのソース及びドレイン端子がそれぞれ互い
に接続され、これら相補形トランジスタがスイッチング
時に同時に駆動される。
【０００７】
【発明が解決しようとする課題】しかし、上述した解決
策は、低電源電圧、例えば２Ｖを有するＣＭＯＳ技術に
よる回路では採用できない。その理由は、これらの条件
の下では、相補形トランジスタのゲート−ソース電圧
が、スイッチを閉じるべき際に当業者にとっても既知で
あるように“基板効果”により高められたそれぞれのし
きい値電圧又は始動電圧よりも実際に低くなってしまう
為である。従って、通路トランジスタは閉じることを命
令されても導通しえない。
策は、低電源電圧、例えば２Ｖを有するＣＭＯＳ技術に
よる回路では採用できない。その理由は、これらの条件
の下では、相補形トランジスタのゲート−ソース電圧
が、スイッチを閉じるべき際に当業者にとっても既知で
あるように“基板効果”により高められたそれぞれのし
きい値電圧又は始動電圧よりも実際に低くなってしまう
為である。従って、通路トランジスタは閉じることを命
令されても導通しえない。
【０００８】ＭＯＳ技術による回路の分野では使用する
電源電圧を低減させる傾向にあり、ＣＭＯＳ分野では２
Ｖ又は０．５Ｖの電源電圧が既に用いられている為、当
業者は、回路上の解決策と技術上の解決策との２つの異
なる解決策を採用している。
電源電圧を低減させる傾向にあり、ＣＭＯＳ分野では２
Ｖ又は０．５Ｖの電源電圧が既に用いられている為、当
業者は、回路上の解決策と技術上の解決策との２つの異
なる解決策を採用している。
【０００９】第１の解決策は、たとえ基板効果によりし
きい値電圧が増大されてもこれを確実に越えるゲート−
ソース電圧を達成するために電源電圧を２倍又は３倍に
した電圧を用いて導通駆動されるＮチャネルトランジス
タのみを電子スイッチとして用いるものである。しかし
この場合、高電圧を達成するのに比較的複雑な回路手段
を必要とする欠点がある。
きい値電圧が増大されてもこれを確実に越えるゲート−
ソース電圧を達成するために電源電圧を２倍又は３倍に
した電圧を用いて導通駆動されるＮチャネルトランジス
タのみを電子スイッチとして用いるものである。しかし
この場合、高電圧を達成するのに比較的複雑な回路手段
を必要とする欠点がある。
【００１０】前記の技術上の解決策は、極めて低いしき
い値電圧（０Ｖが限界）を有するトランジスタを得るＣ
ＭＯＳ集積化処理を用いることにある。しかし、この解
決策は絶縁状態、すなわちスイッチを開放する状態の下
では実際に有効でない。その理由は、しきい値電圧より
もほんのわずかに低いゲート−ソース電圧で、しきい値
よりも低い無視しえない電流（μＡのオーダの場合もあ
る）が誘起され、この電流により高インピーダンスノー
ドの電位状態を変えるおそれがある。上述した演算増幅
器の例では、反転入力端におけるキャパシタンスの電荷
が影響を受ける。
い値電圧（０Ｖが限界）を有するトランジスタを得るＣ
ＭＯＳ集積化処理を用いることにある。しかし、この解
決策は絶縁状態、すなわちスイッチを開放する状態の下
では実際に有効でない。その理由は、しきい値電圧より
もほんのわずかに低いゲート−ソース電圧で、しきい値
よりも低い無視しえない電流（μＡのオーダの場合もあ
る）が誘起され、この電流により高インピーダンスノー
ドの電位状態を変えるおそれがある。上述した演算増幅
器の例では、反転入力端におけるキャパシタンスの電荷
が影響を受ける。
【００１１】本発明の目的は、電源電圧が極めて低く、
ＣＭＯＳ技術で形成された回路の２つのノード間、すな
わち電位が実際上一定にされる高インピーダンス点及び
電位が可変の低インピーダンス点間に挿入される電子ス
イッチであって、上述した既知の解決策のすべての欠点
を回避しうる電子スイッチを提供せんとするにある。
ＣＭＯＳ技術で形成された回路の２つのノード間、すな
わち電位が実際上一定にされる高インピーダンス点及び
電位が可変の低インピーダンス点間に挿入される電子ス
イッチであって、上述した既知の解決策のすべての欠点
を回避しうる電子スイッチを提供せんとするにある。
【００１２】
【課題を解決するための手段】本発明は、ＣＭＯＳ技術
で集積化された低電圧回路用の電子スイッチであって、
第１接続端子及び第２接続端子を有する電子スイッチに
おいて、この電子スイッチが第１回路素子、第２回路素
子及び第３回路素子を有し、各回路素子が一対の相補形
トランジスタを有し、これら相補形トランジスタはこれ
らのソース及びドレイン端子によりそれぞれ互いに接続
され、第１回路素子及び第２回路素子の相補形トランジ
スタはソース及びドレイン端子により第１接続端子及び
第２接続端子間に挿入され、第３回路素子の相補形トラ
ンジスタはソース及びドレイン端子により回路の基準電
位点に対する第３接続端子と、第１及び第２回路素子間
の回路ノードとの間に挿入されていることを特徴とす
る。
で集積化された低電圧回路用の電子スイッチであって、
第１接続端子及び第２接続端子を有する電子スイッチに
おいて、この電子スイッチが第１回路素子、第２回路素
子及び第３回路素子を有し、各回路素子が一対の相補形
トランジスタを有し、これら相補形トランジスタはこれ
らのソース及びドレイン端子によりそれぞれ互いに接続
され、第１回路素子及び第２回路素子の相補形トランジ
スタはソース及びドレイン端子により第１接続端子及び
第２接続端子間に挿入され、第３回路素子の相補形トラ
ンジスタはソース及びドレイン端子により回路の基準電
位点に対する第３接続端子と、第１及び第２回路素子間
の回路ノードとの間に挿入されていることを特徴とす
る。
【００１３】更に、本発明は、ＣＭＯＳ技術で集積化さ
れた低電圧回路用の電子スイッチであって、第１接続端
子及び第２接続端子を有する電子スイッチにおいて、こ
の電子スイッチが第１回路素子、第２回路素子及び第３
回路素子を有し、第１回路素子及び第３回路素子が少な
くとも１つのトランジスタを有し、第２回路素子が一対
の相補形トランジスタを有し、これら相補形トランジス
タはこれらのソース及びドレイン端子によりそれぞれ互
いに接続され、第１回路素子の前記の少なくとも１つの
トランジスタ及び第２回路素子の相補形トランジスタは
第１接続端子及び第２接続端子間に挿入され、第３回路
素子の前記の少なくとも１つのトランジスタは回路の基
準電位点に対する第３接続端子と、第１及び第２回路素
子間の回路ノードとの間に挿入されていることを特徴と
する。
れた低電圧回路用の電子スイッチであって、第１接続端
子及び第２接続端子を有する電子スイッチにおいて、こ
の電子スイッチが第１回路素子、第２回路素子及び第３
回路素子を有し、第１回路素子及び第３回路素子が少な
くとも１つのトランジスタを有し、第２回路素子が一対
の相補形トランジスタを有し、これら相補形トランジス
タはこれらのソース及びドレイン端子によりそれぞれ互
いに接続され、第１回路素子の前記の少なくとも１つの
トランジスタ及び第２回路素子の相補形トランジスタは
第１接続端子及び第２接続端子間に挿入され、第３回路
素子の前記の少なくとも１つのトランジスタは回路の基
準電位点に対する第３接続端子と、第１及び第２回路素
子間の回路ノードとの間に挿入されていることを特徴と
する。
【００１４】本発明による電子スイッチの特徴及び利点
は以下の図面に関する実施例の説明から明らかとなるで
あろう。しかし本発明は図面に示す実施例に限定される
ものではない。
は以下の図面に関する実施例の説明から明らかとなるで
あろう。しかし本発明は図面に示す実施例に限定される
ものではない。
【００１５】
【実施例】本発明による電子スイッチは、図１に示すよ
うに、第１回路素子ＳＷ１、第２回路素子ＳＷ２及び第
３回路素子ＳＷ３を有し、これら回路素子の各々は一対
の相補形トランジスタを有する。これら回路素子のう
ち、通路トランジスタである第１回路素子ＳＷ１及び第
２回路素子ＳＷ２は電子スイッチの２つの接続端子Ａ及
びＢ間に挿入されている。第３回路素子ＳＷ３はノード
Ｃと電圧基準点ＶCMとの間に挿入されている。ノードＣ
は回路素子ＳＷ１及びＳＷ２間の相互接続点である。
うに、第１回路素子ＳＷ１、第２回路素子ＳＷ２及び第
３回路素子ＳＷ３を有し、これら回路素子の各々は一対
の相補形トランジスタを有する。これら回路素子のう
ち、通路トランジスタである第１回路素子ＳＷ１及び第
２回路素子ＳＷ２は電子スイッチの２つの接続端子Ａ及
びＢ間に挿入されている。第３回路素子ＳＷ３はノード
Ｃと電圧基準点ＶCMとの間に挿入されている。ノードＣ
は回路素子ＳＷ１及びＳＷ２間の相互接続点である。
【００１６】第１及び第２回路素子の双方では、相補形
トランジスタのゲート端子に２つの命令信号φ1 及び／
φ1 （φ1 の反転）が逆相で供給され、これら信号によ
って互いに相補をなすトランジスタの同時導通を決定す
る。これに代わり、第３回路素子の２つの相補形トラン
ジスタのゲート端子には２つの命令信号φ2 及び／φ2
（φ2 の反転）が供給され、これら信号によりトランジ
スタの同時導通を決定する。
トランジスタのゲート端子に２つの命令信号φ1 及び／
φ1 （φ1 の反転）が逆相で供給され、これら信号によ
って互いに相補をなすトランジスタの同時導通を決定す
る。これに代わり、第３回路素子の２つの相補形トラン
ジスタのゲート端子には２つの命令信号φ2 及び／φ2
（φ2 の反転）が供給され、これら信号によりトランジ
スタの同時導通を決定する。
【００１７】本発明によれば、正しい動作を行なうため
に、信号φ1 及びφ2 の位相は互いに重なり合ってはな
らない。更に、ＣＭＯＳ形の集積化処理により既知の技
術的解決策でしきい値電圧が極めて低いトランジスタを
得る必要がある。図１に示す電子スイッチの構造は、極
めて簡単であるが、絶縁が悪くなるという問題を回避す
る。
に、信号φ1 及びφ2 の位相は互いに重なり合ってはな
らない。更に、ＣＭＯＳ形の集積化処理により既知の技
術的解決策でしきい値電圧が極めて低いトランジスタを
得る必要がある。図１に示す電子スイッチの構造は、極
めて簡単であるが、絶縁が悪くなるという問題を回避す
る。
【００１８】スイッチを閉じる位相φ1 中、２つの回路
素子ＳＷ１及びＳＷ２はあたかも１つの通路トランジス
タが存在するかのように動作し、問題が生じない。その
理由は、トランジスタのゲート−ソース電圧自体がしき
い値電圧以上に保たれうる為である。
素子ＳＷ１及びＳＷ２はあたかも１つの通路トランジス
タが存在するかのように動作し、問題が生じない。その
理由は、トランジスタのゲート−ソース電圧自体がしき
い値電圧以上に保たれうる為である。
【００１９】スイッチを開放する、すなわち絶縁する際
には、ノードＣが、以前非導通であった第３回路素子の
導通により電圧基準点ＶCMに接続される。ノードＡが回
路中の高インピーダンスノードである場合には、絶縁す
る必要があるノードはこのノードＡである。この場合、
第２回路素子のトランジスタを流れる、しきい値よりも
低い電流は強制的に電圧基準点に流される。この電圧基
準点の電圧は適切に選択する必要があり、一般に電源電
圧の半分に等しい値を有する。ノードＣを基準電位点に
強制的に接続する第３回路素子ＳＷ３は、第１回路素子
ＳＷ１の相補形トランジスタのゲート−ソース電圧を確
実にこれらのしきい値電圧よりも著しく低くすることも
達成する。このようにして、第１回路素子ＳＷ１におけ
るしきい値よりも低いいかなる電流も完全に無視でき、
従ってノードＡが完全に絶縁される。
には、ノードＣが、以前非導通であった第３回路素子の
導通により電圧基準点ＶCMに接続される。ノードＡが回
路中の高インピーダンスノードである場合には、絶縁す
る必要があるノードはこのノードＡである。この場合、
第２回路素子のトランジスタを流れる、しきい値よりも
低い電流は強制的に電圧基準点に流される。この電圧基
準点の電圧は適切に選択する必要があり、一般に電源電
圧の半分に等しい値を有する。ノードＣを基準電位点に
強制的に接続する第３回路素子ＳＷ３は、第１回路素子
ＳＷ１の相補形トランジスタのゲート−ソース電圧を確
実にこれらのしきい値電圧よりも著しく低くすることも
達成する。このようにして、第１回路素子ＳＷ１におけ
るしきい値よりも低いいかなる電流も完全に無視でき、
従ってノードＡが完全に絶縁される。
【００２０】上述した実施例には各回路素子に対し一対
の相補形トランジスタを設けているが、回路素子ＳＷ１
及びＳＷ３に対しては１つのトランジスタを設けても有
効である。更に、当業者にとって既知の他の変形を加え
ることもできること勿論である。
の相補形トランジスタを設けているが、回路素子ＳＷ１
及びＳＷ３に対しては１つのトランジスタを設けても有
効である。更に、当業者にとって既知の他の変形を加え
ることもできること勿論である。
【図１】本発明による電子スイッチの一実施例を示す回
路図である。
路図である。
ＳＷ１ 第１回路素子 ＳＷ２ 第２回路素子 ＳＷ３ 第３回路素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピエランジェロ コンファロニエーリ イタリア国 ベルガモ イ−24040 キャ ノニカ ダッダ ヴィア ベルガモ ６
Claims (6)
- 【請求項１】 ＣＭＯＳ技術で集積化された低電圧回路
用の電子スイッチであって、第１接続端子（Ａ）及び第
２接続端子（Ｂ）を有する電子スイッチにおいて、 この電子スイッチが第１回路素子（ＳＷ１）、第２回路
素子（ＳＷ２）及び第３回路素子（ＳＷ３）を有し、各
回路素子が一対の相補形トランジスタを有し、これら相
補形トランジスタはこれらのソース及びドレイン端子に
よりそれぞれ互いに接続され、第１回路素子（ＳＷ１）
及び第２回路素子（ＳＷ２）の相補形トランジスタはソ
ース及びドレイン端子により第１接続端子（Ａ）及び第
２接続端子（Ｂ）間に挿入され、第３回路素子（ＳＷ
３）の相補形トランジスタはソース及びドレイン端子に
より回路の基準電位点（ＶCM) に対する第３接続端子
と、第１及び第２回路素子間の回路ノード（Ｃ）との間
に挿入されていることを特徴とする電子スイッチ。 - 【請求項２】 請求項１に記載の電子スイッチにおい
て、第３回路素子（ＳＷ３）を導通状態に駆動する位相
（φ2,／φ2)と重なり合わない位相（φ1 ，／φ1 ）に
より第１回路素子（ＳＷ１）及び第２回路素子（ＳＷ
２）の双方を導通状態に駆動するようになっていること
を特徴とする電子スイッチ。 - 【請求項３】 請求項２に記載の電子スイッチにおい
て、第１及び第２回路素子の相補形トランジスタが、そ
れぞれのゲート端子に供給される制御信号により同時に
導通状態に駆動されるようになっていることを特徴とす
る電子スイッチ。 - 【請求項４】 請求項２に記載の電子スイッチにおい
て、第３回路素子の相補形トランジスタがそれぞれのゲ
ート端子に供給される制御信号により同時に導通状態に
駆動されるようになっていることを特徴とする電子スイ
ッチ。 - 【請求項５】 ＣＭＯＳ技術で集積化された低電圧回路
用の電子スイッチであって、第１接続端子（Ａ）及び第
２接続端子（Ｂ）を有する電子スイッチにおいて、 この電子スイッチが第１回路素子（ＳＷ１）、第２回路
素子（ＳＷ２）及び第３回路素子（ＳＷ３）を有し、第
１回路素子（ＳＷ１）及び第３回路素子（ＳＷ３）が少
なくとも１つのトランジスタを有し、第２回路素子（Ｓ
Ｗ２）が一対の相補形トランジスタを有し、これら相補
形トランジスタはこれらのソース及びドレイン端子によ
りそれぞれ互いに接続され、第１回路素子（ＳＷ１）の
前記の少なくとも１つのトランジスタ及び第２回路素子
（ＳＷ２）の相補形トランジスタは第１接続端子（Ａ）
及び第２接続端子（Ｂ）間に挿入され、第３回路素子
（ＳＷ３）の前記の少なくとも１つのトランジスタは回
路の基準電位点（ＶCM) に対する第３接続端子と、第１
及び第２回路素子間の回路ノード（Ｃ）との間に挿入さ
れていることを特徴とする電子スイッチ。 - 【請求項６】 請求項５に記載の電子スイッチにおい
て、第３回路素子（ＳＷ３）を導通状態に駆動する位相
（φ2,／φ2)と重なり合わない位相（φ1 ，／φ1 ）に
より第１回路素子（ＳＷ１）及び第２回路素子（ＳＷ
２）の双方を導通状態に駆動するようになっていること
を特徴とする電子スイッチ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT94830091:8 | 1994-02-28 | ||
| EP94830091A EP0669718A1 (en) | 1994-02-28 | 1994-02-28 | Electronic switch for low supply voltage MOS integrated circuits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888551A true JPH0888551A (ja) | 1996-04-02 |
Family
ID=8218394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7040352A Pending JPH0888551A (ja) | 1994-02-28 | 1995-02-28 | 電子スイッチ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5684425A (ja) |
| EP (1) | EP0669718A1 (ja) |
| JP (1) | JPH0888551A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614289B1 (en) * | 2000-11-07 | 2003-09-02 | Lovoltech Inc. | Starter device for normally off FETs |
| US20030169875A1 (en) * | 2002-03-07 | 2003-09-11 | Lsi Logic Corporation | On-chip compensation scheme for bridged tap lines in ADSL hybrid |
| US8072700B2 (en) | 2003-10-29 | 2011-12-06 | Carl Zeiss Smt Gmbh | Optical apparatus for use in photolithography |
| US9859879B2 (en) * | 2015-09-11 | 2018-01-02 | Knowles Electronics, Llc | Method and apparatus to clip incoming signals in opposing directions when in an off state |
| US9997254B2 (en) | 2016-07-13 | 2018-06-12 | Nxp Usa, Inc. | Sample-and-hold circuit |
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| EP0669718A1 (en) | 1995-08-30 |
| US5684425A (en) | 1997-11-04 |
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