JPH088699A - 可変制御遅延回路および遅延チェーンをテストするための方法 - Google Patents

可変制御遅延回路および遅延チェーンをテストするための方法

Info

Publication number
JPH088699A
JPH088699A JP7049738A JP4973895A JPH088699A JP H088699 A JPH088699 A JP H088699A JP 7049738 A JP7049738 A JP 7049738A JP 4973895 A JP4973895 A JP 4973895A JP H088699 A JPH088699 A JP H088699A
Authority
JP
Japan
Prior art keywords
variable delay
unit
delay
line
variable
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP7049738A
Other languages
English (en)
Inventor
Brian D Mcminn
ブライアン・ディー・マクミン
Stephen C Horne
スティーブン・シィ・ホーン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPH088699A publication Critical patent/JPH088699A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3016—Delay or race condition test, e.g. race hazard test

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Pulse Circuits (AREA)
  • Networks Using Active Elements (AREA)

Abstract

(57)【要約】 【目的】 クロック発生器回路内の可変制御遅延素子に
微小欠陥があるかどうか容易にテストできるテスト構成
および方法を提供する。 【構成】 マイクロプロセッサの内部クロック信号を生
成するクロック発生器回路内に遅延チェーン（１０４）
が使用される。通常動作の間、遅延チェーン（１０４）
内に介挿される１組のマルチプレクサ（２０２）は複数
の可変遅延ユニット（１０６）が電気的に直列に結合さ
れるように構成される。テスト動作の間、マルチプレク
サをテストモードにセットすることによって４つの遅延
ユニットが電気的に分離される。共通のテスト信号は同
時に２つ以上の可変遅延ユニットを介して駆動され、各
可変遅延ユニットの出力に結合された比較回路によっ
て、共通パルス信号の遷移が各可変遅延ユニットを介し
て同じ時間に伝搬したかどうかが判定される。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は、制御可能な遅延特性を有す
る電気的遅延回路のテストに関する。この発明はまた、
たとえばマイクロプロセッシングユニット内で使用され
るクロック発生器回路に関する。
【０００２】
【関連技術の説明】電気的遅延素子は典型的に、ある時
間だけ遅延された入力信号の写しである出力信号に関連
する。ほとんどの遅延素子は、固定遅延時間または制御
信号に従って特定の方法で変化する遅延時間いずれかを
有する。製造上の欠陥をさがしてそのような遅延素子を
テストすることはしばしばそれらの遅延を既知の基準遅
延と比較することにすぎない。
【０００３】たとえば内部マイクロプロセッサクロック
信号を合成するために、遅延チェーンを形成する複数の
同じ可変遅延素子がクロック信号発生器内で使用され得
る。単一集積回路チップ上で実質的に同じ遅延素子を製
造することは比較的簡単であるが、処理のばらつきによ
るバッチ間のばらつきのために、ある制御入力値が常に
同じ固定時間の遅延を生成するような遅延素子を製造す
ることは非常に難しい。幸いにも、上述のクロック信号
発生器に関しては、特定のクロック発生器内の可変遅延
素子の相対的遅延が本質的に同じであることが必要なだ
けである。実際の遅延値は重要ではない。これに鑑みる
と、単なる既知の基準遅延との比較によってこの類の遅
延素子をテストすることは可能でないか、または費用的
に効率がよくない。
【０００４】遅延素子のテストに関してさらに考慮すべ
き点は、起こり得る欠陥のタイプである。集積回路製造
テストにおいては、遅延素子の基本的な設計は問題な
く、製造欠陥によってもたらされた故障のみが残ってい
るとが仮定する。製造欠陥によって必ずしも遅延素子が
全体的に損われるわけではなく、むしろわずかにまたは
大きく制御入力と遅延素子の時間遅延との間の関係に影
響を及ぼす。遅延素子の完全な故障は簡単に検出される
が、遅延素子のわずかな製造欠陥は検出するのが非常に
困難である。
【０００５】したがって、費用のかかる個々の遅延素子
の較正を必要とせずに、たとえばクロック発生器回路内
に含まれる可変制御遅延素子が、わずかな欠陥に対して
も容易にテストされ得るテスト構成および方法が望まし
い。
【０００６】
【発明の概要】この発明に従った複数の可変制御遅延ユ
ニットをテストするためのテスト構成および方法によ
り、上で略述された問題は大部分解決される。一実施例
では、遅延チェーン内の複数の可変遅延ユニットが互い
に比較されることを可能にするテスト構成が提供され
る。遅延チェーンは、マイクロプロセッサの内部クロッ
ク信号を生成するクロック発生器回路内で使用される。
通常動作の間に、複数の可変遅延ユニットが電気的に互
いに直列に結合されるように、遅延チェーン内に介挿さ
れる１組のマルチプレクサが構成される。結果として、
連続的に各可変遅延ユニットを介して遅延チェーンの出
力ラインに伝搬するように、パルス信号が遅延チェーン
の入力ラインに与えられ得る。各可変遅延ユニットは同
一の遅延を伴うので、正確に制御されたデューティサイ
クルを有するクロック信号を生成するように各可変遅延
ユニット内のタップ点が利用され得る。
【０００７】考えられる欠陥があるかどうか可変遅延ユ
ニットをテストすることが所望されるテスト動作の間、
テストモードにマルチプレクサを設定することによって
４つの遅延ユニットは電気的に互いに分離される。共通
テスト信号が同時に２つ以上の可変遅延ユニットを介し
て駆動され、各可変遅延ユニットの出力に結合された比
較回路により、共通パルス信号の遷移が各可変遅延ユニ
ットを介して本質的に同じ時間に伝搬したかどうかが判
断される。もし製造欠陥がなければ、可変遅延ユニット
の４つの出力は事実上互いに区別不可能なはずである。
同様のテストが可変遅延ユニットの全動作範囲で行なわ
れ得る。このテスト構成および方法により有利に、費用
のかかる個々の遅延素子の較正を必要とすることなく、
かつ各遅延素子の実際の遅延をテストする必要性を伴わ
ずに、クロック発生器回路の遅延チェーン内の可変遅延
ユニットがわずかの欠陥に対してもテストされることが
可能になる。
【０００８】概して、この発明により、入力ライン、出
力ライン、および関連の電気的遅延を制御するための制
御ラインを各々が含む複数の可変遅延ユニットと、複数
の可変遅延ユニット間に介挿された切換ユニットとを含
む可変制御遅延回路が考慮される。切換ユニットは、第
１の動作モードの間複数の可変遅延ユニットを直列に電
気的に結合することができ、かつ複数の可変遅延ユニッ
トを電気的に切り離すことができ、テスト信号が複数の
可変遅延ユニットの各々の入力ラインに同時に与えられ
る得るようにする。遅延回路には、少なくとも１対の可
変遅延ユニットの出力ラインに結合された比較ユニット
がさらに含まれ、比較ユニットは、対の可変遅延ユニッ
トの入力ラインに同時に与えられたテスト信号の遷移が
相対的にある時間範囲内で対の可変遅延ユニットの出力
ラインに対して伝搬したかどうかを判定することができ
る。
【０００９】この発明により互いに直列に電気的に結合
され得る複数の可変遅延ユニットを含む遅延チェーンを
テストするための方法がさらに考慮される。この方法に
は、第１の可変遅延ユニットの出力ラインを第２の可変
遅延ユニットの入力ラインから電気的に切り離すステッ
プと、テスト信号を同時に第１の可変遅延ユニットと第
２の可変遅延ユニットとに与えるステップと、信号遷移
がテスト信号に生じるようにさせるステップとが含まれ
る。この方法にはさらに、第１の可変遅延ユニットの出
力ラインを監視する一方で第２の可変遅延ユニットの出
力ラインを監視するステップと、第１の可変遅延ユニッ
トの出力ラインでの対応の遷移が、第２の可変遅延ユニ
ットの出力ラインでの対応の遷移が生じるときに対する
ある時間範囲内に生ずるかどうかを判断するステップと
が含まれる。
【００１０】この発明の他の目的および利点は次の詳し
い説明を読みかつ添付図面を参照するとき明らかになる
だろう。
【００１１】この発明は様々な修正および代替の形態の
余地があるが、それによる具体的な実施例は、図面で一
例として示されており、ここで詳細に述べられる。しか
し、図面およそれに対するび詳しい説明はこの発明を開
示された特定の形態に限定することが意図されているの
ではなく、前掲の特許請求の範囲によって規定されたこ
の発明の精神および範囲内にあるすべての修正、等価
物、および代替物を含むことが意図されている。
【００１２】
【発明の詳しい説明】図面を参照して、図１は、たとえ
ばマイクロプロセッサ内でクロック信号を生成するため
のクロック波形発生器回路１００のブロック図である。
波形発生器１００には、複数の可変遅延ユニット１０６
Ａ−１０６Ｄを含む遅延チェーン１０４に結合されたパ
ルス発生器１０２が含まれる。遅延チェーン１０４はさ
らに、クロック合成ユニット１０８と遅延制御論理ユニ
ット１１０とに結合される。図１のクロック波形発生器
は、ＩＮＣＬＫと示された外部で生成されたクロック信
号をパルス発生器１０２の入力ラインで受取り、クロッ
ク出力信号をクロック合成ユニット１０８の出力ライン
１１１で生成する。
【００１３】外部で生成されたクロック信号ＩＮＣＬＫ
は安定した周波数特性を伴うが、そのデューティサイク
ルにばらつきが生じ得ることに注目されたい。図１に示
されたクロック波形発生回路は、ライン１１１で安定周
波数特性および安定デューティサイクル両方を有するク
ロック出力信号を生成するために提供される。図１の実
施例に関しては、クロック波形発生器内に組込まれた可
変遅延ユニット１０６Ａ−１０６Ｄの数が変われば信号
ＩＮＣＬＫの周波数の任意の整数（または半整数）倍が
考えられるが、ライン１１１のクロック出力信号は信号
ＩＮＣＬＫと同じ周波数またはその２倍いずれかであり
得る。
【００１４】図１のクロック波形発生器は、ホーン（Ho
rne ）らによる平成６年１月２８日に出願された「デジ
タルクロック波形ジェネレータおよびクロック信号を発
生するための方法」と題された同時係属中の共通に譲渡
された特許出願特願平６−８６３７で述べられたものに
ほぼ適合する。この特許出願はその全体をここに引用に
より援用する。簡単にかつ明瞭にするために、図１のデ
ジタルクロック波形発生器の部分だけはこの発明に関連
する部分のみがここで議論される。例示のデジタルクロ
ック波形発生器に関するさらなる詳細は上で参照した特
許出願で見出され得る。
【００１５】一般的に、可変遅延ユニット１０６Ａ−１
０６Ｄは等しく構成される。動作の間、パルス発生器１
０２は固定周波数でパルスを生成しそのパルスは順次、
各可変遅延ユニット１０６Ａ−１０６Ｄを通りライン１
１４を介して遅延制御論理ユニット１１０に渡る。遅延
制御論理ユニット１１０は、特定のパルスが可変遅延ユ
ニット１０６Ｄを出る時間をパルス発生器１０２によっ
て生成された後続のパルスが可変遅延ユニット１０６Ａ
に入る時間に対して監視する回路を含む。遅延チェーン
１０４の全遅延がパルス発生器１０２によって生成され
たパルス信号の１周期に等しくなるように、遅延制御論
理ユニット１１０は応答して可変遅延ユニット１０６Ａ
−１０６Ｄの遅延を調整する。
【００１６】ＴＲＥＦ１−ＴＲＥＦ４と示された１組の
タイミング基準信号が可変遅延ユニット１０６Ａ−１０
６Ｄ内の対応の場所で引出される。（パルス発生器１０
２によって誘起された）信号遷移が可変遅延ユニット１
０６Ａの入力から可変遅延ユニット１０６Ｄの出力まで
遅延チェーン１０４を伝搬するにつれ、対応の信号遷移
は順次タイミング基準信号ＴＲＥＦ１−ＴＲＥＦ４内に
現われる。各可変遅延ユニット１０６Ａ−１０６Ｄは他
のものに対して同じ遅延を有し、かつタイミング基準信
号ＴＲＥＦ１−ＴＲＥＦ４は各可変遅延にユニット１０
６Ａ−１０６Ｄ内の対応のタップ点で引出されるので、
クロック合成ユニット１０８はタイミング基準信号ＴＲ
ＥＦ１−ＴＲＥＦ４を利用し、正確に制御されたデュー
ティサイクルを有するクロック出力信号を生成し得る。
すなわち、４つのタイミング基準信号ＴＲＥＦ１−ＴＲ
ＥＦ４は遅延チェーン１０４から等しく間隔をあけられ
た４つのタップを表わすので、タイミング基準信号がク
ロック合成ユニット１０８によってクロック出力信号の
遷移をトリガするために使用され得る。信号ＴＲＥＦ１
が立上がりエッジを生成した後ＩＮＣＬＫ周期の４分の
１の後に信号ＴＲＥＦ２が立上がりエッジを生成すると
いう意味で、タイミング基準信号ＴＲＥＦ１−ＴＲＥＦ
４は等しく間隔をあけられている。同様に、信号ＴＲＥ
Ｆ２の後ＩＮＣＬＫ周期の４分の１の後にＴＲＥＦ３は
立上がりエッジを生成し、信号ＴＲＥＦ３が立上がりエ
ッジを生成した後ＩＮＣＬＫ周期の４分の１の後に信号
ＴＲＥＦ４は立上がりエッジを生成する。結果として、
クロック合成ユニット１０８は、５０パーセントのデュ
ーティサイクルでＩＮＣＬＫ信号の２倍の周波数を有す
るクロック出力信号を生成することができる。
【００１７】前述のように、可変遅延ユニット１０６Ａ
−１０６Ｄの相対的遅延は本質的に同じである必要があ
る。したがって、たとえば製造欠陥がないことを確実に
するために可変遅延ユニット１０６Ａ−１０６Ｄをテス
トする必要がある。もし可変遅延ユニット１０６Ａ−１
０６Ｄのうちの１つがその相対的遅延に影響を及ぼす製
造欠陥を有するならば、ライン１１１に生成されたクロ
ック出力信号のデューティサイクルは所望の５０パーセ
ントのデューティサイクルを伴わないことに注目された
い。
【００１８】ゆえに、次の図２を参照してこの発明に従
ったテスト構成を含むように修正された図１のクロック
発生器回路の部分２００を示すブロック図が示される。
図１の回路部分に対応する回路部分には同じ番号が付さ
れている。図１のクロック発生器内に組込まれた選択さ
れた回路ブロックは簡単にかつ明瞭にするために図２か
ら省かれていることに注目されたい。
【００１９】図２に示されるように、可変遅延ユニット
１０６Ａ−１０６Ｄがテストモードの間電気的にお互い
から切り離され得るように、１組のマルチプレクサ２０
２Ａ−２０２Ｄが遅延チェーン１０４内に介挿される。
この実施例では、マルチプレクサ２０２Ａは可変遅延ユ
ニット１０６Ａへの入力の選択を制御するように構成さ
れ、マルチプレクサ２０２Ｂは可変遅延ユニット１０６
Ｂへの入力を制御するように構成され、マルチプレクサ
２０２Ｃは可変遅延ユニット１０６Ｃへの入力を制御す
るように構成され、さらにマルチプレクサ２０２Ｄは可
変遅延ユニット１０６Ｄへの入力を制御するように構成
される。
【００２０】クロック発生器回路の通常動作の間は、
（図１のパルス発生器１０２からの）ライン２１０のパ
ルス入力信号が可変遅延ユニット１０６Ａの入力２１２
から、各可変遅延ユニット１０６Ａ−１０６Ｄを介して
可変遅延ユニット１０６Ｄの出力２１４に遅延チェーン
１０４を介して電気的に結合されるように、マルチプレ
クサ２０２Ａ−２０２Ｄは選択される。この動作モード
の間、可変遅延ユニット１０６Ａ−１０６Ｄが電気的に
互いに直列に結合されるようにマルチプレクサ２０２Ａ
−２０２Ｄは選択されることに注目されたい。前述のよ
うに、これによりタイミング基準信号の生成が可能にな
る。
【００２１】テストの間は、可変遅延ユニット１０６Ａ
−１０６Ｄが互いに直列に電気的にもはや結合されない
ようにマルチプレクサ２０２Ａ−２０２Ｄは選択され
る。マルチプレクサ２０２Ｂは可変遅延ユニット１０６
Ｂの入力から可変遅延ユニット１０６Ａの出力を電気的
に切り離し、マルチプレクサ２０２Ｃは可変遅延ユニッ
ト１０６Ｃの入力から可変遅延ユニット１０６Ｂの出力
を電気的に切り離し、かつマルチプレクサ２０２Ｄは可
変遅延ユニット１０６Ｄの入力から可変遅延ユニット１
０６Ｃの出力を電気的に切り離す。マルチプレクサ２０
２Ａは同様に（図１の）パルス発生器１０２から可変遅
延ユニット１０６Ａの入力を切り離す。代わりに、この
動作モードの間、ライン２０４のテスト入力信号は各マ
ルチプレクサ２０２Ａ−２０２Ｄを介してかつ各可変遅
延ユニット１０６Ａ−１０６Ｄを介して独立して同時に
結合されることが可能になる。したがって以下で詳細に
述べられるように、各可変遅延ユニット１０６Ａ−１０
６Ｄからの出力信号は、各可変遅延ユニット１０６Ａ−
１０６Ｄの出力ラインから引出されたそれぞれのタップ
点（テストタップ＃１−テストタップ＃４）で監視され
得る。
【００２２】マルチプレクサ２０２Ａ−２０２Ｄがテス
トモードに設定されるとき、立上がり信号エッジが各可
変遅延ユニット１０６Ａ−１０６Ｄを介して同時に伝搬
するように、ライン２０４のテスト入力信号はステップ
遷移をもって駆動される。製造欠陥がなければ、立上が
りエッジ遷移が４つのテストタップ出力（テストタップ
＃１−テストタップ＃４）に現われる時間は実質的に区
別不可能であるはずである。
【００２３】図３は、図２の４つのテストタップ出力
（テストタップ＃１−テストタップ＃４）が互いに比較
されるようにするテスト回路のブロック図である。４つ
のテストタップ出力はマルチプレクサ３０２に与えら
れ、マルチプレクサ３０２はテストタップ出力のうちの
選択された２つを比較ユニット３０４に伝える。マルチ
プレクサ３０２を組込むことにより１つのみのコンパレ
ータ回路３０４が使用されることに注目されたい。
【００２４】動作の間、Ｃｏｍｐａｒｅ（１）およびＣ
ｏｍｐａｒｅ（２）とそれぞれ示されたマルチプレクサ
３０２の出力へマルチプレクサを介してテストタップ＃
１およびテストタップ＃２がまず伝えられるように、マ
ルチプレクサ３０２は選択される。それに続いて、ライ
ン２０４のテスト入力信号（図２）で立上がりエッジ遷
移が起こると、その遷移は可変遅延ユニット１０６Ａお
よび１０６Ｂを介してかつマルチプレクサ３０２を介し
て比較ユニット３０４に伝搬する。それによって各可変
遅延ユニット１０６Ａおよび１０６Ｂの出力で対応の遷
移が起こる時間が、比較ユニット３０４により他方の遷
移の時間と比較され得る。遷移が本質的に同じ時間に起
こらなければ、比較ユニット３０４は不良の結果を示
す。一方、信号遷移が本質的に同じ時間に起こるなら
ば、比較ユニット３０４は良好な結果を示す。
【００２５】テストタップ＃２がテストタップ＃３に対
して比較されるようにマルチプレクサ３０２が引続き選
択される。ライン２０４のテスト入力信号への別の立上
がりエッジ遷移が再び誘起され、その遷移は可変遅延ユ
ニット１０６Ｂおよび１０６Ｃを介して伝搬する。比較
ユニット３０４により可変遅延ユニット１０６Ｂおよび
１０６Ｃの出力で本質的に同じ時間に対応の遷移が起こ
ったかどうか判断される。その後テストタップ＃３およ
びテストタップ＃４について、さらにおそらくはテスト
タップ＃４およびテストタップ＃１について同様のテス
トが行なわれる。
【００２６】上で述べられたテストを使用することによ
って、可変遅延ユニット１０６Ａ−１０６Ｄ各々が同じ
相対的遅延を有するかどうか判断され得る。もし１つ以
上の可変遅延ユニット１０６Ａ−１０６Ｄが他の可変遅
延ユニット対して異なる遅延特性を有し製造欠陥がある
ことを示唆すれば、テストの間遅延のずれが比較ユニッ
ト３０４によって検出される。（上で選択されたものと
は）異なった組合せの対のテストタップ出力を選択的に
比較し、かつ同じ結果を達成するようにマルチプレクサ
３０２は構成されかつ制御され得ることに注目された
い。可変遅延ユニット１０６Ａ−１０６Ｄのテストは、
それらの制御入力を調整しかつ繰り返し様々なユニット
の相対的遅延をテストすることにより全動作範囲で行な
われ得ることにさらに注目されたい。
【００２７】図４は比較ユニット３０４の一実現例を示
す。図４の比較ユニットは排他的論理和ゲート４０２お
よびＳＲ−ラッチ４０４を含む。各選択された対の可変
遅延ユニット１０６Ａ−１０６Ｄのテストの準備のと
き、リセット信号がアサートされ、それによってラッチ
４０４の出力がローに設定される。それに続いて、Ｃｏ
ｍｐａｒｅ（１）およびＣｏｍｐａｒｅ（２）ラインの
立上がりエッジ遷移が起こると、２つの入力ラインの信
号が異なった時間にハイに駆動されるときだけ、排他的
論理和ゲート４０２はハイに遷移する。すなわち、排他
的論理和ゲート４０２の入力ラインが本質的に同じ時間
にローからハイに遷移するならば、出力ラインはハイに
はならない。一方、排他的論理和ゲート４０２への入力
信号がかなり異なった時間で遷移するならば、排他的論
理和ゲート４０２の出力はハイになりラッチ４０４をセ
ットする。排他的論理和ゲート４０２の特定の電気的特
性（すなわち、応答時間）によって決定されるのだが、
２つの入力信号の遷移に関するわずかな時間のずれは検
出され得ないことに注目されたい。ラッチ４０４のセッ
トにより不良の結果が示される。
【００２８】図５は、可変遅延ユニット１０６Ａ−１０
６Ｄの相対的遅延を比較するべく使用され得る比較ユニ
ット３０４の別の実現例を示すブロック図である。図５
の比較ユニットより、可変遅延ユニット１０６Ａ−１０
６Ｄからのそれぞれの立上がりエッジ遷移が本質的に同
じ時間に起こるかどうかを判断することが可能になるだ
けではなく、さらに特定の遅延ユニットが別の遅延ユニ
ットといかに異なるかを相対的に判断することが可能に
なる。これによってユーザは比較構造そのものを変更す
ることなしに製造テストの厳密性を変えることができ
る。
【００２９】図５に示されるように、比較ユニットは遅
延チェーン５０２、遅延チェーン５０４、およびレジス
タ５０６を含む。遅延チェーン５０２の入力は（図３の
マルチプレクサ３０２からの）Ｃｏｍｐａｒｅ（１）ラ
インに接続され、遅延チェーン５０４はＣｏｍｐａｒｅ
（２）信号に接続される。遅延チェーン５０２の出力は
レジスタ５０６のラッチ入力に結合される。図６内に示
されるように、は遅延チェーン５０４からレジスタ５０
６の入力にタップ（１〜８）と示された１組のタップ点
が与えられる。各々のタップの出力は、（ラインＣｏｍ
ｐａｒｅ（２））の入力信号の立上がりエッジ遷移がチ
ェーンのその点に至ったかどうかを示すデジタル信号で
ある。このシステムは各々のテストの前にすべて０出力
にリセットされ各々の０は入力信号がチェーンを進むと
１になることに注目されたい。
【００３０】遅延チェーン５０４は遅延チェーン５０２
の２倍の長さである（すなわち、遅延チェーン５０４の
全遅延は遅延チェーン５０２の遅延の２倍である）。遅
延チェーン５０２の出力が制御信号として使用され、レ
ジスタ５０６がその立上がりエッジにかかるタップ（１
〜８）の電流値をラッチする。応じて、Ｃｏｍｐａｒｅ
（１）ラインの信号の立上がりエッジが遅延チェーン５
０２の終りまで伝搬すると、Ｃｏｍｐａｒｅ（２）ライ
ンの信号の立上がりエッジがより長い遅延チェーン５０
４に沿ってどこまで進んだかを示す値がレジスタ５０６
によってラッチされる。遅延チェーン５０２および５０
４は同じ構造を有するので、第１の入力信号の遷移が遅
延チェーン５０２を出た点で第２の入力信号の立上がり
エッジはより長い遅延チェーン５０４のほぼ半ばまで進
むとレジスタ５０６によって示されることが予想され
る。Ｃｏｍｐａｒｅ（１）およびＣｏｍｐａｒｅ（２）
ラインの信号の遷移にばらつきがあればレジスタ５０６
にラッチされるハイの値の数はより多くまたはより少な
くなる。各テストの結果はレジスタ５０６内の値を読取
ることによって決定され得る。
【００３１】なお、図５の比較回路は、共通入力信号を
Ｃｏｍｐａｒｅ（１）およびＣｏｍｐａｒｅ（２）ライ
ンに与えることによって、およびその後結果として生じ
るレジスタ５０６の値を読出すことによって較正され得
る。この情報によって、同一の入力信号が遅延チェーン
５０２および５０４に与えられたときに何の値がレジス
タ５０６に記憶されるかがわかる。
【００３２】上述のテスト構成および方法は、任意の数
の可変遅延ユニットを有する遅延チェーンを含むクロッ
ク発生器回路内で有利に使用され得る。さらに、図１で
述べられた可変遅延ユニット１０６Ａ−１０６Ｄはデジ
タル式に制御された遅延ユニットであるが、この発明は
アナログ制御された遅延ユニットを使用する遅延チェー
ンにも適合され得る。最後に、上述されたテスト構成お
よび方法は、マイクロプロセッサクロック発生器に関し
て上述されたアプリケーション以外のアプリケーション
内で使用される可変遅延ユニットを比較するように使用
され得ることに注目されたい。
【００３３】上述のテスト構成および方法を組込むマイ
クロプロセッサは、マクミン（McMinn）らによる本願と
同時に出願された「クロック発生器内で遅延チェーンを
テストするための構成および方法を使用するマイクロプ
ロセッサ（“MicroprocessorEmploying A Configuratio
n and Method For Testing A Delay Chain Within AClo
ck Generator”）と題された同時係属中の共通に譲渡さ
れた特許出願において開示される。この特許出願はその
全体を引用によりここに援用する。
【００３４】一旦上の開示が十分に理解されれば当業者
には多くの変形および修正が明らかになるであろう。た
とえば、図２に関連の上述の実施例はマルチプレクサ２
０２Ａ−２０２Ｄを使用するが、通常動作の間可変遅延
ユニットを直列に電気的に結合するためにかつテスト動
作の間可変遅延ユニットを電気的に切り離すために他の
タイプの切換回路が使用され得る。前掲の特許請求の範
囲はすべてのそのような変形および修正を含むように解
釈されることが意図される。
【図面の簡単な説明】
【図１】複数の可変遅延ユニットを含む遅延チェーンを
使用するクロック発生器回路のブロック図である。
【図２】この発明に従って可変遅延ユニットのテストを
可能にするために、遅延チェーンが、遅延チェーン内に
介挿される１組のマルチプレクサを含むように修正され
るクロック発生器回路の一部分のブロック図である。
【図３】選択された可変遅延ユニットの比較を可能にす
るテスト回路のブロック図である。
【図４】図３のテスト回路内で使用される比較ユニット
の一実現例を示す略図である。
【図５】図３のテスト回路内で使用される比較ユニット
の別の実現例を示すブロック図である。
【図６】図５の比較ユニット内で使用される例示の遅延
チェーンを示す略図である。
【符号の説明】
１０６Ａ 可変遅延ユニット １０６Ｂ 可変遅延ユニット １０６Ｃ 可変遅延ユニット １０６Ｄ 可変遅延ユニット ２０２Ａ マルチプレクサ ２０２Ｂ マルチプレクサ ２０２Ｃ マルチプレクサ ２０２Ｄ マルチプレクサ ３０４ 比較ユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブライアン・ディー・マクミン アメリカ合衆国、78610 テキサス州、ビ ューダ、カントリー・オークス・ドライ ブ、25 (72)発明者 スティーブン・シィ・ホーン アメリカ合衆国、78746 テキサス州、オ ースティン、ティンバーライン・ドライ ブ、4828

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 入力ライン、出力ライン、および制御ラ
    インを含む第１の可変遅延ユニットを含み、前記制御ラ
    インは、前記第１の可変遅延ユニットの電気的遅延を制
    御するためのものであり、さらに、 入力ライン、出力ライン、および制御ラインを有する第
    ２の可変遅延ユニットを含み、前記第２の可変遅延ユニ
    ットの前記制御ラインは前記第２の可変遅延ユニットの
    電気的遅延を制御するためのものであり、さらに、 前記第１の可変遅延ユニットの前記出力ラインと前記第
    ２の可変遅延ユニットの前記入力ラインとの間に結合さ
    れた切換ユニットを含み、前記切換ユニットは、記第１
    の可変遅延ユニットの前記出力ラインを前記第２の可変
    遅延ユニットの前記入力ラインに電気的に結合すること
    ができ、前記切換ユニットは、さらに前記第１の可変遅
    延ユニットの前記出力ラインを前記第２の可変遅延ユニ
    ットの前記入力ラインから電気的に切り離すことができ
    る一方でテスト信号が前記第２の可変遅延ユニットの前
    記入力ラインに与えられることを可能にし、さらに、 前記第１の可変遅延ユニットの前記出力ラインに結合さ
    れた第１の入力ライン、および前記第２の可変遅延ユニ
    ットの前記出力ラインに結合された第２の入力ラインを
    有する比較ユニットを含み、前記比較ユニットは、前記
    第１の可変遅延ユニットと前記第２の可変遅延ユニット
    とに同時に与えられた前記テスト信号の遷移が、前記第
    １の可変遅延ユニットの前記出力ラインと前記第２の可
    変遅延ユニットの前記出力ラインとに対して相対的にあ
    る時間範囲内で伝搬したかどうかを判定することができ
    る、可変制御遅延回路。
  2. 【請求項２】 前記切換ユニットは第１のマルチプレク
    サであり、前記第１のマルチプレクサの第１の入力ライ
    ンは前記テスト信号を受取るように結合され、前記第１
    のマルチプレクサの第２の入力ラインは前記第１の可変
    遅延ユニットの前記出力ラインに結合され、前記第１の
    マルチプレクサの出力ラインは前記第２の可変遅延ユニ
    ットの前記入力ラインに結合される、請求項１に記載の
    可変制御遅延回路。
  3. 【請求項３】 第２のマルチプレクサをさらに含み、前
    記第２のマルチプレクサは前記第１の可変遅延ユニット
    の前記入力ラインに結合された出力ラインと前記テスト
    信号を受取るように結合された入力ラインとを含む、請
    求項２に記載の遅延回路。
  4. 【請求項４】 前記第２のマルチプレクサの第２の入力
    ラインに結合されたパルス発生器をさらに含む、請求項
    ３に記載の遅延回路。
  5. 【請求項５】 前記第１の可変遅延ユニットの前記制御
    ラインと前記第２の可変遅延ユニットの前記制御ライン
    とに結合された遅延制御論理ユニットをさらに含み、前
    記遅延制御論理ユニットは、前記第１および第２の可変
    遅延ユニットのそれぞれの遅延を変更するよう制御信号
    を生成することができる、請求項２に記載の遅延回路。
  6. 【請求項６】 前記第２の可変遅延ユニットの前記出力
    ラインに結合された第３のマルチプレクサと、 入力ライン、出力ライン、および制御ラインを有する第
    ３の可変遅延ユニットとを含み、前記第３の可変遅延ユ
    ニットの前記制御ラインは前記第３の可変遅延ユニット
    の電気的遅延を制御するためのものであり、前記第３の
    可変遅延ユニットの前記入力ラインは前記第３のマルチ
    プレクサに結合される、請求項５に記載の遅延回路。
  7. 【請求項７】 前記第３の可変遅延ユニットの前記出力
    ラインに結合された第４のマルチプレクサと、 入力ライン、出力ライン、および制御ラインを有する第
    ４の可変遅延ユニットとをさらに含み、前記第４の可変
    遅延ユニットの前記制御ラインは前記第４の可変遅延ユ
    ニットの電気的遅延を制御するためのものであり、前記
    第４の可変遅延ユニットの前記入力ラインは前記第４の
    マルチプレクサに結合される、請求項６に記載の遅延回
    路。
  8. 【請求項８】 前記第１、第２、第３、第４のマルチプ
    レクサは、パルス入力信号が前記第１の可変遅延ユニッ
    トの前記入力ラインから前記第４の可変遅延ユニットの
    前記出力ラインまで伝搬することを選択的に可能にする
    ことができる、請求項７に記載の遅延回路。
  9. 【請求項９】 全遅延が実質的に前記パルス入力信号の
    周期に等しくなるように、前記遅延制御論理ユニットは
    前記第１、第２、第３、および第４の可変遅延ユニット
    のそれぞれの遅延を調整することができる、請求項８に
    記載の遅延回路。
  10. 【請求項１０】 前記第１、第２、第３、および第４の
    マルチプレクサはさらに電気的に前記テスト信号を前記
    第１、第２、第３、および第４の可変遅延ユニットの前
    記入力ラインに同時に結合することができる、請求項８
    に記載の遅延回路。
  11. 【請求項１１】 入力ライン、出力ライン、および制御
    ラインを各々が含む複数の可変遅延ユニットを含み、前
    記複数の可変遅延ユニット各々に伴う電気的遅延を制御
    するためのものであり、さらに、 前記複数の可変遅延ユニットの間に介挿された切換ユニ
    ットを含み、前記切換ユニットは第１の動作モードの間
    前記複数の可変遅延ユニットを電気的に直列に結合する
    ことができ、前記切換ユニットはさらに前記複数の可変
    遅延ユニットを電気的に分離し、テスト信号が各前記複
    数の可変遅延ユニットの前記入力ラインに同時に与えら
    れることができるようにすることが可能であり、さら
    に、 前記複数の可変遅延ユニットの少なくとも１対の前記出
    力ラインに結合された比較ユニットを含み、前記比較ユ
    ニットは、前記複数の可変遅延ユニットの前記対の前記
    入力ラインに同時に与えられた前記テスト信号の遷移
    が、相対的にある時間範囲内で前記複数の可変遅延ユニ
    ットの前記対の前記出力ラインに伝搬したかどうかを判
    定することができる、可変制御遅延回路。
  12. 【請求項１２】 前記切換ユニットは少なくとも１つの
    マルチプレクサを含む、請求項１１に記載の遅延回路。
  13. 【請求項１３】 前記マルチプレクサの出力ラインは、
    前記複数の可変遅延ユニットの１つの入力ラインに結合
    され、前記マルチプレクサの第１の入力ラインは前記複
    数の可変遅延ユニットの第２の出力ラインに結合され、
    前記マルチプレクサの第２の入力ラインはテスト信号入
    力ノードに結合される、請求項１２に記載の遅延回路。
  14. 【請求項１４】 前記複数の可変遅延ユニットの前記制
    御ラインに結合された遅延制御論理ユニットをさらに含
    み、前記遅延制御論理ユニットは、前記複数の可変遅延
    ユニットのそれぞれの遅延を変更するように制御信号を
    生成することができる、請求項１１に記載の遅延回路。
  15. 【請求項１５】 前記第１の動作のモードの間、パルス
    入力信号が前記複数の可変遅延ユニットに与えられる、
    請求項１４に記載の遅延回路。
  16. 【請求項１６】 前記複数の可変遅延ユニットの全遅延
    が実質的に前記パルス入力信号の周期に等しくなるよう
    に、前記遅延制御論理ユニットは前記複数の可変遅延ユ
    ニットの電気的遅延を調整することができる、請求項１
    ５に記載の遅延回路。
  17. 【請求項１７】 互いに直列に電気的に結合されること
    が可能な複数の可変遅延ユニットを含む遅延チェーンを
    テストするための方法であって、 第１の可変遅延ユニットの出力ラインを第２の可変遅延
    ユニットの入力ラインから電気的に切り離すステップ
    と、 前記第１の可変遅延ユニットと前記第２の可変遅延ユニ
    ットとにテスト信号を同時に与えるステップと、 信号遷移を前記テスト信号に起こすステップと、 前記第１の可変遅延ユニットの出力ラインを監視する一
    方で前記第２の可変遅延ユニットの出力ラインを監視す
    るステップと、 前記第１の可変遅延ユニットの前記出力ラインの対応の
    遷移が、前記第２の可変遅延ユニットの前記出力ライン
    の対応の遷移が生じるときに対し相対的にある時間範囲
    内で生じるかどうか判断するステップとを含む、遅延チ
    ェーンをテストするための方法。
  18. 【請求項１８】 前記第１および前記第２の可変遅延ユ
    ニットの電気的遅延を変更するために、前記第１の可変
    遅延ユニットへの制御入力と前記第２の可変遅延ユニッ
    トへの制御入力とを変更するステップと、 第２の遷移を前記テスト入力信号に起こすステップと、 前記第１の可変遅延ユニットの前記出力ラインの別の対
    応の遷移が、前記第２の可変遅延ユニットの前記出力ラ
    インの別の対応の遷移が生じるときに対し前記相対的に
    ある時間範囲内で起こるかどうかを再び判定するステッ
    プとを含む、請求項１７に記載の方法。
  19. 【請求項１９】 前記判定するステップは、 前記テスト信号の前記遷移が、前記第１の可変遅延ユニ
    ットから第１の遅延チェーンを介して伝搬するようにさ
    せるステップと、 前記テスト入力信号の前記遷移が、前記第２の可変遅延
    ユニットから第２の遅延チェーンに伝搬するようにさせ
    るステップと、 遷移が前記第１の遅延チェーンを介して完全に伝搬した
    後、遷移がどの程度前記第２の遅延チェーンを介して伝
    搬したかを示す前記第２の遅延チェーンの状態をラッチ
    するステップとを含む、請求項１７に記載の方法。
  20. 【請求項２０】 遷移がどの程度前記第２の遅延チェー
    ンを介して伝搬したかを示す前記状態を読取るステップ
    をさらに含む、請求項１９に記載の方法。
  21. 【請求項２１】 前記第２の遅延チェーンは前記第１の
    遅延チェーンの２倍の長さである、請求項１９に記載の
    方法。
JP7049738A 1994-03-11 1995-03-09 可変制御遅延回路および遅延チェーンをテストするための方法 Withdrawn JPH088699A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/209,819 US5570294A (en) 1994-03-11 1994-03-11 Circuit configuration employing a compare unit for testing variably controlled delay units
US209819 1994-03-11

Publications (1)

Publication Number Publication Date
JPH088699A true JPH088699A (ja) 1996-01-12

Family

ID=22780435

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7049738A Withdrawn JPH088699A (ja) 1994-03-11 1995-03-09 可変制御遅延回路および遅延チェーンをテストするための方法

Country Status (3)

Country Link
US (1) US5570294A (ja)
EP (1) EP0671633A3 (ja)
JP (1) JPH088699A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714874B1 (ko) * 2005-09-27 2007-05-07 삼성전자주식회사 딜레이 스텝이 조절되는 딜레이 라인 회로 및 이를 위한딜레이 셀
JP2007532080A (ja) * 2004-04-05 2007-11-08 マイクロン テクノロジー，インコーポレイテッド 遅延線同期装置および方法
JP2008008720A (ja) * 2006-06-28 2008-01-17 Fujitsu Ltd 故障検出方法、試験回路及び半導体装置
US10026502B2 (en) 2015-08-19 2018-07-17 Fujitsu Limited Method and memory controller

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239627B1 (en) * 1995-01-03 2001-05-29 Via-Cyrix, Inc. Clock multiplier using nonoverlapping clock pulses for waveform generation
US5731726A (en) * 1995-05-25 1998-03-24 Hughes Electronics Controllable precision on-chip delay element
JPH09304484A (ja) * 1996-05-13 1997-11-28 Nec Corp 半導体記憶装置
JP3758285B2 (ja) * 1997-03-17 2006-03-22 ソニー株式会社 遅延回路およびそれを用いた発振回路
JPH10261942A (ja) * 1997-03-19 1998-09-29 Advantest Corp 遅延回路
JP3050162B2 (ja) * 1997-04-04 2000-06-12 日本電気株式会社 狭撃型同期式遅延回路
US6111436A (en) * 1997-04-30 2000-08-29 Sun Microsystems, Inc. Measurement of signal propagation delay using arbiters
FR2766275B1 (fr) * 1997-07-21 1999-10-15 Sgs Thomson Microelectronics Circuit de validation de modeles de simulation
JP3338776B2 (ja) * 1998-03-12 2002-10-28 日本電気株式会社 半導体装置
US6150863A (en) * 1998-04-01 2000-11-21 Xilinx, Inc. User-controlled delay circuit for a programmable logic device
JPH11298306A (ja) * 1998-04-16 1999-10-29 Nec Corp 半導体装置および遅延設定方法
US6255878B1 (en) 1998-09-18 2001-07-03 Lsi Logic Corporation Dual path asynchronous delay circuit
US6340901B1 (en) 1999-02-12 2002-01-22 Sun Microsystems, Inc. Measurement of signal propagation delay using arbiters
US6229344B1 (en) * 1999-03-09 2001-05-08 Vitesse Semiconductor Corp. Phase selection circuit
JP4101973B2 (ja) * 1999-05-21 2008-06-18 株式会社ルネサステクノロジ 出力バッファ回路
US6249166B1 (en) * 1999-10-22 2001-06-19 Motorola, Inc. Pipelined programmable digital pulse delay
JP4002378B2 (ja) * 1999-12-27 2007-10-31 エルピーダメモリ株式会社 電子回路
DE10035169A1 (de) * 2000-07-19 2002-02-07 Infineon Technologies Ag Verfahren und Vorrichtung zum Testen von Setup-Zeit und Hold-Zeit von Signalen einer Schaltung mit getakteter Datenübertragung
US6621312B2 (en) 2000-11-13 2003-09-16 Primarion, Inc. High bandwidth multi-phase clock selector with continuous phase output
JP3605033B2 (ja) * 2000-11-21 2004-12-22 Ｎｅｃエレクトロニクス株式会社 固定長遅延生成回路
US20050171717A1 (en) * 2004-02-03 2005-08-04 Andrei Poskatcheev Method and apparatus for creating variable delay
JP2010054367A (ja) * 2008-08-28 2010-03-11 Nec Electronics Corp 半導体集積回路の遅延テスト回路
JP5292243B2 (ja) * 2009-09-28 2013-09-18 株式会社日立製作所 半導体集積回路
TWI440310B (zh) * 2011-08-09 2014-06-01 Univ Nat Chiao Tung 時間至數位轉換器及數位控制時脈產生器及全數位時脈產生器
JP2022117853A (ja) * 2021-02-01 2022-08-12 パナソニックＩｐマネジメント株式会社 診断回路、電子デバイス及び診断方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5216301A (en) * 1991-12-20 1993-06-01 Artisoft, Inc. Digital self-calibrating delay line and frequency multiplier
US5180937A (en) * 1992-02-28 1993-01-19 Lsi Logic Corporation Delay compensator and monitor circuit having timing generator and sequencer
DE69327612T2 (de) * 1992-05-08 2000-08-31 Nat Semiconductor Corp Schaltung und Verfahren zur Generierung eines stabilen Taktsignals mit Frequenzvervielfachung
US5349612A (en) * 1992-06-19 1994-09-20 Advanced Micro Devices, Inc. Digital serializer and time delay regulator
US5389843A (en) * 1992-08-28 1995-02-14 Tektronix, Inc. Simplified structure for programmable delays
US5374860A (en) * 1993-01-15 1994-12-20 National Semiconductor Corporation Multi-tap digital delay line
US5430394A (en) * 1994-03-11 1995-07-04 Advanced Micro Devices, Inc. Configuration and method for testing a delay chain within a microprocessor clock generator

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007532080A (ja) * 2004-04-05 2007-11-08 マイクロン テクノロジー，インコーポレイテッド 遅延線同期装置および方法
KR100714874B1 (ko) * 2005-09-27 2007-05-07 삼성전자주식회사 딜레이 스텝이 조절되는 딜레이 라인 회로 및 이를 위한딜레이 셀
JP2008008720A (ja) * 2006-06-28 2008-01-17 Fujitsu Ltd 故障検出方法、試験回路及び半導体装置
US10026502B2 (en) 2015-08-19 2018-07-17 Fujitsu Limited Method and memory controller

Also Published As

Publication number Publication date
US5570294A (en) 1996-10-29
EP0671633A3 (en) 1996-08-21
EP0671633A2 (en) 1995-09-13

Similar Documents

Publication Publication Date Title
JPH088699A (ja) 可変制御遅延回路および遅延チェーンをテストするための方法
US5430394A (en) Configuration and method for testing a delay chain within a microprocessor clock generator
US7194669B2 (en) Method and circuit for at-speed testing of scan circuits
US5682390A (en) Pattern generator in semiconductor test system
US5878055A (en) Method and apparatus for verifying a single phase clocking system including testing for latch early mode
TWI420818B (zh) 避免在相位內插電路中時鐘切換造成脈衝的方法及裝置
EP1295134A2 (en) Method and apparatus for adjusting the phase of input/output circuitry
JP4113447B2 (ja) ジッタ付加回路及び方法並びにパルス列生成回路及び方法
TWI289004B (en) A method and apparatus for precise signal interpolation
JPH11502929A (ja) 高いデータ速度で動作している自動試験装置のためのタイミング発生器
WO2000065364A1 (fr) Ci a semi-conducteur et son procede d'elaboration
JP2002289776A (ja) 半導体装置
US20060197566A1 (en) DLL circuit for providing an output signal with a desired phase shift
JP5186485B2 (ja) 試験装置
US9298572B2 (en) Built-in self test (BIST) with clock control
JP3278153B2 (ja) 試験回路及び方法
US6701280B2 (en) System and method to provide measurement capabilities for both single-ended and differential signals with software switching
JP5136043B2 (ja) 論理回路および記録媒体
US5894081A (en) Method and apparatus for adjusting output signals from a semiconductor device to fulfill a timing specification
US20100033189A1 (en) Semiconductor integrated circuit and test method using the same
US7183829B2 (en) Semiconductor device including a plurality of circuit blocks provided on a chip and having different functions
US20060150047A1 (en) Apparatus and method for generating a high-frequency signal
JP2007518976A (ja) 遅延故障テスト回路および関連方法
JPH08179009A (ja) テスト回路
US7495428B2 (en) Pulse generator, timing generator, and pulse width adjusting method

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20020604