JPH088211A - シリサイドパターンの形成方法 - Google Patents

シリサイドパターンの形成方法

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JPH088211A
JPH088211A JP16635694A JP16635694A JPH088211A JP H088211 A JPH088211 A JP H088211A JP 16635694 A JP16635694 A JP 16635694A JP 16635694 A JP16635694 A JP 16635694A JP H088211 A JPH088211 A JP H088211A
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JP
Japan
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silicide
wafer
film
silicon
metal film
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JP16635694A
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Atsushi Suenaga
淳 末永
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Sony Corp
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Sony Corp
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Abstract

(57)【要約】 【目的】 サリサイドプロセスによってパターンの線幅
に依存することなく低抵抗のシリサイドパターンを形成
する方法を提供する。 【構成】 第1工程では、ポリシリコンからなるゲート
電極14及びシリコン基板中に形成さた拡散層16a,
16bの表面が露出するウエハ10の上面に、シリコン
膜2を介して所定膜厚Tの金属膜3を成膜する。第2工
程では、シリコン膜2が完全にシリサイド化しさらにゲ
ート電極14及び拡散層16a,16bの表面層がシリ
サイド化するまでウエハ10の熱処理を行う。第3工程
では、選択的エッチングによってウエハ10上の金属膜
3を除去する。第4工程では、熱処理によってシリサイ
ド4を低抵抗のシリサイド5に相転移させる。第5工程
では、シリサイド5を全面エッチバックし、ゲート電極
14及び拡散層16a,16b上にシリサイド5からな
るシリサイドパターン6を形成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、シリサイドパターンの
形成方法に関し、特には半導体装置の製造工程において
導電層となるシリサイドパターンをサリサイドプロセス
によって形成する場合のシリサイドパターンの形成方法
に関する。
【0002】
【従来の技術】半導体装置の製造工程では、例えば図3
(1)に示すように構成されたウエハ30上に高融点金
属のシリサイドからなる電極及び配線等の導電層を形成
する場合には、以下に示すサリサイド(Salicide:Self
Aligned Siliside) プロセスによって自己整合的にシリ
サイドパターンを形成している。上記ウエハ30は、単
結晶シリコンからなる基板31表面にフィールド酸化膜
32が形成されている。フィールド酸化膜32で分離さ
れた基板31上にはゲート酸化膜33を介して多結晶シ
リコンからなるゲート電極34が形成されている。ゲー
ト電極34の側壁には酸化膜からなるサイドウォール3
5が形成されている。サイドウォール35下方からその
側方側の基板31の表面側には、ソース及びドレインの
拡散層36a,36bが形成されている。
【0003】上記構成のウエハ30において、ゲート電
極34上と拡散層36a,36b上とに配線になるシリ
サイドパターンを形成する場合には、先ず、ウエハ30
の上面に高融点金属の金属膜37を成膜する。次に、図
3(2)に示すように、ウエハ30の熱処理を行い、金
属膜37とゲート電極34及び拡散層36a,36bを
構成するシリコンとをその界面で反応させる。これによ
って、ゲート電極34及び拡散層36a,36bの上面
にシリサイド38を形成する。その後、図3(3)に示
すように、選択的エッチングによって、フィールド酸化
膜32及びサイドウォール35上に未反応のまま残った
金属膜(37)を除去する。次いで、図3(4)に示す
ように、ウエハ30の熱処理を行い、上記シリサイド
(38)を相転移させる。これによって、ゲート電極3
4及び拡散層36a,36bの上面に低抵抗のシリサイ
ドパターン39を形成する。
【0004】
【発明が解決しようとする課題】しかし、上記シリサイ
ドパターンの形成方法には、以下のような課題があっ
た。すなわち、上記サリサイドプロセスによって形成さ
れるシリサイドパターンは、所定の線幅以下の領域では
シート抵抗が線幅に依存して高くなることが知られてい
る。例えば、配線材料として多用されているチタン(T
i)シリサイドでは、線幅が5μm以下の領域で上記シ
ート抵抗の線幅依存性が生じる。そして、線幅が0.3
μm以下になると、シリサイドパターンのシート抵抗は
相転移前のシリサイドと同じ値にまで上昇する。上記T
iシリサイドでは、シリサイドパターンの線幅が狭くな
ると高抵抗のTiシリサイドが低抵抗のTiシリサイド
に相転移し難くなる。また、線幅が狭くなると相転移の
際に生じる凝集によって断線が発生し易くなる。そし
て、これらの要因によって、シート抵抗が線幅に依存し
て高くなると考えられている。
【0005】近年、半導体装置の高集積化に伴い、素子
構造の微細化が進展している。このため、ウエハ上に形
成される配線,電極等の導電層はその線幅が細くなる傾
向にある。したがって、上記サリサイドプロセスによる
自己整合的なシリサイドパターンの形成は、配線の微細
化を進める上で必要不可欠な技術である。しかし、上記
のように線幅の細線化に伴ってシート抵抗が上昇する現
象が発生する場合、上記サリサイドプロセスを微細化プ
ロセスに適用するには限界がある。
【0006】そこで、本発明は、サリサイドプロセスに
よってウエハ上にシリサイドパターンを形成する際に、
パターンの線幅に依存することなく低抵抗のシリサイド
パターンを形成する方法を提供することを目的とする。
【0007】
【課題を解決するための手段】上記目的を達成するため
の本発明は、サリサイドプロセスによってウエハ表面の
一部分に露出するシリコン層上に低抵抗のシリサイドパ
ターンを形成する方法であり、以下の手順で行う。先ず
第1工程では、ウエハの上面にシリコン膜を介して金属
膜を成膜する。第2工程では、上記シリコン膜が完全に
シリサイド化しさらに上記シリコン層の表面層がシリサ
イド化するまでウエハの熱処理を行う。第3工程では、
選択的エッチングによって上記ウエハ上に残存する金属
膜を除去する。第4工程では、熱処理によってウエハ上
のシリサイドを相転移させる。第5工程では、エッチン
グによって上記シリサイドを全面エッチバックし、上記
シリコン層上にのみ当該シリサイドを残してシリサイド
パターンを形成する。
【0008】
【作用】上記シリサイドパターンの形成方法では、ウエ
ハ上にシリコン膜を介して金属膜が成膜されるため、第
2工程の熱処理ではウエハ上の全面にシリサイドが形成
される。そして、第4工程ではシリサイドの相転移がウ
エハ上の全面で行われる。このため、形成するシリサイ
ドパターンの線幅に依存することなくシリサイドの相転
移が行われる。また、第2工程では上記シリコン膜が完
全にシリサイド化しさらに上記シリコン層の上方ではシ
リコン層の表面層がシリサイド化するまで熱処理を行う
ことから、ウエハ表面にシリコン層が露出する部分では
その外の部分よりも膜厚の厚いシリサイドが形成され
る。このため、第5工程で上記シリコン層上にのみ当該
シリサイドを残すように上記シリサイドを全面エッチバ
ックすることによって、ウエハ上の全面で相転移した低
抵抗のシリサイドからなるシリサイドパターンが上記シ
リコン層上に形成される。
【0009】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図1(1)に示すように、シリサイドパターンを
形成するウエハ10は、例えば基板11上にMOSトラ
ンジスタを形成してなるものであり、以下のように構成
されている。単結晶シリコンからなる基板11の表面側
には、LOCOS法またはトレンチ法によってフィール
ド酸化膜12が形成されている。フィールド酸化膜12
で分離されている基板11の表面上には、ゲート酸化膜
13が形成されている。ゲート酸化膜13の上面には、
多結晶シリコンまたはアモルファスシリコンからなるゲ
ート電極14が形成されている。ゲート電極14の側壁
には、酸化膜または窒化膜からなるサイドウォール15
が形成されている。サイドウォール15の下方から側方
側にかけての基板11の表面側には、当該基板11中に
不純物を拡散させてなるソース及びドレインの拡散層1
6a,16bが形成されている。上記不純物は、リン,
ヒ素,ホウ素,フッ化ホウ素等であり、基板11に形成
するトランジスタの導電型によって適切な不純物を選択
する。
【0010】上記のように形成されたウエハ10におい
て、その表面にシリコン層が露出する部分であるゲート
電極14及び拡散層16a,16b上に配線になるシリ
サイドパターンを形成する場合には、以下のようにす
る。先ず、第1工程では、例えばCVD法によってウエ
ハ10の上面に多結晶シリコンまたはアモルファスシリ
コンからなるシリコン膜2を形成する。このシリコン膜
2は薄膜とし、例えばCVD法で成膜する場合には膜厚
t=10nm程度に成膜する。
【0011】次に、例えばCVD法またはスパッタ法に
よって、シリコン膜2の上面に膜厚Tの金属膜3を成膜
する。この金属膜3には、チタン(Ti),コバルト
(Co),ニッケル(Ni),プラチナ(Pt),パラ
ジウム(Pd)等の高融点金属を用いる。金属膜3の膜
厚Tは、上記シリコン膜2と金属膜3との接触面でシリ
サイドを成長させた場合に、上記シリコン膜2の全てが
金属膜3と反応してシリサイド化しかつウエハ10表面
に露出するシリコンの表面層が当該金属膜3と反応して
シリサイド化するような膜厚とする。
【0012】上記金属膜3の膜厚Tは、シリコン膜2と
各金属からなる金属膜3とのシリサイド化反応に要する
膜厚比から、上記の要件を満たすような適切な値に設定
する。例えば、金属膜3としてTiを用いた場合には、
上記膜厚比はTi/Si=2.3になる。この値から、
膜厚t=10nmのシリコン膜2に対して金属膜3の膜
厚T=30〜40nm以上に設定する。また、金属膜3
としてCoを用いた場合には、上記膜厚比はCo/Si
=3.6になる。この値から、膜厚t=10nmのシリ
コン膜2に対して金属膜3の膜厚T=10〜20nm以
上に設定する。
【0013】次に、図1(2)に示す第2工程では、ウ
エハ10の第1回目の熱処理を行い、ウエハ10上でシ
リサイド4を成長させる。ここでは、シリコン膜2を金
属膜3によって完全にシリサイド化し、さらにゲート電
極14と拡散層16a,16bとの表面層を金属膜3に
よってシリサイド化する。そして、ゲート電極14と拡
散層16a,16bとの上方でシリサイド4を所定膜厚
まで成長させる。ここでは、ゲート電極14と拡散層1
6a,16bとの上方の金属膜3が完全にシリサイド化
されるまで熱処理を行う。上記熱処理の条件は、例え
ば,窒素またはアルゴンの雰囲気中にウエハ10を保
ち、600〜700℃の温度で30秒程度の熱処理を行
う。加熱は、RTA(Rapid Thermal Anneal) ,FA(F
urnace Anneal)等によって行う。
【0014】この工程では、ゲート電極14と拡散層1
6a,16bとの上方の金属膜(3)は完全にシリサイ
ド化される。一方、フィールド酸化膜12及びサイドウ
ォール15上の金属膜3は、上記シリコン膜2が完全に
シリサイド化した時点で停止する。このため、上記第1
工程で成膜した金属膜3が膜厚T=30nmのTiであ
る場合には、膜厚T1=25nmの金属膜3がフィール
ド酸化膜12及びサイドウォール15の上方に未反応の
まま残る。また、金属膜3が膜厚T=10nmのCoで
ある場合には、膜厚T1=7nmの金属膜3がフィール
ド酸化膜12及びサイドウォール15の上方に未反応の
まま残る。
【0015】その後、図1(3)に示す第3工程では、
ウエハ10上に残存する金属膜(3)をウェットまたは
ドライエッチングによって選択的に除去する。ここで
は、例えば、硫酸−過酸化水素水またはアンモニア−過
酸化水素水溶液を用いたウェットエッチングによって、
金属膜(3)を選択的に除去する。
【0016】次いで、図1(4)に示す第4工程では、
ウエハ10の第2回目の熱処理を行い、シリサイド
(4)を低抵抗のシリサイド5に相転移させる。ここで
は、例えば,窒素またはアルゴンの雰囲気中にウエハ1
0を保ち、800〜900℃の温度で10秒程度の熱処
理を行う。加熱は、上記第1回目の熱処理と同様のPT
A,FA等の方法で行う。
【0017】次に、図1(5)に示す第5工程では、異
方性エッチングによってシリサイド5を全面エッチバッ
クする。このエッチバックは、フィールド酸化12及び
サイドウォール15上からシリサイド5が除去されかつ
ゲート電極14及び拡散層16a,16b上にのみシリ
サイド5が残るまで行う。上記異方性エッチングの一例
を以下に示す。エッチングガスとしては、例えば塩素ガ
ス(Cl2 )またはCl2 と臭化水素ガス(HBr)と
の混合ガスを用いる。上記のガスを用いた場合のエッチ
ング条件は、Cl2 流量:25sccmまたはCl2 /
HBr流量:10/15sccm,ガス圧力:3mTo
rr,RFパワー:5Wに設定する。これによって、ゲ
ート電極14及び拡散層16a,16b上にシリサイド
5からなるシリサイドパターン6を形成する。
【0018】上記シリサイドパターンの形成方法では、
第1工程でウエハ10上にシリコン膜2を介して金属膜
3が成膜されるため、第2工程の熱処理ではウエハ10
上の全面にシリサイド4が形成される。そして、第4工
程ではウエハ10上の全面でシリサイド4の相転移が行
われる。このため、この工程では、ウエハ10上に形成
するシリサイドパターン6の線幅に依存することなくシ
ート抵抗数十Ω/□のシリサイド4からシート抵抗数Ω
/□のシリサイド5への相転移が行われる。また、第2
工程ではウエハ10表面に露出するゲート電極14及び
拡散層16a,16bを構成するシリコン層の表面層が
シリサイド化するまで熱処理が行われる。このことか
ら、シリサイド4の膜厚は、フィールド酸化膜12及び
サイドウォール15上よりゲート電極14及び拡散層1
6a,16b上で厚く形成される。このため、第5の工
程でシリサイド5を全面エッチバックすると、ゲート電
極14及び拡散層16a,16b上に低抵抗のシリサイ
ド5からなるシリサイドパターン6が自己整合的に形成
される。
【0019】次に、上記実施例で示したウエハ1におい
て、例えば拡散層16a,16b上にのみシリサイドを
形成したい場合には以下のようにする。先ず、図2
(1)に示すように、ゲート電極14の上面を例えば酸
化膜21で覆う。次に、上記実施例で示したと同様に、
図2(1)〜(5)で示す第1〜第5工程を行う。これ
によって、拡散層16a,16b上にのみシリサイドパ
ターン6が形成される。
【0020】上記実施例では、MOSトランジスタが形
成されたウエハ10上にシリサイドパターンを形成する
場合を例にとって説明を行った。しかし、本発明はこれ
に限定されるものではなく、広くシリコン基板を用いた
デバイスやポリサイド構造の導電層を形成するデバイス
に適用可能である。
【0021】
【発明の効果】以上、説明したように本発明によれば、
ウエハ上にシリコン膜を介して金属膜を成膜しウエハ上
の全面に形成されたシリサイドに対して相転移を行うこ
とによって、シリサイドパターンの線幅に依存すること
なく低抵抗のシリサイドを形成することが可能になる。
また、シリコン層が露出するウエハの表面部分で膜厚の
厚いシリサイドを形成して当該シリサイドを全面エッチ
バックすることによって、ウエハ上の全面で相転移した
低抵抗のシリサイドを上記シリコン層上に自己整合的に
形成することが可能になる。したがって、ウエハ表面の
一部分に露出するシリコン層上に、線幅に依存すること
なく低抵抗のシリサイドパターンを自己整合的に形成す
ることが可能になる。
【図面の簡単な説明】
【図1】実施例を説明する工程図である。
【図2】他の実施例を説明する工程図である。
【図3】従来例を説明する図である。
【符号の説明】
2 シリコン膜 3 金属膜 4,5 シリサイド 6 シリサイドパターン 10 ウエハ 14 ゲート電極(シリコン層) 16a,16b 拡散層(シリコン層) T 膜厚

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 ウエハ表面の一部分に露出するシリコン
    層上に低抵抗のシリサイドパターンを形成する方法であ
    って、 前記ウエハの上面にシリコン膜を成膜し、次いで当該シ
    リコン膜の上面に所定膜厚の金属膜を成膜する第1工程
    と、 前記ウエハの熱処理を行い、前記シリコン膜が前記金属
    膜によって完全にシリサイド化しさらに前記シリコン層
    の表面層が当該金属膜によってシリサイド化するまで当
    該ウエハ上でシリサイドを成長させる第2工程と、 選択的エッチングによって前記ウエハ上に残存する前記
    金属膜を除去する第3工程と、 前記ウエハの熱処理を行い、前記シリサイドを低抵抗の
    シリサイド相に相転移させる第4工程と、 エッチングによって前記シリコン層上にのみ前記シリサ
    イドを残して当該シリサイドを全面エッチバックし、前
    記シリコン層上にシリサイドパターンを形成する第5工
    程とからなることを特徴とするシリサイドパターンの形
    成方法。
JP16635694A 1994-06-23 1994-06-23 シリサイドパターンの形成方法 Pending JPH088211A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1320654C (zh) * 2003-08-29 2007-06-06 台湾积体电路制造股份有限公司 具有多样的金属硅化物的半导体元件及其制造方法

Cited By (1)

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