JPH086850A

JPH086850A - 記憶装置拡張方式

Info

Publication number: JPH086850A
Application number: JP13548094A
Authority: JP
Inventors: Hiroshi Miyamoto; 央宮本; Tsuratoshi Nakano; 連利中野; Mika Umetsu; 美加梅津
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-06-17
Filing date: 1994-06-17
Publication date: 1996-01-12

Abstract

(57)【要約】【目的】情報処理システムにおいて、処理装置の端子
数の増加を極力削減し、且つ新規開発を不要とする記憶
装置拡張方式を実現することを目的とする。【構成】同一の記憶容量を有する基本メモリ（２００
_B）と一以上の拡張メモリ（２００_E）とを具備する情
報処理システムにおいて、アドレスおよびデータを転送
するアドレス・データバス（４）を各基本メモリおよび
拡張メモリに共通に設け、各基本メモリおよび拡張メモ
リに個別の制御信号を転送する制御バス（５）を個別に
設け、また共通のアドレス・データバスおよび個別の制
御バスを経由して、アクセスを制御するアクセス制御手
段（１０１）と、基本メモリおよび拡張メモリの初期化
処理を制御する初期化手段（１０２）と、二重化基本メ
モリおよび拡張メモリ間の複写処理を制御する競合手段
（４００）とを設ける様に構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理システムにお
ける記憶装置拡張方式に関し、特に処理装置と、基本メ
モリと、前記基本メモリと同一の記憶容量を有する一乃
至複数の拡張メモリとを有する情報処理システムにおけ
る記憶装置拡張方式に関する。

【０００２】

【従来の技術】図５は本発明の対象となる情報処理シス
テムの一例を示す図であり、図６は従来ある記憶装置拡
張方式（その一）の一例を示す図であり、図７は従来あ
る記憶装置拡張方式（その二）の一例を示す図である。

【０００３】図５に示される情報処理システムは、それ
ぞれ二重化された処理装置（ＣＰＵ）（１）、主記憶装
置（ＭＭ）（２）および記憶複写制御装置（ＭＸＣ）
（３）を具備し、一方の処理装置（ＣＰＵ）（１₀）、
主記憶装置（ＭＭ）（２₀）および記憶複写制御装置
（ＭＸＣ）（３₀）が０系を、他方の処理装置（ＣＰ
Ｕ）（１₁）、主記憶装置（ＭＭ）（２₁）および記憶
複写制御装置（ＭＸＣ）（３ ₁）が１系をそれぞれ構成
している。

【０００４】各処理装置（ＣＰＵ）（１）内には、それ
ぞれプロセッサ（ＭＰＵ）（１１）と、それぞれ自系内
の主記憶装置（ＭＭ）（２）に対するアクセスを制御す
るメモリ・アクセス制御部（ＭＡＣ）（１２）とが設け
られている。

【０００５】メモリ・アクセス制御部（ＭＡＣ）（１
２）は、自系の主記憶装置（ＭＭ）（２）にアクセスす
る為のアドレスおよびデータを転送するアドレス・デー
タバス（４）と、主記憶装置（ＭＭ）（２）に対するア
クセスを制御する制御信号を転送する制御バス（５）と
により、自系の主記憶装置（ＭＭ）（２）に接続されて
いる。

【０００６】記憶複写制御装置（ＭＸＣ）（３）は、自
系内の処理装置（ＣＰＵ）（１）からの指示に基づき、
自系内の主記憶装置（ＭＭ）（２）の記憶内容を、自系
のアドレス・データバス（４₀）を経由して他系内の記
憶複写制御装置（ＭＸＣ）（３）に転送し、他系内の記
憶複写制御装置（ＭＸＣ）（３）が、転送された主記憶
装置（ＭＭ）（２）内の記憶内容を、他系のアドレス・
データバス（４）を経由して他系内の主記憶装置（Ｍ
Ｍ）（２）に複写する。

【０００７】この様な主記憶装置（ＭＭ）（２）の記憶
容量を拡張する場合に、従来は、それぞれ図６および図
７に示される二種類の拡張方式が使用されている。図６
に示される記憶装置拡張方式（その一）においては、そ
れぞれ従来から設けられている主記憶装置（ＭＭ）
（２）〔拡張主記憶装置（ＭＭ_E）（２_E）に対応して
基本主記憶装置（ＭＭ_B）（２_B）と称する〕と同一の
記憶容量を有する拡張主記憶装置（ＭＭ_E）（２_E）を
増設し、各基本主記憶装置（ＭＭ_B）（２_B）および拡
張主記憶装置（ＭＭ_E）（２_E）に対応して、各処理装
置（ＣＰＵ）（１）内に基本メモリ・アクセス制御部
（ＭＡＣ_B）（１２_B）および拡張メモリ・アクセス制
御部（ＭＡＣ_E）（１２_E）を設け、また基本記憶複写
制御装置（ＭＸＣ_B）（３_B）および拡張記憶複写制御
装置（ＭＸＣ_E）（３_E）を、それぞれ各基本主記憶装
置（ＭＭ_B）（２_B）および各拡張主記憶装置（Ｍ
Ｍ _E）（２_E）に併設する。

【０００８】各基本メモリ・アクセス制御部（ＭＡ
Ｃ_B）（１２_B）および拡張メモリ・アクセス制御部
（ＭＡＣ_E）（１２_E）は、それぞれ対応する基本主記
憶装置（ＭＭ_B）（２_B）または拡張主記憶装置（ＭＭ
_E）（２_E）に対するアクセスを制御し、また各基本記
憶複写制御装置（ＭＸＣ_B）（３_B）および拡張記憶複
写制御装置（ＭＸＣ_E）（３_E）も、それぞれ対応する
基本主記憶装置（ＭＭ_B）（２_B）または拡張主記憶装
置（ＭＭ_E）（２_E）に対する複写処理を実行する。

【０００９】従って、拡張メモリ・アクセス制御部（Ｍ
ＡＣ_E）（１２_E）および拡張記憶複写制御装置（ＭＸ
Ｃ_E）（３_E）は、それぞれ基本メモリ・アクセス制御
部（ＭＡＣ_B）（１２_B）〔即ち図６に使用されている
メモリ・アクセス制御部（ＭＡＣ）（１２）〕、および
基本記憶複写制御装置（ＭＸＣ_B）（３_B）〔即ち図６
に使用されている記憶複写制御装置（ＭＸＣ）（３）〕
を増設すれば良いこととなり、新たなメモリ・アクセス
制御部および記憶複写制御装置を開発する必要は無くな
る。

【００１０】但し拡張メモリ・アクセス制御部（ＭＡＣ
_E）（１２_E）と拡張主記憶装置（ＭＭ_E）（２_E）と
の間には、基本メモリ・アクセス制御部（ＭＡＣ_B）
（１２ _B）と基本主記憶装置（ＭＭ_B）（２_B）との間
に設けられている基本アドレス・データバス（４_B）お
基本制御バス（５_B）と同一の、拡張アドレス・データ
バス（４_E）および拡張制御バス（５_E）を設ける必要
があり、処理装置（ＣＰＵ）（１）の端子も、それぞれ
拡張アドレス・データバス（４_E）の線数だけ増加する
こととなり、処理装置（ＣＰＵ）（１）が端子数に制限
の有る半導体集積回路で構成されている場合には、所要
端子数が許容数を越え、実現が困難となる恐れが有る。

【００１１】一方、図７に示される記憶装置拡張方式
（その二）においては、それぞれ従来から設けられてい
る基本主記憶装置（ＭＭ_B）（２_B）と同一の記憶容量
を有する拡張主記憶装置（ＭＭ_E）（２_E）と、対応す
る拡張主記憶装置（ＭＭ_E）（２_E）とを増設する点
は、前述の記憶装置拡張方式（その一）と同様である
が、処理装置（ＣＰＵ）（１）内には、基本主記憶装置
（ＭＭ_B）（２_B）および拡張主記憶装置（ＭＭ_E）
（２_E）の両方に対するアクセスを可能とするメモリ・
アクセス制御部（ＭＡＣ）（１２）を、基本主記憶装置
（ＭＭ_B）（２_B）のみにアクセスを可能としていた既
存のメモリ・アクセス制御部（ＭＡＣ）（１２）〔即ち
基本メモリ・アクセス制御部（ＭＡＣ_B）（１２_B）〕
の代わりに設ける。

【００１２】新設のメモリ・アクセス制御部（ＭＡＣ）
（１２）は、基本主記憶装置（ＭＭ _B）（２_B）および
拡張主記憶装置（ＭＭ_E）（２_E）に対して共通のアド
レス・データバス（４）および制御バス（５）を有する
こととなる。

【００１３】但し、基本主記憶装置（ＭＭ_B）（２_B）
および拡張主記憶装置（ＭＭ_E）（２_E）の両方にアク
セス可能とする為には、アクセス可能なアドレス空間は
拡大される必要があり、アドレス・データバス（４）も
拡張する必要があるが、前述の記憶装置拡張方式（その
一）に比して線数の増加も僅少で済み、処理装置（ＣＰ
Ｕ）（１₀）の端子数の増加も僅少で済むこととなる
が、新設きメモリ・アクセス制御部（ＭＡＣ）（１２）
は、従来あるメモリ・アクセス制御部（ＭＡＣ）（１
２）と機能が異なる為、新たに開発する必要が生じ、多
大の開発工数と開発期間とを費やす恐れが有る。

【００１４】

【発明が解決しようとする課題】以上の説明から明らか
な如く、従来ある記憶装置拡張方式においては、拡張主
記憶装置（ＭＭ_E）（２_E）に対応して拡張メモリ・ア
クセス制御部（ＭＡＣ_E）（１２_E）およびアドレス・
データバス（４）を増設する記憶装置拡張方式（その
一）を採用すると、処理装置（ＣＰＵ）（１）の端子数
が著しく増加し、実現が困難となる恐れがあり、また基
本主記憶装置（ＭＭ_B）（２_B）および拡張主記憶装置
（ＭＭ_E）（２_E）にアクセス可能なメモリ・アクセス
制御部（ＭＡＣ）（１２）に交換する記憶装置拡張方式
（その二）を採用すると、新たなメモリ・アクセス制御
部（ＭＡＣ）（１２）を開発する為に多大の開発工数と
開発期間とを費やす恐れがあり、やはり実現が困難とな
る問題があった。

【００１５】本発明は、処理装置の所要端子数の増加数
を極力削減可能とし、且つ多大の開発工数および開発期
間を不要とする記憶装置拡張方式を実現することを目的
とする。

【００１６】

【課題を解決するための手段】図１は本発明の原理を示
す図であり、同図(a) は本発明（請求項１）の原理を示
し、同図(b) は本発明（請求項２乃至４）の原理を示
し、同図(c) は本発明（請求項５）の原理を示す。

【００１７】図１において、１００は処理装置、２００
_Bは基本メモリ、２００_Eは拡張メモリ、３００は複写
手段である。なお拡張メモリ（２００_E）は、基本メモ
リ（２００_B）と同一の記憶容量を有する。

【００１８】４は、本発明（請求項１）により処理装置
（１００）と各基本メモリ（２００ _B）および拡張メモ
リ（２００_E）との間に共通に設けられたアドレス・デ
ータバスである。

【００１９】５は、本発明（請求項１）により処理装置
（１００）と各基本メモリ（２００ _B）および拡張メモ
リ（２００_E）との間にそれぞれ独立に設けられた制御
バスである。

【００２０】１０１は、本発明（請求項１）により処理
装置（１００）内に、各基本メモリ（２００_B）および
拡張メモリ（２００_E）に対応して設けられたアクセス
制御手段である。

【００２１】１０２は、本発明（請求項２）により処理
装置（１００）内に設けられた初期化手段である。４０
０は、本発明（請求項５）により、前述の処理装置（１
００）、基本メモリ（２００_B）および各拡張メモリ
（２００_E）を二重化して設け、二重化された基本メモ
リ（２００_B）および各拡張メモリ（２００_E）相互間
で、前記アドレス・データバス（４）を使用して記憶内
容を複写させる複写手段（３００）を、各基本メモリ
（２００_B）および拡張メモリ（２００_E）に対応して
設ける情報処理システムにおいて、各複写手段（３０
０）に共通に設けられた競合手段である。

【００２２】

【作用】アドレス・データバス（４）は、処理装置（１
００）と、基本メモリ（２００ _B）および各拡張メモリ
（２００_E）との間でアドレスおよびデータを転送す
る。

【００２３】制御バス（５）は、各基本メモリ（２００
_B）および拡張メモリ（２００_E）にそれぞれ個別の制
御信号を転送する。アクセス制御手段（１０１）は、ア
ドレスおよびデータは共通のアドレス・データバス
（４）を経由して転送し、個別の制御信号はそれぞれ対
応する制御バス（５）を経由して転送する。

【００２４】初期化手段（１０２）は、基本メモリ（２
００_B）および各拡張メモリ（２００_E）を初期化する
必要が生じた場合に、各アクセス制御手段（１０１）
に、それぞれ対応する基本メモリ（２００_B）または各
拡張メモリ（２００_E）を、共通に設けられたアドレス
・データバス（４）およびそれぞれ個別に設けられた制
御バス（５）を経由して初期化させる。

【００２５】なお初期化手段（１０２）は、各アクセス
制御手段（１０１）を一定間隔を置いて起動し、それぞ
れ対応する基本メモリ（２００_B）または各拡張メモリ
（２００_E）を、共通の前記アドレス・データバス
（４）および個別の制御バス（５）を使用して初期化さ
せ、起動された各一定間隔の間に、アクセス制御手段
（１０１）がそれぞれ対応する基本メモリ（２００_B）
または各拡張メモリ（２００ _E）を初期化終了させるこ
とが考慮される。

【００２６】また初期化手段（１０２）は、各アクセス
制御手段（１０１）を並行して起動し、一つのアクセス
制御手段（１０１）に、各基本メモリ（２００_B）およ
び拡張メモリ（２００_E）をそれぞれ初期化させるアド
レスおよびデータを、共通のアドレス・データバス
（４）を経由して各基本メモリ（２００_B）および拡張
メモリ（２００_E）に転送させ、また各アクセス制御手
段（１０１）に、それぞれ対応する基本メモリ（２００
_B）または各拡張メモリ（２００_E）を初期化させる制
御信号を、それぞれ個別の制御バス（５）を経由してそ
れぞれ対応する基本メモリ（２００_B）または各拡張メ
モリ（２００_E）に転送させ、それぞれ対応する基本メ
モリ（２００_B）または各拡張メモリ（２００_E）を並
行して初期化終了させることが考慮される。

【００２７】競合手段（４００）は、各複写手段（３０
０）が処理装置（１００）からそれぞれ対応する二重化
された基本メモリ（２００_B）または各拡張メモリ（２
００ _E）との間での記憶内容を複写する指示を受信した
場合に、アドレス・データバス（４）の使用要求を出力
させ、予め定められた条件に従って、同時に一つの複写
手段（３００）に対して、アドレス・データバス（４）
の使用を許可する。

【００２８】従って、本発明（請求項１）によれば、処
理装置と、複数の基本メモリおよび拡張メモリとの間
に、共通のアドレス・データバスと、個別の制御バスと
が設けられることとなり、処理装置の所要端子数の増加
を必要最小限に制限可能となり、実現を可能とする。

【００２９】また本発明（請求項２乃至請求項４）によ
れば、処理装置と、各基本メモリおよび拡張メモリとの
間に共通に設けられたアドレス・データバスを用いて、
各基本メモリおよび拡張メモリを初期化可能となる。

【００３０】また本発明（請求項５）によれば、処理装
置、基本メモリおよび拡張メモリが二重化された場合
に、各基本メモリおよび拡張メモリに対応して設けられ
た複写手段が、共通に設けられたアドレス・データバス
を使用してそれぞれ対応する基本メモリまたは拡張メモ
リの記憶内容を複写可能となる。

【００３１】

【実施例】以下、本発明の一実施例を図面により説明す
る。図２は本発明の一実施例による情報処理システムを
示す図であり、図３は図２における信号シーケンスの一
例を示す図であり、図４は図２における記憶装置初期化
処理の一例を示す図である。なお、全図を通じて同一符
号は同一対象物を示す。

【００３２】図２においては、図１における処理装置
（１００）として処理装置（ＣＰＵ）（１）が示され、
また図１における基本メモリ（２００_B）として基本主
記憶装置（ＭＭ_B）（２_B）が示され、また図１におけ
る拡張メモリ（２００_E）として拡張主記憶装置（ＭＭ
_E）（２_E）が示され、また図１における競合手段（４
００）として基本記憶複写制御装置（ＭＸＣ_B）
（３_B）および拡張記憶複写制御装置（ＭＸＣ_E）（３
_E）が示され、また図１におけるアクセス制御手段（１
０１）として基本メモリ・アクセス制御部（ＭＡＣ_B）
（１２_B）および拡張メモリ・アクセス制御部（ＭＡＣ
_E）（１２_E）が示され、また図１における初期化手段
（１０２）としてリセット信号遅延回路（１３）が設け
られ、更に図１における競合手段（４００）としてバス
競合回路（ＢＡ）（６）が設けられている。

【００３３】なお処理装置（ＣＰＵ）（１）、基本主記
憶装置（ＭＭ_B）（２_B）、拡張主記憶装置（ＭＭ_E）
（２_E）および記憶複写制御装置（ＭＸＣ）（３）は、
それぞれ二重化されている。

【００３４】なお図２においては、０系の処理装置（Ｃ
ＰＵ）（１₀）内のプロセッサ（ＭＰＵ）（１１₀）、
基本メモリ・アクセス制御部（ＭＡＣ_B）（１２_B0）、
拡張メモリ・アクセス制御部（ＭＡＣ_E）（１２_E0）お
よびリセット信号遅延回路（１３₀）のみが示され、１
系の処理装置（ＣＰＵ）（１₁）内のプロセッサ（ＭＰ
Ｕ）（１１₁）、基本メモリ・アクセス制御部（ＭＡＣ
_B）（１２_B1）、拡張メモリ・アクセス制御部（ＭＡＣ
_E）（１２_E1）およびリセット信号遅延回路（１３₁）
は省略されている。

【００３５】基本主記憶装置（ＭＭ_B）（２_B0）および
拡張主記憶装置（ＭＭ_E）（２_E0）は、同一の記憶容量
を有し、同一のアドレス（ａ_B）および（ａ_E）を有し
ている。

【００３６】また処理装置（ＣＰＵ）（１₀）内に、基
本主記憶装置（ＭＭ_B）（２_B0）用に設けられている基
本メモリ・アクセス制御部（ＭＡＣ_B）（１２_B0）は、
図５および図６に示される従来ある情報処理システムに
おけるメモリ・アクセス制御部（ＭＡＣ）（１２₀）
〔＝基本メモリ・アクセス制御部（ＭＡＣ_B）（１
２_B0）〕と同一機能を有し、また拡張メモリ・アクセス
制御部（ＭＡＣ_E）（１２_E0）は、基本メモリ・アクセ
ス制御部（ＭＡＣ_B）（１２_B0）と同一機能を有してい
る。

【００３７】基本主記憶装置（ＭＭ_B）（２_B0）および
対応する基本メモリ・アクセス制御部（ＭＡＣ_B）（１
２_B0）は、共通のアドレス・データバス（４₀）と、個
別の基本制御バス（５_B0）とにより接続され、また拡張
主記憶装置（ＭＭ_E）（２_E0）および対応する拡張メモ
リ・アクセス制御部（ＭＡＣ_E）（１２_E0）は、共通の
アドレス・データバス（４₀）と、個別の拡張制御バス
（５_E0）とにより接続されている。

【００３８】なお基本メモリ・アクセス制御部（ＭＡＣ
_B）（１２_B0）および拡張メモリ・アクセス制御部（Ｍ
ＡＣ_E）（１２_E0）に設けられているゲート回路（１４
_B）および（１４_E）は、それぞれ対応する基本メモリ
・アクセス制御部（ＭＡＣ_B）（１２_B0）または拡張メ
モリ・アクセス制御部（ＭＡＣ_E）（１２_E0）から制御
されぬ場合には、遮断状態に設定されている。

【００３９】最初に、本発明（請求項１）の実施例を、
図２および図３を用いて説明する。図２および図３にお
いて、処理装置（ＣＰＵ）（１₀）内のプロセッサ（Ｍ
ＰＵ）（１１₀）が、基本主記憶装置（ＭＭ_B）
（２_B0）の所定アドレス（ａ_B）に所定データ（ｄ_B）
を格納する指示を、基本メモリ・アクセス制御部（ＭＡ
Ｃ _B）（１２_B0）に伝達すると、基本メモリ・アクセス
制御部（ＭＡＣ_B）（１２ _B0）は、アドレス・データバ
ス（４₀）および基本制御バス（５_B0）に対応するゲー
ト回路（１４_B）をそれぞれ導通状態に設定し、格納対
象アドレス（ａ_B）およびデータ（ｄ_B）を、共通のア
ドレス・データバス（４₀）に送出すると共に、基本主
記憶装置（ＭＭ_B）（２_B0）にデータ格納を指示する基
本制御信号（ｃ_B）を送出する。

【００４０】基本主記憶装置（ＭＭ_B）（２_B0）は、基
本メモリ・アクセス制御部（ＭＡＣ _B）（１２_B0）から
基本制御バス（５_B0）を経由して伝達される基本制御信
号（ｃ_B）を受信すると活性化され、基本メモリ・アク
セス制御部（ＭＡＣ_B）（１２_B0）からアドレス・デー
タバス（４₀）を経由して伝達されるアドレス（ａ_B）
およびデータ（ｄ_B）を受信し、指定された格納処理を
実行する。

【００４１】一方拡張主記憶装置（ＭＭ_E）（２_E0）
は、現時点では、拡張メモリ・アクセス制御部（ＭＡＣ
_E）（１２_E0）から拡張制御バス（５_E0）を経由して拡
張制御信号（ｃ_E）を受信していない為、活性化されて
おらず、従ってアドレス・データバス（４₀）を経由し
て伝達されるアドレス（ａ_B）およびデータ（ｄ_B）を
受信せず、格納処理も実行しない。

【００４２】次に、処理装置（ＣＰＵ）（１₀）内のプ
ロセッサ（ＭＰＵ）（１１₀）が、拡張主記憶装置（Ｍ
Ｍ_E）（２_E0）の所定アドレス（ａ_E）に所定データ
（ｄ_E）を格納する指示を、拡張メモリ・アクセス制御
部（ＭＡＣ_E）（１２_E0）に伝達すると、拡張メモリ・
アクセス制御部（ＭＡＣ_E）（１２_E0）は、アドレス・
データバス（４₀）および拡張制御バス（５_E0）に対応
するゲート回路（１４_E）をそれぞれ導通状態に設定
し、格納対象アドレス（ａ_E）およびデータ（ｄ_E）
を、共通のアドレス・データバス（４₀）に送出すると
共に、拡張主記憶装置（ＭＭ_E）（２_E0）にデータ格納
を指示する拡張制御信号（ｃ_E）を送出する。

【００４３】拡張主記憶装置（ＭＭ_E）（２_E0）は、拡
張メモリ・アクセス制御部（ＭＡＣ _E）（１２_E0）から
拡張制御バス（５_E0）を経由して伝達される拡張制御信
号（ｃ_E）を受信すると活性化され、拡張メモリ・アク
セス制御部（ＭＡＣ_E）（１２_E0）からアドレス・デー
タバス（４₀）を経由して伝達されるアドレス（ａ_E）
およびデータ（ｄ_E）を受信し、指定された格納処理を
実行する。

【００４４】一方基本主記憶装置（ＭＭ_B）（２_B0）
は、現時点では、基本メモリ・アクセス制御部（ＭＡＣ
_B）（１２_B0）から基本制御バス（５_B0）を経由して基
本制御信号（ｃ_B）を受信していない為、活性化されて
おらず、従ってアドレス・データバス（４₀）を経由し
て伝達されるアドレス（ａ_E）およびデータ（ｄ_E）を
受信せず、格納処理も実行しない。

【００４５】以上の説明から明らかな如く、本発明（請
求項１）の実施例によれば、処理装置（ＣＰＵ）
（１₀）内に、従来あるメモリ・アクセス制御部（ＭＡ
Ｃ）（１２ ₀）と同一機能の基本メモリ・アクセス制御
部（ＭＡＣ_B）（１２_B0）と拡張メモリ・アクセス制御
部（ＭＡＣ_E）（１２_E0）とを、それぞれ基本主記憶装
置（ＭＭ_B）（２_B0）用と拡張主記憶装置（ＭＭ_E）
（２_E0）用とに設け、基本主記憶装置（ＭＭ_B）
（２_B0）と拡張主記憶装置（ＭＭ_E）（２_E0）とは、共
通のアドレス・データバス（４₀）と、それぞれ個別の
基本制御バス（５_B0）と拡張制御バス（５_E0）とにより
接続されることにより、新たなメモリ・アクセス制御部
を開発すること無く、且つ処理装置（ＣＰＵ）（１₀）
の端子数が拡張制御バス（５_E0）の線数分だけ増加する
に留まることにより、基本メモリ・アクセス制御部（Ｍ
ＡＣ_B）（１２_B0）は基本主記憶装置（ＭＭ_B）
（２_B0）のみにアクセスして指示された格納処理を実行
させ、拡張メモリ・アクセス制御部（ＭＡＣ_E）（１２
_E0）は拡張主記憶装置（ＭＭ_E）（２_E0）のみにアクセ
スして指示された格納処理を実行させることが可能とな
る。

【００４６】次に、本発明（請求項２および３）の実施
例を、図２および図４(a) を用いて説明する。図２およ
び図４(a) において、情報処理システムの０系の電源が
切断および再投入されると、基本主記憶装置（ＭＭ_B）
（２_B0）および拡張主記憶装置（ＭＭ _E）（２_E0）の記
憶内容を初期化する為の初期化入力信号（ＲＳＴ_i）が
処理装置（ＣＰＵ）（１₀）内に発生し、リセット信号
遅延回路（１３₀）に入力される。

【００４７】リセット信号遅延回路（１３₀）は、入力
された初期化入力信号（ＲＳＴ_i）と同期して、基本メ
モリ・アクセス制御部（ＭＡＣ_B）（１２_B0）に基本主
記憶装置（ＭＭ_B）（２_B0）を初期化させる為の基本初
期化信号（ＲＳＴ_B）を生成し、基本メモリ・アクセス
制御部（ＭＡＣ_B）（１２_B0）に入力する。

【００４８】基本メモリ・アクセス制御部（ＭＡＣ_B）
（１２_B0）は、基本初期化信号（ＲＳＴ_B）を受信し終
わると、アドレス・データバス（４₀）および基本制御
バス（５_B0）に対応するゲート回路（１４_B0）をそれぞ
れ導通状態に設定した後、基本主記憶装置（ＭＭ_B）
（２_B0）を初期化する為のアドレス（ａ_IB）およびデー
タ（ｄ_IB）を生成し、アドレス・データバス（４₀）に
送出すると共に、基本主記憶装置（ＭＭ_B）（２_B0）を
初期化する為の基本制御信号（ｃ_IB）を生成し、基本制
御バス（５_B0）に送出する。

【００４９】基本主記憶装置（ＭＭ_B）（２_B0）は、基
本メモリ・アクセス制御部（ＭＡＣ _B）（１２_B0）から
基本制御バス（５_B0）を経由して伝達される初期化用の
基本制御信号（ｃ_IB）を受信すると活性化され、基本メ
モリ・アクセス制御部（ＭＡＣ_B）（１２_B0）からアド
レス・データバス（４₀）を経由して伝達される初期化
用のアドレス（ａ_IB）およびデータ（ｄ_IB）を受信し、
指定された初期化処理を実行する。

【００５０】一方拡張主記憶装置（ＭＭ_E）（２_E0）
は、現時点では、拡張メモリ・アクセス制御部（ＭＡＣ
_E）（１２_E0）から拡張制御バス（５_E0）を経由して初
期化用の拡張制御信号（ｃ_IE）を受信していない為、活
性化されておらず、従ってアドレス・データバス
（４₀）を経由して伝達されるアドレス（ａ_IB）および
データ（ｄ_IB）を受信せず、初期化処理も実行しない。

【００５１】リセット信号遅延回路（１３₀）は、基本
初期化信号（ＲＳＴ_B）を基本メモリ・アクセス制御部
（ＭＡＣ_B）（１２_B0）に入力してから、基本メモリ・
アクセス制御部（ＭＡＣ_B）（１２_B0）が基本主記憶装
置（ＭＭ_B）（２_B0）の初期化処理を実行し終わるに充
分な如く定められた期間経過後に、基本初期化信号（Ｒ
ＳＴ_B）と同様の拡張初期化信号（ＲＳＴ_E）を生成
し、拡張メモリ・アクセス制御部（ＭＡＣ_E）（１
２_E0）に入力する。

【００５２】拡張メモリ・アクセス制御部（ＭＡＣ_E）
（１２_E0）は、拡張初期化信号（ＲＳＴ_E）を受信し終
わると、アドレス・データバス（４₀）および拡張制御
バス（５_E0）に対応するゲート回路（１４_E0）をそれぞ
れ導通状態に設定した後、拡張主記憶装置（ＭＭ_E）
（２_E0）を初期化する為のアドレス（ａ_IE）およびデー
タ（ｄ_IE）を生成し、アドレス・データバス（４₀）に
送出すると共に、拡張主記憶装置（ＭＭ_E）（２_E0）を
初期化する為の拡張制御信号（ｃ_IE）を生成し、拡張制
御バス（５_E0）に送出する。

【００５３】拡張主記憶装置（ＭＭ_E）（２_E0）は、拡
張メモリ・アクセス制御部（ＭＡＣ _E）（１２_E0）から
拡張制御バス（５_E0）を経由して伝達される初期化用の
拡張制御信号（ｃ_IE）を受信すると活性化され、拡張メ
モリ・アクセス制御部（ＭＡＣ_E）（１２_E0）からアド
レス・データバス（４₀）を経由して伝達される初期化
用のアドレス（ａ_IE）およびデータ（ｄ_IE）を受信し、
指定された初期化処理を実行する。

【００５４】一方基本主記憶装置（ＭＭ_B）（２_B0）
は、現時点では、基本メモリ・アクセス制御部（ＭＡＣ
_B）（１２_B0）から基本制御バス（５_B0）を経由して初
期化用の基本制御信号（ｃ_IB）を受信していない為、活
性化されておらず、従ってアドレス・データバス
（４₀）を経由して伝達されるアドレス（ａ_IE）および
データ（ｄ_IE）を受信せず、既に初期化処理を終了した
状態で、拡張主記憶装置（ＭＭ _E）（２_E0）の初期化処
理の終了を待機する。

【００５５】基本主記憶装置（ＭＭ_B）（２_B0）に続い
て拡張主記憶装置（ＭＭ_E）（２_E0）の初期化処理が終
了すると、処理装置（ＣＰＵ）（１₀）は所要の処理を
開始する。

【００５６】基本主記憶装置（ＭＭ_B）（２_B0）および
拡張主記憶装置（ＭＭ_E）（２_E0）の初期化処理が終了
すると、処理装置（ＣＰＵ）（１₀）は所要の処理を開
始する。

【００５７】以上の説明から明らかな如く、本発明（請
求項２および３）の実施例によれば、初期化入力信号
（ＲＳＴ_i）を受信したリセット信号遅延回路（１
３₀）が、所定の期間を置いて基本メモリ・アクセス制
御部（ＭＡＣ_B）（１２_B0）および拡張メモリ・アクセ
ス制御部（ＭＡＣ_E）（１２_E0）に、順次基本初期化信
号（ＲＳＴ_B）および拡張初期化信号（ＲＳＴ_E）を伝
達することにより、基本メモリ・アクセス制御部（ＭＡ
Ｃ_B）（１２_B0）および拡張メモリ・アクセス制御部
（ＭＡＣ_E）（１２_E0）が共通に設けられたアドレス・
データバス（４₀）を順次使用して、それぞれ対応する
基本主記憶装置（ＭＭ_B）（２_B0）および拡張主記憶装
置（ＭＭ_E）（２_E0）の初期化処理を実行可能となる。
次に、本発明（請求項２および４）の実施例を、図２お
よび図４(b) を用いて説明する。

【００５８】図２および図４(b) において、情報処理シ
ステムの０系の電源が切断および再投入されると、基本
主記憶装置（ＭＭ_B）（２_B0）および拡張主記憶装置
（ＭＭ _E）（２_E0）の記憶内容を初期化する為の初期化
入力信号（ＲＳＴ_i）が処理装置（ＣＰＵ）（１₀）内
に発生し、リセット信号遅延回路（１３₀）に入力され
る。

【００５９】リセット信号遅延回路（１３₀）は、入力
された初期化入力信号（ＲＳＴ_i）と同期して、基本メ
モリ・アクセス制御部（ＭＡＣ_B）（１２_B0）に基本主
記憶装置（ＭＭ_B）（２_B0）を初期化させる為の基本初
期化信号（ＲＳＴ_B）と、拡張メモリ・アクセス制御部
（ＭＡＣ_E）（１２_E0）に拡張主記憶装置（ＭＭ_E）
（２_E0）を初期化させる為の拡張初期化信号（ＲＳ
Ｔ_E）とを生成し、それぞれ基本メモリ・アクセス制御
部（ＭＡＣ_B）（１２_B0）および拡張メモリ・アクセス
制御部（ＭＡＣ_E）（１２_E0）に入力する。

【００６０】基本メモリ・アクセス制御部（ＭＡＣ_B）
（１２_B0）は、基本初期化信号（ＲＳＴ_B）を受信し終
わると、アドレス・データバス（４₀）および基本制御
バス（５_B0）に対応するゲート回路（１４_B0）を導通状
態に設定した後、基本主記憶装置（ＭＭ_B）（２_B0）を
初期化する為のアドレス（ａ_IB）およびデータ（ｄ_IB）
を生成し、アドレス・データバス（４₀）に送出すると
共に、基本主記憶装置（ＭＭ_B）（２_B0）を初期化する
為の基本制御信号（ｃ_IB）を生成し、基本制御バス（５
_B0）に送出する。

【００６１】基本主記憶装置（ＭＭ_B）（２_B0）は、基
本メモリ・アクセス制御部（ＭＡＣ _B）（１２_B0）から
基本制御バス（５_B0）を経由して伝達される初期化用の
基本制御信号（ｃ_IB）を受信すると活性化され、基本メ
モリ・アクセス制御部（ＭＡＣ_B）（１２_B0）からアド
レス・データバス（４₀）を経由して伝達される初期化
用のアドレス（ａ_IB）およびデータ（ｄ_IB）を受信し、
指定された初期化処理を実行する。

【００６２】一方拡張メモリ・アクセス制御部（ＭＡＣ
_E）（１２_E0）は、拡張初期化信号（ＲＳＴ_E）を受信
し終わると、拡張制御バス（５_E0）に対応するゲート回
路（１４_E0）のみを導通状態に設定した後、拡張主記憶
装置（ＭＭ_E）（２_E0）を初期化する為の拡張制御信号
（ｃ_IE）を生成し、拡張制御バス（５_E0）に送出する。

【００６３】拡張主記憶装置（ＭＭ_E）（２_E0）は、拡
張メモリ・アクセス制御部（ＭＡＣ _E）（１２_E0）から
拡張制御バス（５_E0）を経由して伝達される初期化用の
拡張制御信号（ｃ_IE）を受信すると活性化され、同時期
に基本メモリ・アクセス制御部（ＭＡＣ_B）（１２_B0）
からアドレス・データバス（４₀）を経由して伝達され
る初期化用のアドレス（ａ_IB）およびデータ（ｄ_IB）
を、基本主記憶装置（ＭＭ_B）（２_B0）と並行して受信
し、指定された初期化処理を実行する。

【００６４】以上の説明から明らかな如く、本発明（請
求項２および４）の実施例によれば、初期化入力信号
（ＲＳＴ_i）を受信したリセット信号遅延回路（１
３₀）が、同時期に基本メモリ・アクセス制御部（ＭＡ
Ｃ_B）（１２_B0）および拡張メモリ・アクセス制御部
（ＭＡＣ_E）（１２_E0）に、基本初期化信号（ＲＳ
Ｔ_B）および拡張初期化信号（ＲＳＴ_E）を伝達するこ
とにより、基本メモリ・アクセス制御部（ＭＡＣ_B）
（１２_B0）が基本制御バス（５_B0）を経由して基本主記
憶装置（ＭＭ_B）（２_B0）に初期化用の基本制御信号
（ｃ_IB）を伝達し、また拡張メモリ・アクセス制御部
（ＭＡＣ_E）（１２_E0）が拡張制御バス（５_E0）を経由
して拡張主記憶装置（ＭＭ_E）（２_E0）に初期化用の拡
張制御信号（ｃ_IE）を伝達すると共に、基本メモリ・ア
クセス制御部（ＭＡＣ_B）（１２_B0）が共通に設けられ
たアドレス・データバス（４₀）に初期化用のアドレス
（ａ_IB）およびデータ（ｄ_IB）を伝達することにより、
それぞれ対応する基本主記憶装置（ＭＭ_B）（２_B0）お
よび拡張主記憶装置（ＭＭ_E）（２_E0）の初期化処理を
実行可能となる。

【００６５】次に、本発明（請求項５）の実施例を、図
２を用いて説明する。図２において、０系の処理装置
（ＣＰＵ）（１₀）内のプロセッサ（ＭＰＵ）（１
１₀）が、０系の基本主記憶装置（ＭＭ_B）（２_B0）の
記憶内容を１系の基本主記憶装置（ＭＭ_B）（２_B1）に
複写する複写処理の実行指示を、基本記憶複写制御装置
（ＭＸＣ_B）（３_B0）に伝達し、続いて０系の拡張主記
憶装置（ＭＭ _E）（２_E0）の記憶内容を１系の拡張主記
憶装置（ＭＭ_E）（２_E1）に複写する複写処理の実行指
示を拡張記憶複写制御装置（ＭＸＣ_E）（３_E0）に伝達
したとする。

【００６６】基本記憶複写制御装置（ＭＸＣ_B）
（３_B0）は、基本主記憶装置（ＭＭ_B）（２_B0）の記憶
内容を１系の基本主記憶装置（ＭＭ_B）（２_B1）に複写
する複写処理の実行指示を受信すると、バス競合回路
（ＢＡ）（６₀）に、アドレス・データバス（４₀）の
使用権の付与を要求する。

【００６７】一方拡張記憶複写制御装置（ＭＸＣ_E）
（３_E0）も、拡張主記憶装置（ＭＭ_E）（２_E0）の記憶
内容を１系の拡張主記憶装置（ＭＭ_E）（２_E1）に複写
する複写処理の実行指示を受信すると、バス競合回路
（ＢＡ）（６₀）に、アドレス・データバス（４₀）の
使用権の付与を要求する。

【００６８】バス競合回路（ＢＡ）（６₀）は、基本記
憶複写制御装置（ＭＸＣ_B）（３_B0）および拡張記憶複
写制御装置（ＭＸＣ_E）（３_E0）から、アドレス・デー
タバス（４₀）の使用権の付与を要求されると、予め定
められた選択条件〔例えば先着順〕に基づき、同時に唯
一つの記憶複写制御装置（ＭＸＣ）（３₀）〔例えば基
本記憶複写制御装置（ＭＸＣ_B）（３_B0）〕にアドレス
・データバス（４₀）の使用権を付与し、その旨を基本
記憶複写制御装置（ＭＸＣ_B）（３_B0）に通知する。

【００６９】なお拡張記憶複写制御装置（ＭＸＣ_E）
（３_E0）は、バス競合回路（ＢＡ）（６₀）からアドレ
ス・データバス（４₀）の使用権の付与通知を受信する
迄は、アドレス・データバス（４₀）の使用権の付与を
要求し続ける。

【００７０】アドレス・データバス（４₀）の使用権を
付与された基本記憶複写制御装置（ＭＸＣ_B）（３_B0）
は、アドレス・データバス（４₀）を経由して基本主記
憶装置（ＭＭ_B）（２_B0）の記憶内容を順次抽出し、１
系の基本記憶複写制御装置（ＭＸＣ_B）（３_B1）に転送
する。

【００７１】１系の基本記憶複写制御装置（ＭＸＣ_B）
（３_B1）は、０系の基本記憶複写制御装置（ＭＸＣ_B）
（３_B0）から転送された基本主記憶装置（ＭＭ_B）（２
_B0）の記憶内容を、アドレス・データバス（４₁）を経
由して順次基本主記憶装置（ＭＭ_B）（２_B1）に格納す
る。

【００７２】基本記憶複写制御装置（ＭＸＣ_B）
（３_B0）は、０系の基本主記憶装置（ＭＭ _B）（２_B0）
の記憶内容の複写処理を終了すると、バス競合回路（Ｂ
Ａ）（６₀）にアドレス・データバス（４₀）の使用権
の返却を通知すると共に、プロセッサ（ＭＰＵ）（１１
₀）に対して０系の基本主記憶装置（ＭＭ_B）（２_B0）
の記憶内容の複写処理の実行終了を通知する。

【００７３】バス競合回路（ＢＡ）（６₀）は、基本記
憶複写制御装置（ＭＸＣ_B）（３_B0）から、アドレス・
データバス（４₀）の使用権の返却を通知されると、ア
ドレス・データバス（４₀）の使用権を要求中の拡張記
憶複写制御装置（ＭＸＣ_E）（３_E0）にアドレス・デー
タバス（４₀）の使用権を付与し、その旨を拡張記憶複
写制御装置（ＭＸＣ_E）（３_E0）に通知する。

【００７４】アドレス・データバス（４₀）の使用権を
付与された拡張記憶複写制御装置（ＭＸＣ_E）（３_E0）
は、前述と同様に、アドレス・データバス（４₀）を経
由して拡張主記憶装置（ＭＭ_E）（２_E0）の記憶内容を
順次抽出し、１系の拡張記憶複写制御装置（ＭＸＣ_E）
（３_E1）に転送する。

【００７５】１系の拡張記憶複写制御装置（ＭＸＣ_E）
（３_E1）は、０系の拡張記憶複写制御装置（ＭＸＣ_E）
（３_E0）から転送された拡張主記憶装置（ＭＭ_E）（２
_E0）の記憶内容を、アドレス・データバス（４₁）を経
由して順次拡張主記憶装置（ＭＭ_E）（２_E1）に格納す
る。

【００７６】拡張記憶複写制御装置（ＭＸＣ_E）
（３_E0）は、０系の拡張主記憶装置（ＭＭ _E）（２_E0）
の記憶内容の複写処理を終了すると、バス競合回路（Ｂ
Ａ）（６₀）にアドレス・データバス（４₀）の使用権
の返却を通知すると共に、プロセッサ（ＭＰＵ）（１１
₀）に対して０系の拡張主記憶装置（ＭＭ_E）（２_E0）
の記憶内容の複写処理の実行終了を通知する。

【００７７】以上の説明から明らかな如く、本発明（請
求項５）の実施例によれば、基本記憶複写制御装置（Ｍ
ＸＣ_B）（３_B0）および拡張記憶複写制御装置（ＭＸＣ
_E）（３_E0）が、それぞれ０系の基本主記憶装置（ＭＭ
_B）（２_B0）から１系の基本主記憶装置（ＭＭ_B）（２
_B1）への複写処理の実行指示と、０系の拡張主記憶装置
（ＭＭ_E）（２_E0）から１系の拡張主記憶装置（Ｍ
Ｍ_E）（２_E1）への複写処理の実行指示とを並行して受
信した場合にも、バス競合回路（ＢＡ）（６₀）からア
ドレス・データバス（４₀）の使用権を付与された基本
記憶複写制御装置（ＭＸＣ_B）（３_B0）から、順次アド
レス・データバス（４₀）を使用して複写処理を実行す
る為、アドレス・データバス（４₀）を共用した場合に
も、基本主記憶装置（ＭＭ_B）（２_B0）および拡張主記
憶装置（ＭＭ_E）（２_E0）の記憶内容の複写処理が、支
障無く実行可能となる。

【００７８】なお、図２乃至図４はあく迄本発明の一実
施例に過ぎず、例えば処理装置（ＣＰＵ）（１₀）は基
本主記憶装置（ＭＭ_B）（２_B0）および拡張主記憶装置
（ＭＭ_E）（２_E0）に対して格納処理を実行するものに
限定されることは無く、抽出処理を実行することも考慮
されるが、何れの場合にも本発明の効果は変わらない。
また拡張主記憶装置（ＭＭ_E）（２_E）は一組増設され
るものに限定されることは無く、二組以上の拡張主記憶
装置（ＭＭ_E）（２_E）を増設する場合にも、本発明の
効果は変わらない。また本発明の対象となる処理装置
（１００）は、図示される処理装置（ＣＰＵ）（１）に
限定されることは無く、他に幾多の変形が考慮される
が、何れの場合にも本発明の効果は変わらない。更に本
発明の対象となる情報処理システムは、図示されるもの
に限定されぬことは言う迄も無い。

【００７９】

【発明の効果】以上、本発明（請求項１）によれば、処
理装置と、複数の基本メモリおよび拡張メモリとの間
に、共通のアドレス・データバスと、個別の制御バスと
が設けられることとなり、処理装置の所要端子数の増加
を必要最小限に制限可能となり、実現を可能とする。

【００８０】また本発明（請求項２乃至請求項４）によ
れば、処理装置と、各基本メモリおよび拡張メモリとの
間に共通に設けられたアドレス・データバスを用いて、
各基本メモリおよび拡張メモリを初期化可能となる。

【００８１】また本発明（請求項５）によれば、処理装
置、基本メモリおよび拡張メモリが二重化された場合
に、各基本メモリおよび拡張メモリに対応して設けられ
た複写手段が、共通に設けられたアドレス・データバス
を使用してそれぞれ対応する基本メモリまたは拡張メモ
リの記憶内容を複写可能となる。

【図面の簡単な説明】

【図１】本発明の原理を示す図で、同図(a) は本発明
（請求項１）の原理を示し、同図(b) は本発明（請求項
２乃至４）の原理を示し、同図(c) は本発明（請求項
５）の原理を示す

【図２】本発明の一実施例による情報処理システムを
示す図

【図３】図２における信号シーケンスの一例を示す図

【図４】図２における記憶装置初期化処理の一例を示
す図

【図５】本発明の対象となる情報処理システムの一例
を示す図

【図６】従来ある記憶装置拡張方式（その一）の一例
を示す図

【図７】従来ある記憶装置拡張方式（その二）の一例
を示す図

【符号の説明】

１、１００処理装置（ＣＰＵ）２主記憶装置（ＭＭ）２_B 基本主記憶装置（ＭＭ_B）２_E 拡張主記憶装置（ＭＭ_E）３記憶複写制御装置（ＭＸＣ）３_B 基本記憶複写制御装置（ＭＸＣ_B）３_E 拡張記憶複写制御装置（ＭＸＣ_E）４アドレス・データバス４_B 基本アドレス・データバス４_E 拡張アドレス・データバス５制御バス５_B 基本制御バス５_E 拡張制御バス６バス競合回路（ＢＡ）１１プロセッサ（ＭＰＵ）１２メモリ・アクセス制御部（ＭＡＣ）１２_B 基本メモリ・アクセス制御部（ＭＡＣ_B）１２_E 拡張メモリ・アクセス制御部（ＭＡＣ_E）１３リセット信号遅延回路１４_B、１４_E ゲート回路１０１アクセス制御手段１０２初期化手段２００_B 基本メモリ２００_E 拡張メモリ３００複写手段４００競合手段

Claims

【特許請求の範囲】

【請求項１】処理装置（１００）と、基本メモリ（２
００_B）と、該基本メモリ（２００_B）と同一の記憶容
量を有する一乃至複数の拡張メモリ（２００ _E）とを具
備する情報処理システムにおいて、前記処理装置（１００）と、前記基本メモリ（２０
０_B）および前記各拡張メモリ（２００_E）との間に、
アドレスおよびデータを転送するアドレス・データバス
（４）を、前記各基本メモリ（２００_B）および拡張メ
モリ（２００_E）に共通に設け、前記各基本メモリ（２００_B）および拡張メモリ（２０
０_E）にそれぞれ個別の制御信号を転送する制御バス
（５）を、前記各基本メモリ（２００_B）および拡張メ
モリ（２００_E）に対応して個別に設け、前記処理装置（１００）内に、前記アドレスおよびデー
タは共通の前記アドレス・データバス（４）を経由して
転送し、前記個別の制御信号はそれぞれ対応する制御バ
ス（５）を経由して転送するアクセス制御手段（１０
１）を、前記基本メモリ（２００_B）および前記各拡張
メモリ（２００_E）に対応して設けることを特徴とする
記憶装置拡張方式。
【請求項２】処理装置（１００）と、基本メモリ（２
００_B）と、該基本メモリ（２００_B）と同一の記憶容
量を有する一乃至複数の拡張メモリ（２００ _E）とを具
備し、前記処理装置（１００）と、前記基本メモリ（２
００_B）および前記各拡張メモリ（２００_E）との間
に、アドレスおよびデータを転送するアドレス・データ
バス（４）を、前記各基本メモリ（２００_B）および拡
張メモリ（２００_E）に共通に設け、前記各基本メモリ
（２００_B）および拡張メモリ（２００_E）にそれぞれ
個別の制御信号を転送する制御バス（５）を、前記各基
本メモリ（２００_B）および拡張メモリ（２００_E）に
対応して個別に設け、前記処理装置（１００）内に、そ
れぞれ対応する前記基本メモリ（２００_B）または前記
各拡張メモリ（２００_E）に対するアクセスを制御する
アクセス制御手段（１０１）を、前記基本メモリ（２０
０_B）および前記各拡張メモリ（２００_E）に対応して
設ける情報処理システムにおいて、前記処理装置（１００）に、前記基本メモリ（２０
０_B）および前記各拡張メモリ（２００_E）を初期化す
る必要が生じた場合に、前記各アクセス制御手段（１０
１）に、それぞれ対応する前記基本メモリ（２００_B）
または前記各拡張メモリ（２００_E）を、共通に設けら
れた前記アドレス・データバス（４）およびそれぞれ個
別に設けられた制御バス（５）を経由して初期化させる
初期化手段（１０２）を設けることを特徴とする記憶装
置拡張方式。
【請求項３】前記初期化手段（１０２）は、前記各ア
クセス制御手段（１０１）を一定間隔を置いて起動し、
それぞれ対応する前記基本メモリ（２００_B）または前
記各拡張メモリ（２００_E）を、共通の前記アドレス・
データバス（４）および個別の制御バス（５）を使用し
て初期化させ、起動された各一定間隔の間に、前記アク
セス制御手段（１０１）がそれぞれ対応する前記基本メ
モリ（２００_B）または前記各拡張メモリ（２００_E）
を初期化終了させることを特徴とする請求項２記載の記
憶装置拡張方式。
【請求項４】前記初期化手段（１０２）は、前記各ア
クセス制御手段（１０１）を並行して起動し、一つの前
記アクセス制御手段（１０１）に、前記各基本メモリ
（２００_B）および拡張メモリ（２００_E）をそれぞれ
初期化させるアドレスおよびデータを、共通の前記アド
レス・データバス（４）を経由して前記各基本メモリ
（２００_B）および拡張メモリ（２００_E）に転送さ
せ、前記各アクセス制御手段（１０１）に、それぞれ対応す
る前記基本メモリ（２００_B）または前記各拡張メモリ
（２００_E）を初期化させる制御信号を、それぞれ個別
の制御バス（５）を経由してそれぞれ対応する前記基本
メモリ（２００ _B）または前記各拡張メモリ（２０
０_E）に転送させ、それぞれ対応する前記基本メモリ
（２００_B）または前記各拡張メモリ（２００_E）を並
行して初期化終了させることを特徴とする請求項２記載
の記憶装置拡張方式。
【請求項５】それぞれ二重化された処理装置（１０
０）と、基本メモリ（２００_B）と、該基本メモリ（２
００_B）と同一の記憶容量を有する一乃至複数の拡張メ
モリ（２００_E）とを具備し、前記処理装置（１００）
と、前記基本メモリ（２００_B）および前記各拡張メモ
リ（２００_E）との間に、アドレスおよびデータを転送
するアドレス・データバス（４）を、前記各基本メモリ
（２００ _B）および拡張メモリ（２００_E）に共通に設
け、前記各基本メモリ（２００_B）および拡張メモリ
（２００_E）にそれぞれ個別の制御信号を転送する制御
バス（５）を、前記各基本メモリ（２００_B）および拡
張メモリ（２００_E）に対応して個別に設け、前記処理
装置（１００）内に、それぞれ対応する前記基本メモリ
（２００_B）または前記各拡張メモリ（２００_E）に対
するアクセスを制御するアクセス制御手段（１０１）
を、前記基本メモリ（２００_B）および前記各拡張メモ
リ（２００_E）に対応して設け、前記二重化された基本
メモリ（２００_B）および各拡張メモリ（２００_E）相
互間で、前記アドレス・データバス（４）を使用して記
憶内容を複写させる複写手段（３００）を、前記各基本
メモリ（２００_B）および拡張メモリ（２００_E）に対
応して設ける情報処理システムにおいて、前記各複写手段（３００）に共通に、前記各複写手段
（３００）が前記処理装置（１００）からそれぞれ対応
する二重化された前記基本メモリ（２００_B）または前
記各拡張メモリ（２００_E）との間での記憶内容を複写
する指示を受信した場合に、前記アドレス・データバス
（４）の使用要求を出力させ、予め定められた条件に従
って、同時に一つの前記複写手段（３００）に対して、
前記アドレス・データバス（４）の使用を許可する競合
手段（４００）を設けることを特徴とする記憶装置拡張
方式。