JPH0864610A - 電子デバイス製造方法及びこの方法によるバイポーラトランジスタ - Google Patents
電子デバイス製造方法及びこの方法によるバイポーラトランジスタInfo
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 238000000034 method Methods 0.000 title claims description 34
- 239000000463 material Substances 0.000 claims abstract description 36
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 10
- 230000008901 benefit Effects 0.000 description 10
- 238000005530 etching Methods 0.000 description 10
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical group [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 238000013459 approach Methods 0.000 description 8
- 238000001465 metallisation Methods 0.000 description 7
- 238000002161 passivation Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000012545 processing Methods 0.000 description 5
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000001451 molecular beam epitaxy Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 208000012868 Overgrowth Diseases 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 3
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 206010035148 Plague Diseases 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 241000607479 Yersinia pestis Species 0.000 description 2
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 2
- MDPILPRLPQYEEN-UHFFFAOYSA-N aluminium arsenide Chemical group [As]#[Al] MDPILPRLPQYEEN-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000001741 metal-organic molecular beam epitaxy Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/00—Metal treatment
- Y10S148/072—Heterojunctions
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
ス・コレクタキャパシタンスを有する高性能バイポーラ
トランジスタを製造する。 【解決手段】 高ドープサブコレクタ層42の上に選択
エッチング可能材料層44を形成し、選択エッチング可
能材料層44の部分を除去し、次いで、その構造の上に
コレクタ層46、ベース層48、及びエミッタ層50を
成長させる。次いで、高ドープサブコレクタ層42と高
ドープベース層48との間にアンダカット領域を形成す
るように、選択エッチング可能材料層44を除去する。
Description
ラトランジスタ、特に減少ベース・コレクタキャパシタ
ンスを有するトランジスタに関する。
接合バイポーラトランジスタ(以下、HBTと称する)
は、MESFETのような他のデバイスに比較して高パ
ワー密度及び極めて高い遮断周波数のような好ましい特
徴を顕示する。そうであっても、マイクロ波パワー応用
を意図したHBTは、絶えず増大するパワー利得及び効
率を必要とする。周知のように、パワー利得は、ベース
・コレクタクキャパシタンスに逆比例する。それゆえ、
2分の1だけ減少させられたそのベース・コレックタキ
ャパシタンスを有するトランジスタは、パワー利得を約
3dB以上増大し得る。
り組む従来の部分的解決は、ベース・コレクタキャパシ
タンスを減少させるプロセスがしばしば他の寄生インピ
ーダンスの増大を招くゆえに、性能の劣ったトランジス
タを製造する傾向を持っている。例えば、ベース・コレ
クタキャパシタンスを減少させる1つの簡単な方法は、
ベース接点面積を最少化することである。しかしなが
ら、これは、接点面積の増大と共に向上するベース抵抗
と、接点面積の増大と共に劣化する接合キャパシタンス
との間の設計トレードフに係わる。他の過去の努力は、
不純物ベース領域のイオン打込みであった(日本特許第
2−235341号参照)。イオン打込みは、不純物ベ
ース領域内のベース下の層の有効ドーピング密度を減少
させる。この取組では、せいぜい、不純物ベース下のコ
レクタ層が自由キャリヤを空乏させられることを保証す
るに過ぎない。これは、ベースとその下に横たわるサブ
コレクタとの間の実効誘電厚さを増大し、それによって
これらの層間のキャパシタンスを減少させる。イオン打
込みの欠点は、ベース層打込みがベース抵抗の増大を招
くことである。加えて、この技術は、それがデバイス信
頼性を低下させデバイス電流利得の劣化を招くかもしれ
ないので、細心の注意を必要とする。他の問題は、この
手法が零バイアスベース・コレクタキャパシタンスを減
少させるに過ぎないと云うことである。
に接する材料構造内に1つの層を含むことである。この
層は、それが周囲の材料を除去することなく容易に除去
されることを許すような材料の層である。換言すると、
その層は、選択エッチングされると云える。この取組の
例は図1に示されており、ここでトランジスタはモノリ
シック半導体基板20上に製造されるエミッタ・アップ
型である。このトランジスタは、ベース層28及びコレ
クタ28層の上のエミッタメサ30及びエミッタ接点3
2を含む。図示されたトランジスタは、サブコレクタ層
22とコレクタ層26層との間にエッチ層24を含む。
エッチ層は、軽ドープコレクタ層26と高ドープサブコ
レクタ層22との間の界面の面積を減少させる。これ
は、また、総ベース・コレクタ・キャパシタンスを低下
させる効果を有する。この手法に伴う問題は、アンダカ
ットの広さが半導体ウェーハを横断して又はウェーハか
らウェーハへ同じであるように選択エッチングを再生可
能に遂行するのが困難であると云うことである。加え
て、ベース層28とベース接点34を含みかつアンダカ
ット領域の上に片持ちされるレッジ(ledge)が、
後続処理ステップにおいて破損を生じがちである。本発
明は、これらの問題に取り組むことを意図している。
は、その形の1つとして、減少ベース・コレクタキャパ
シタンスを有するバイポーラトランジスタ製造方法を含
む。特定実施例は、高ドープサブコレクタ層の上に選択
エッチング可能材料を形成し、選択エッチング可能材料
の部分を除去し、次いで、その構造の上にコレクタ層、
ベース層、及びエミッタ層を成長させることを含む。次
いで、選択エッチング可能材料は、高ドープサブコレク
タ領域と高ドープベースとの間にアンダカット領域を形
成するように除去されると云える。その構造は、改善さ
れた高周波及び高パワー動作と云う利点を提供する。
参照して説明される。この実施例に使用されると云える
2つの材料構造が表1及び表2に説明されている。
基板40の上に高ドープサブコレクタ層42を形成する
ことである。ここに説明された実施例においては、基板
はGaAsであるが、シリコン(Si)、りん化インジ
ウム(InP)等々ような他の材料上に製造されるトラ
ンジスタも本発明から恩典を受けると云える。ここに説
明された実施例における層は、分子線エピタキシー(以
下、MBEと称する)、有機金属熱分解気相化学成長法
(以下、MOCVDと称する)、又は有機金属分子線エ
ピタキシー(以下、MOMBEと称する)のような普通
の技術を用いて典型的にエピタキシャル的に形成され
る。次いで、エッチ層44が、図2に示されたようにサ
ブコレクタ層42の上に形成される。次いで、基板は、
MBE、MOCVD、又はMOMBE装置から取り出さ
れる。ホトレジスト(図示されていない)がエッチ層4
4の上でパターン化され、かつ後者の除覆(uncov
ered)部分が図3に示されたように除去される。除
覆部分の幅は、仕上がりトランジスタのコレクタアンダ
カットの広さを画定する。アンダカットがエミッタの直
下に横たわるトランジスタのコレクタの高密度電流搬送
領域内へ延びないことが、重要である。したがって、除
覆部分の幅は、(後のプロセスステップにおいて形成さ
れる)エミッタの位置及び境界によって全体的に画定さ
れる高密度電流搬送領域のエッジを超えて約0.25μ
m延びるように典型的に選択される。
コレクタ層46が、エッチ層44の部分の除去によって
跡に残されたくぼみを充填しかつまたトランジスタのコ
レクタを形成するように、MBE、MOCVD、又はM
OMBEによって成長させられる。このくぼみは、層4
2上ばかりでなく層44の垂直側壁上の成長によっても
充填される。層46は、約0.5μmの成長の後に本質
的にプレーナである。層44の垂直側壁と層46との間
及び層42と層46との間の界面の品質は、トランジス
タの性能にとって重要である。同時係属米国特許出願第
08/056,004号に説明されているように、過成
長(overgrowth)界面の品質は、基板40の
結晶配向に依存することが判明している。(0.5゜の
許容誤差内で)(100)の精確配向を持つ基板の使用
は、エピタキシャル過成長中に形成される得る及びその
構造上にその後成長させられる層の品質に悪影響するレ
ッジを回避する。コレクタ層46が成長させられた後、
ベース層48、エミッタ層50、バッファ層52、及び
エミッタ接点層54が、従来の仕方で形成されると云え
る。
エミッタ接点層54上に、TiPtAu、AuGeNi
等々のような合金のエミッタ接点メタライゼーション5
6を堆積することによって形成される。このエミッタ接
点メタライセージョンは、典型的に、幅約2.5μmで
ある。次いで、エミッタメタライゼージョン56によっ
て覆われない層54、52、及び50の部分が除去され
る。次いで、またTiPtAu、AuGeNiの、又は
このような合金に類似のもののベース接点メタライゼー
ション58が、ベース層48上に形成される。
れたように、エミッタメサ及びベース接点メタライゼー
ション58上でパターン化される。次いで、コレクタ層
46及びエッチ層44がホトレジストによって覆われな
いエリヤから除去される。これによりエッチ層44の端
部が露出される。
44が除去される。もしエッチ層44がAlAs(又は
約40%より大きいアルミニウム含有量を持つAlGa
As)ならば、ふっ化水素酸(HF)のような化学物質
が、この実施例ではGaAsから作られている層48、
46、又は42に影響することなく、エッチ層44を除
去するために使用され得る。注意すべきは、AlAsは
空気に晒されるとき容易に酸化する傾向があると云うこ
とである。したがって、GaAsのような、他の材料の
薄層が図2の層44の上に成長させられることがある。
これは、図3に示されたエッチングステップのためにウ
ェーハが成長チャンバから取り出されるときAlAsが
酸化するのを一般に防止する。AlAsの代替として、
AlGaAsがエッチ層として使用されることがある。
もしアルミニウム含有量が約40%より大きいならば、
AlGaAsとGaAsとの間のエッチング上の選択性
が許容可能である。AlGaAsは、大気に晒されると
き容易に酸化しないと云う特典を有する。もしGaIn
Pのような材料がエッチ層44に使用されるならば、塩
酸(HCl)、又は容積でHClが1に対してH3 PO
4 が3の比率にある塩酸とりん酸の化合物(HCl+H
3 PO4 )のような化学物質が、GaAsからなる周囲
層に影響することなく、エッチ層を除去するために使用
され得る。
がす必要がなく、かつコレクタ層自体が除去される先行
技術におけるようにベースメサのエッジを覆うためにホ
トレジストを再応用する必要がないと云うことである。
日本特許第3−108339号参照。加えて、アンダカ
ットの広さは、図3に示されたエッチ層44の初期エッ
チングパターンによって予め決定される。これが、コレ
クタ層のアンダカットを創生するためにタイミング調整
されたエッチングに依存する図1に示された先行技術で
の取組を悩ましているプロセス変動性を除去する。
パッシベーション誘電体層60の堆積であり、その目的
はアンダカット領域の上に片持ちされるメサレッジの崩
壊を防止することである。図9に示されたコレクタ金属
リフトオフのような、後続処理ステップにおいて、この
レッジは、それを破壊するおそれのある力に晒される。
薄い誘電体層60の引張り応力は、このレッジがリフト
オフプロセス中に出合う下向きの力に屈服するのを防止
するのに充分である。この機能に広範多様な材料が適し
ているが、半導体処理において通常容易に利用可能なも
のは窒化シリコン(Si3 N4 )、二酸化シリコン(S
iO2 )、ポリアミド、又は窒化酸化物のような誘電体
である。同様に、この誘電体層の厚さは、厳密でない。
この層は、好適には、約2000Å以上であるが、最小
厚さは実際には保護されるレッジの厚さ及び処理におい
て出合う力に依存する。典型的トランジスタは、1μm
程度の広さのアンダカットと共にこのアンダカットの上
に片持ちされる3000Åのレッジを有する。2000
Åの厚さの窒化物の層がレッジの破損を防止するのに非
常に有効であることが、判明している。
後、パッシベーション誘電体層68が全構造に添加され
得る。このパッシベーション層は、好適には、図10に
示されたようにアンダカット領域を共形的に被覆する。
アンダカット領域内に残された空気の層が、アンダカッ
ト領域が誘電体で以て完全に充填される場合よりもベー
ス層48とサブコレクタ42との間のキャパシタンスを
減少させるように働く。しかしながら、完全に誘電体で
充填されたアンダカット領域であっても、アンダカット
を欠くトランジスタに比較してベース・コレクタキャパ
シタンス上の利点を提供する。
高ドープサブコレクタ層内へ下がるように移らされる。
この実施例に使用されると云える2つの材料構造が表3
及び表4に説明されている。
れている。その構造は、エッチ層83(図12)の部分
の除去に続き残されたくぼみが第1好適実施例において
使用された遥かに軽ドープ層46ではなく、サブコレク
タ層82に使用されたものの程度のドーピング濃度を有
する半導体84で以て充填されると云うことを除いて、
全体的に、第1好適実施例のそれと同じである。加え
て、高ドープ層84は、図13に示されたように層83
内のくぼみの頂上へのみ成長させられる。第1好適実施
例におけるように、コレクタ層86、ベース層88、エ
ミッタ層90、バッファ層92、及び接点層94が、図
14に示されたように、層83及び84の上に従来の仕
方で成長させられる。
においては、サブコレクタ層112は、アンダカット領
域の頂上に一致する高さにまでも成長させられる。この
実施例においては、サブコレクタ層112は、図16に
示されたようにメサを形成するために初期的にエッチン
グされる。次いで、エッチ層113が第1好適実施例に
ついて説明された過成長プロセスを用いて形成される。
その後、コレクタ層116、ベース層118、エミッタ
層120、バッファ層122、及びエミッタ接点層12
4が層112及び113上に従来の仕方で形成されると
云える。この実施例に使用されると云える2つの材料構
造が表5及び表6に説明されている。
15の118)と高ドープサブコレクタ層(図15の1
12)との間の距離dがベース層118とアンダカット
領域の頂上との間の距離d′と等価であると云うことで
ある。これは、ベース層48と高ドープサブコレクタ層
42との間の距離dがベース層48とアンダカット領域
の頂上との間の距離d′より大きい図7の構造と対照的
である。第2、第3実施例の構造は、第1好適実施例の
それより僅かに優るキャパシタンス上の利点を有すると
期待され得る。例えば、C1 がアンダカット領域を欠く
トランジスタのベース・コレクタキャパシタンスであり
かつC2 が第1実施例トランジスタのベース・コレクタ
キャパシタンスであると仮定すると、これら2つの比は
次の関係で与えられる。
サの下のアンダカットの広さ、tはアンダカットの深
さ、dはベース層と高ドープサブコレクタ層との間の距
離、d′はベース層とアンダカット領域との間の距離
(それであるからd′=d−t)、及びεg は誘電率で
ある。図7に示された本発明の第1好適実施例において
は、距離dと距離d′とはアンダカットの深さtだけ異
なる。もしdが1μm、wが4μm、Lが1μm及びt
が0.1μmならば、C2 とC1 の比は0.725であ
る。換言すると、アンダカット構造のキャパシタンス
は、アンダカットを備えない構造のキャパシタンスの7
2.5%に過ぎない。しかしながら、本発明の第2及び
第3実施例におけるように、d′がdと同じならば、C
2 とC1 の比は71.6%に過ぎない。注意すべきは、
ベース・コレクタキャパシタンスは、アンダカット領域
の深さ又は高さによって大いに影響されると云うことで
ある。約1000Åより小さい深さはアンダカットを欠
く構造に優るキャパシタンス上の改善をほとんど生じな
いのに対して、約1.5μmより大きいアンダカット深
さは高周波動作に適した深さを有する構造を生じること
ができる。アンダカット領域の深さがどのようであろう
とも、減少ベース・コレクタキャパシタンスの恩恵はま
た、アンダカット領域を充填する材料に依存する。可能
な低キャパシタンスを提供するために空気のような低誘
電率を有する材料がアンダカットを充填することが、好
適である。しかしながら、アンダカット領域の半導体表
面をSi3 N4又はSiO2 のような誘電体で以てパッ
シベーションすることがしばしば望ましい。好適には、
この誘電体被覆は、アンダカット領域の表面に同形とな
り、かつそのアンダカットの完全な充填を防止するのた
めに充分に薄い。アンダカット内の空気の薄い層であっ
ても、その構造のキャパシタンス上の充分な利点を提供
する。この取組は、図10の窒化物層68によって示さ
れる。
料、好適には、誘電体の薄層が片持ちレッジを支持する
ために使用される。これは、第1好適実施例を参照して
説明された取組に類似しているが、アンダカット特徴を
形成するために使用され得るいくつかの処理の1つに適
用される。図19において、エミッタメサ及びベース接
点162が材料構造上に形成され、この構造は基板14
0、サブコレクタ層142、下側エッチングストップ層
144、コレクタ層146、上側エッチングストップ層
148、バッファ層150、ベース層152、エミッタ
層154、エミッタキャップ層156、及びエミッタ接
点層158を含む。この実施例に使用されると云える2
つの材料構造が表7及び表8に説明されている。厚さ約
2000Åの窒化シリコン層164がエミッタメサ及び
ベース接点162の上に形成される。ホトレジスト16
6は、図19においてコレクタ接点の形成のためにパタ
ーン化される。
ァ層150、上側エッチングストップ層148、コレク
タ層146は、ホトレジスト166によって除覆された
材料構造の部分を残して除去されている。そのエッチン
グは、下側エッチングストップ層144が露出された
後、連続することを許される。この結果、エッチング剤
がエッチングストップ層144と148との間からコレ
クタ層146を除去するに従って、ベースメサをアンダ
カットする。コレクタ層を除去するために使用されるエ
ッチング剤は、これらのエッチングストップ層を腐食し
てはならない。この実施例において、コレクタ層146
はGaAsであるのに対して、エッチングストップ層は
AlGaAS又はInGaAsである。AlGaAs層
又はInGaAs層を腐食することなくGaAsを除去
するエッチング剤は、BCl3 +SF6 であり、ここに
BCl3 はSF6 より高い割合を有する。BCl3 とS
F6の最適比は、使用する装置及びその環境条件に依存
する。
接点168は、TiPtAu、AuGeNi等々のよう
な金属を蒸発させることによって形成される。したがっ
て、それらの接点は、合金化される。次いで、過剰金属
がリフトオフプロセス内でホトレジスト166によって
除去される。アンダカットトランジスタを製造する先行
技術の方法を悩ましているのは、プロセスのこのステッ
プである。ホトレジスト166を分解しかつ除去するに
当たって係わる力は、上側エッチングストップ層14
8、ベース層152、及びベース接点層162を含む薄
いレッジを崩壊させるおそれがある。引張り応力下にあ
る誘電体薄層164はウェーハがリフトオフプロセスを
受けるときレッジを支持するように働くことが、発見さ
れている。この簡単なステップがアンダカット特徴を組
み込んだトランジスタの歩留り及び信頼性を劇的に向上
することが、発見されている。
た。云うまでもなく、本発明の範囲は、また、説明され
たものと異なるが、なお特許請求の範囲内の実施例も包
含する。例えば、ここに説明された実施例において、エ
ミッタアップ構成が説明されているけれども、認められ
るように、コレクタアップトランジスタも同様に製造さ
れると云える。
性、誘導性、直接的、又は間接的、介在回路又はその他
経由であってよい。実現は、離散構成要素において、若
しくはシリコン、ガリウムひ素又はその他の電子材料系
列ばかりでなく光学ベース又は他の技術ベース形状及び
実施例での全集積回路において、構想されている。
れたが、この説明は限定的意味に解釈されることを意図
していない。図解の実際例の種々な変形及び組合わせば
かりでなく、本発明の他の実施例も、本説明を参照すれ
ば当業者に明白になるであろう。例えば、AlAs、A
lGaAs、及びGaInPがエッチ層材料として使用
されたが、認められるように、エッチ層に隣接する層に
影響することなく除去され得るどんな材料でも適当であ
る。したがって、添付の特許請求の範囲は、このような
変形又は実施例のどれをも包含することを意図する。
る。
接する第2層と を含む材料構造を提供するステップ、 b. 前記第1層を露出させかつ前記第2層内に開口を
形成するために前記第2層の部分を除去するステップ、 c. 前記開口を充填する第3層を形成するステップ、 d. 前記第3層の上に第4層を形成するステップ、 e. 前記第2層の縁を露出させるために前記第2層の
部分、前記第3層の部分、及び前記第4層の部分を除去
するステップ、 f. 前記第2層の残存部分を前記除去するステップで
あって、前記第2層の除去によって前記第4層と前記第
1層との間のキャパシタンスが減少させられる、前記残
存部分を除去するステップを含む電子デバイス製造方
法。
電子デバイスがバイポーラトランジスタであり、及び前
記第1層がサブコレクタ層であり、前記第2層がエッチ
層であり、前記第3層がコレクタ層であり、前記第4層
がベース層である、方法。
エッチ層がひ化アルミニウム、アルミニウムの含有量が
約40%より大きいアルミニウムガリウムひ素、及びG
aInPからなる化合物半導体の群から選択される、方
法。
第3層を前記形成するステップが前記空間内かつ前記エ
チング層の頂面の上で前記第3層を成長させることを含
む、方法。
第3層を前記形成するステップが前記空間内のみで前記
第3層を成長させることを含む、方法。
第4層の上に材料の層を形成するステップを更に含み、
前記材料の層が引張り応力下にある、方法。
材料の層が誘電体である、方法。
誘電体が窒化シリコンである、方法。
供するステップ、 b. メサを形成するために前記第1層の部分を除去す
るステップ、 c. ステップ(b)において除去された前記第1層の
前記部分を置換するために第2層を形成するステップ、 d. 前記メサと前記第2層との上に第3層を形成する
ステップ、 e. 前記第3層の上に第4層を形成するステップ、 f. 前記第2層の縁を露出するために前記第2層の部
分、前記第3層の部分、及び前記第4層の部分を除去す
るステップ g. 前記第2層の残存部分を除去するステップであっ
て、前記第2層の除去によって前記第4層と前記第1層
との間のキャパシタンスが減少させられる、前記残存部
分を前記除去するステップを含むバイポーラトランジス
タ製造方法。
記電子デバイスがバイポーラトランジスタであり、及び
前記第1層がサブコレクタ層であり、前記第2層がエッ
チ層であり、前記第3層がコレクタ層であり、前記第4
層がベース層である、方法。
エッチ層がひ化アルミニウム、アルミニウムの含有量が
約40%より大きいアルミニウムガリウムひ素、及びG
aInPからなる化合物半導体の群から選択される、方
法。
記第4層の上に材料の層を形成するステップを更に含
み、前記材料の層が引張り応力下にある、方法。
前記材料の層が誘電体である、方法。
前記誘電体が窒化シリコンである、方法。
クタ層の部分上に支持されかつアンダーカット領域によ
って前記部分以外の前記サブコレクタ層から分離された
コレクタ層、前記コレクタ層の上に横たわるベース層、
前記ベース層の上に横たわるエミッタ層を含むバイポー
ラトランジスタ。
おいて、前記コレクタ層がエピタキシャである、トラン
ジスタ。
おいて、前記サブコレクタ層と前記ベース層とがガリウ
ムひ素を含む、トランジスタ。
おいて、前記アンダカット領域が形状において全体的に
方形である、トランジスタ。
の形の1つにおいて、減少ベース・コレクタキャパシタ
ンスを有するバイポーラトランジスタ製造方法を含む。
特定実施例は、高ドープサブコレクタ層42の上に選択
エッチング可能材料44を形成し、選択エッチング可能
材料44の部分を除去し、次いで、その構造の上にコレ
クタ層46、ベース層48、及びエミッタ層50を成長
させることを含む。次いで、選択エッチング可能材料4
4は、高ドープサブコレクタ層42と高ドープベース層
48との間にアンダカット領域を形成するように除去さ
れると云える。その構造は、改善高周波及び高パワ応用
と云う利点を提供する。
に関係した主題を含み、かつ本願の讓受者に讓受されて
いる。すなわち、1992年8月31日提出された米国
特許出願第07/938,190号、1993年8月2
5日提出された米国特許出願第08/112,009
号、及び1993年4月30日提出された米国特許出願
第08/056,004号。
プロセスにおけるエッチ層及びサブコレクタ層を形成す
るステップ直後の断面図。
プロセスにおけるエッチ層の(ホトレジストによる)除
覆部分を除去するステップ直後の断面図。
プロセスにおけるコレクタ層、ベース層、エミッタ層、
バッファ層、及びエミッタ接点層を形成するステップ直
後の断面図。
プロセスにおけるエミッタメサ、及びベース接点を形成
するステップの直後の断面図。
プロセスにおけるエッチ層の縁を露出するためにコレク
タ層及びエチング層の部分を除去するステップ直後の断
面図。
プロセスにおけるエッチ層の残存部分を除去する(アン
ダカット形成)ステップ直後の断面図。
プロセスにおけるパッシベーション誘電体層を形成する
ステップ直後の断面図。
プロセスにおけるコレクタ金属をリフトオフするステッ
プ直後の断面図。
造プロセスにおけるアンダカット領域を共形被覆する更
にパッシベーション誘電体層を形成するステップ直後の
断面図。
造プロセスにおけるエッチ層の(ホトレジストによる)
除覆部分を除去するステップ直後の断面図。
造プロセスにおけるエッチ層の除覆部分を除去した跡の
空間を高ドープ層で充填するステップ直後の断面図。
造プロセスにおけるコレクタ層、ベース層、エミッタ
層、バッファ層、及び接点層を形成するステップ直後の
断面図。
造プロセスにおけるエミッタメサを形成するステップの
直後の断面図。
造プロセスにおけるエッチ層を形成するステップの直後
の断面図。
造プロセスにおけるコレクタ層、ベース層、エミッタ
層、バッファ層、及びエミッタ接点層を形成するステッ
プ直後の断面図。
造プロセスにおけるエミッタメサ、ベース接点を形成
し、及びホトレジスト層をパターン化するステップ直後
の断面図。
造プロセスにおけるアンダカットを形成するステップ直
後の断面図。
造プロセスにおけるコレクタ接点を形成するステップ直
後の断面図。
層(図8〜10) 68 パッシベーション誘電体層 92 サブコレクタ層 83 エッチ層 84 高ドープ層 86 コレクタ層 88 ベース層 90 エミッタ層 92 バッファ層 94 接点層 112 サブコレクタ層 113 エッチ層 116 コレクタ層 118 ベース層 120 エミッタ層 122 バッファ層 124 エミッタ接点層 140 基板 142 サブコレクタ層 144 下側エッチングストップ層 146 コレクタ層 148 上側エッチングストップ層 150 バッファ層 152 ベース層 154 エミッタ層 156 エミッタキャップ層 158 エミッタ接点層 162 ベース接点 164 誘電体層 166 ホトレジスト 168 コレクタ接点 170 過剰金属
Claims (2)
- 【請求項1】 a. 第1層と、 前記第1層に隣接する第2層とを含む材料構造を提供す
るステップ、 b. 前記第1層を露出させかつ前記第2層内に開口を
形成するために前記第2層の部分を除去するステップ、 c. 前記開口を充填する第3層を形成するステップ、 d. 前記第3層の上に第4層を形成するステップ、 e. 前記第2層の縁を露出させるために前記第2層の
部分、前記第3層の部分、及び前記第4層の部分を除去
するステップ、 f. 前記第2層の残存部分を除去するステップであっ
て、前記第2層の除去によって前記第4層と前記第1層
との間のキャパシタンスが減少させられる、前記残存部
分を前記除去するステップを含む電子デバイス製造方
法。 - 【請求項2】 サブコレクタ層、 前記サブコレクタ層の部分上に支持されかつアンダーカ
ット領域によって前記部分以外の前記サブコレクタ層か
ら分離されたコレクタ層、 前記コレクタ層の上に横たわるベース層、 前記ベース層の上に横たわるエミッタ層を含むバイポー
ラトランジスタ。
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Country | Link |
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JP (1) | JPH0864610A (ja) |
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EP0703607A3 (ja) | 1996-04-24 |
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A601 | Written request for extension of time |
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A602 | Written permission of extension of time |
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