JPH0864610A - 電子デバイス製造方法及びこの方法によるバイポーラトランジスタ - Google Patents
電子デバイス製造方法及びこの方法によるバイポーラトランジスタInfo
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- JPH0864610A JPH0864610A JP7202602A JP20260295A JPH0864610A JP H0864610 A JPH0864610 A JP H0864610A JP 7202602 A JP7202602 A JP 7202602A JP 20260295 A JP20260295 A JP 20260295A JP H0864610 A JPH0864610 A JP H0864610A
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Abstract
(57)【要約】
【課題】 改善高周波及び高パワ応用に適した減少ベー
ス・コレクタキャパシタンスを有する高性能バイポーラ
トランジスタを製造する。 【解決手段】 高ドープサブコレクタ層４２の上に選択
エッチング可能材料層４４を形成し、選択エッチング可
能材料層４４の部分を除去し、次いで、その構造の上に
コレクタ層４６、ベース層４８、及びエミッタ層５０を
成長させる。次いで、高ドープサブコレクタ層４２と高
ドープベース層４８との間にアンダカット領域を形成す
るように、選択エッチング可能材料層４４を除去する。
ス・コレクタキャパシタンスを有する高性能バイポーラ
トランジスタを製造する。 【解決手段】 高ドープサブコレクタ層４２の上に選択
エッチング可能材料層４４を形成し、選択エッチング可
能材料層４４の部分を除去し、次いで、その構造の上に
コレクタ層４６、ベース層４８、及びエミッタ層５０を
成長させる。次いで、高ドープサブコレクタ層４２と高
ドープベース層４８との間にアンダカット領域を形成す
るように、選択エッチング可能材料層４４を除去する。
Description
【０００１】
【産業上の利用分野】本発明は、一般に高性能バイポー
ラトランジスタ、特に減少ベース・コレクタキャパシタ
ンスを有するトランジスタに関する。
ラトランジスタ、特に減少ベース・コレクタキャパシタ
ンスを有するトランジスタに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】ヘテロ
接合バイポーラトランジスタ（以下、ＨＢＴと称する）
は、ＭＥＳＦＥＴのような他のデバイスに比較して高パ
ワー密度及び極めて高い遮断周波数のような好ましい特
徴を顕示する。そうであっても、マイクロ波パワー応用
を意図したＨＢＴは、絶えず増大するパワー利得及び効
率を必要とする。周知のように、パワー利得は、ベース
・コレクタクキャパシタンスに逆比例する。それゆえ、
２分の１だけ減少させられたそのベース・コレックタキ
ャパシタンスを有するトランジスタは、パワー利得を約
３ｄＢ以上増大し得る。
接合バイポーラトランジスタ（以下、ＨＢＴと称する）
は、ＭＥＳＦＥＴのような他のデバイスに比較して高パ
ワー密度及び極めて高い遮断周波数のような好ましい特
徴を顕示する。そうであっても、マイクロ波パワー応用
を意図したＨＢＴは、絶えず増大するパワー利得及び効
率を必要とする。周知のように、パワー利得は、ベース
・コレクタクキャパシタンスに逆比例する。それゆえ、
２分の１だけ減少させられたそのベース・コレックタキ
ャパシタンスを有するトランジスタは、パワー利得を約
３ｄＢ以上増大し得る。
【０００３】このベース・コレクタキャパシタンスに取
り組む従来の部分的解決は、ベース・コレクタキャパシ
タンスを減少させるプロセスがしばしば他の寄生インピ
ーダンスの増大を招くゆえに、性能の劣ったトランジス
タを製造する傾向を持っている。例えば、ベース・コレ
クタキャパシタンスを減少させる１つの簡単な方法は、
ベース接点面積を最少化することである。しかしなが
ら、これは、接点面積の増大と共に向上するベース抵抗
と、接点面積の増大と共に劣化する接合キャパシタンス
との間の設計トレードフに係わる。他の過去の努力は、
不純物ベース領域のイオン打込みであった（日本特許第
２−２３５３４１号参照）。イオン打込みは、不純物ベ
ース領域内のベース下の層の有効ドーピング密度を減少
させる。この取組では、せいぜい、不純物ベース下のコ
レクタ層が自由キャリヤを空乏させられることを保証す
るに過ぎない。これは、ベースとその下に横たわるサブ
コレクタとの間の実効誘電厚さを増大し、それによって
これらの層間のキャパシタンスを減少させる。イオン打
込みの欠点は、ベース層打込みがベース抵抗の増大を招
くことである。加えて、この技術は、それがデバイス信
頼性を低下させデバイス電流利得の劣化を招くかもしれ
ないので、細心の注意を必要とする。他の問題は、この
手法が零バイアスベース・コレクタキャパシタンスを減
少させるに過ぎないと云うことである。
り組む従来の部分的解決は、ベース・コレクタキャパシ
タンスを減少させるプロセスがしばしば他の寄生インピ
ーダンスの増大を招くゆえに、性能の劣ったトランジス
タを製造する傾向を持っている。例えば、ベース・コレ
クタキャパシタンスを減少させる１つの簡単な方法は、
ベース接点面積を最少化することである。しかしなが
ら、これは、接点面積の増大と共に向上するベース抵抗
と、接点面積の増大と共に劣化する接合キャパシタンス
との間の設計トレードフに係わる。他の過去の努力は、
不純物ベース領域のイオン打込みであった（日本特許第
２−２３５３４１号参照）。イオン打込みは、不純物ベ
ース領域内のベース下の層の有効ドーピング密度を減少
させる。この取組では、せいぜい、不純物ベース下のコ
レクタ層が自由キャリヤを空乏させられることを保証す
るに過ぎない。これは、ベースとその下に横たわるサブ
コレクタとの間の実効誘電厚さを増大し、それによって
これらの層間のキャパシタンスを減少させる。イオン打
込みの欠点は、ベース層打込みがベース抵抗の増大を招
くことである。加えて、この技術は、それがデバイス信
頼性を低下させデバイス電流利得の劣化を招くかもしれ
ないので、細心の注意を必要とする。他の問題は、この
手法が零バイアスベース・コレクタキャパシタンスを減
少させるに過ぎないと云うことである。
【０００４】先行技術における他の取組は、コレクタ層
に接する材料構造内に１つの層を含むことである。この
層は、それが周囲の材料を除去することなく容易に除去
されることを許すような材料の層である。換言すると、
その層は、選択エッチングされると云える。この取組の
例は図１に示されており、ここでトランジスタはモノリ
シック半導体基板２０上に製造されるエミッタ・アップ
型である。このトランジスタは、ベース層２８及びコレ
クタ２８層の上のエミッタメサ３０及びエミッタ接点３
２を含む。図示されたトランジスタは、サブコレクタ層
２２とコレクタ層２６層との間にエッチ層２４を含む。
エッチ層は、軽ドープコレクタ層２６と高ドープサブコ
レクタ層２２との間の界面の面積を減少させる。これ
は、また、総ベース・コレクタ・キャパシタンスを低下
させる効果を有する。この手法に伴う問題は、アンダカ
ットの広さが半導体ウェーハを横断して又はウェーハか
らウェーハへ同じであるように選択エッチングを再生可
能に遂行するのが困難であると云うことである。加え
て、ベース層２８とベース接点３４を含みかつアンダカ
ット領域の上に片持ちされるレッジ（ｌｅｄｇｅ）が、
後続処理ステップにおいて破損を生じがちである。本発
明は、これらの問題に取り組むことを意図している。
に接する材料構造内に１つの層を含むことである。この
層は、それが周囲の材料を除去することなく容易に除去
されることを許すような材料の層である。換言すると、
その層は、選択エッチングされると云える。この取組の
例は図１に示されており、ここでトランジスタはモノリ
シック半導体基板２０上に製造されるエミッタ・アップ
型である。このトランジスタは、ベース層２８及びコレ
クタ２８層の上のエミッタメサ３０及びエミッタ接点３
２を含む。図示されたトランジスタは、サブコレクタ層
２２とコレクタ層２６層との間にエッチ層２４を含む。
エッチ層は、軽ドープコレクタ層２６と高ドープサブコ
レクタ層２２との間の界面の面積を減少させる。これ
は、また、総ベース・コレクタ・キャパシタンスを低下
させる効果を有する。この手法に伴う問題は、アンダカ
ットの広さが半導体ウェーハを横断して又はウェーハか
らウェーハへ同じであるように選択エッチングを再生可
能に遂行するのが困難であると云うことである。加え
て、ベース層２８とベース接点３４を含みかつアンダカ
ット領域の上に片持ちされるレッジ（ｌｅｄｇｅ）が、
後続処理ステップにおいて破損を生じがちである。本発
明は、これらの問題に取り組むことを意図している。
【０００５】
【問題を解決するための手段】ここに説明される本発明
は、その形の１つとして、減少ベース・コレクタキャパ
シタンスを有するバイポーラトランジスタ製造方法を含
む。特定実施例は、高ドープサブコレクタ層の上に選択
エッチング可能材料を形成し、選択エッチング可能材料
の部分を除去し、次いで、その構造の上にコレクタ層、
ベース層、及びエミッタ層を成長させることを含む。次
いで、選択エッチング可能材料は、高ドープサブコレク
タ領域と高ドープベースとの間にアンダカット領域を形
成するように除去されると云える。その構造は、改善さ
れた高周波及び高パワー動作と云う利点を提供する。
は、その形の１つとして、減少ベース・コレクタキャパ
シタンスを有するバイポーラトランジスタ製造方法を含
む。特定実施例は、高ドープサブコレクタ層の上に選択
エッチング可能材料を形成し、選択エッチング可能材料
の部分を除去し、次いで、その構造の上にコレクタ層、
ベース層、及びエミッタ層を成長させることを含む。次
いで、選択エッチング可能材料は、高ドープサブコレク
タ領域と高ドープベースとの間にアンダカット領域を形
成するように除去されると云える。その構造は、改善さ
れた高周波及び高パワー動作と云う利点を提供する。
【０００６】
【実施例】本発明の第１好適実施例が、図２から図７を
参照して説明される。この実施例に使用されると云える
２つの材料構造が表１及び表２に説明されている。
参照して説明される。この実施例に使用されると云える
２つの材料構造が表１及び表２に説明されている。
【０００７】
【表１】
【０００８】
【表２】
【０００９】プロセスにおける第１ステップは、半導体
基板４０の上に高ドープサブコレクタ層４２を形成する
ことである。ここに説明された実施例においては、基板
はＧａＡｓであるが、シリコン（Ｓｉ）、りん化インジ
ウム（ＩｎＰ）等々ような他の材料上に製造されるトラ
ンジスタも本発明から恩典を受けると云える。ここに説
明された実施例における層は、分子線エピタキシー（以
下、ＭＢＥと称する）、有機金属熱分解気相化学成長法
（以下、ＭＯＣＶＤと称する）、又は有機金属分子線エ
ピタキシー（以下、ＭＯＭＢＥと称する）のような普通
の技術を用いて典型的にエピタキシャル的に形成され
る。次いで、エッチ層４４が、図２に示されたようにサ
ブコレクタ層４２の上に形成される。次いで、基板は、
ＭＢＥ、ＭＯＣＶＤ、又はＭＯＭＢＥ装置から取り出さ
れる。ホトレジスト（図示されていない）がエッチ層４
４の上でパターン化され、かつ後者の除覆（ｕｎｃｏｖ
ｅｒｅｄ）部分が図３に示されたように除去される。除
覆部分の幅は、仕上がりトランジスタのコレクタアンダ
カットの広さを画定する。アンダカットがエミッタの直
下に横たわるトランジスタのコレクタの高密度電流搬送
領域内へ延びないことが、重要である。したがって、除
覆部分の幅は、（後のプロセスステップにおいて形成さ
れる）エミッタの位置及び境界によって全体的に画定さ
れる高密度電流搬送領域のエッジを超えて約０．２５μ
ｍ延びるように典型的に選択される。
基板４０の上に高ドープサブコレクタ層４２を形成する
ことである。ここに説明された実施例においては、基板
はＧａＡｓであるが、シリコン（Ｓｉ）、りん化インジ
ウム（ＩｎＰ）等々ような他の材料上に製造されるトラ
ンジスタも本発明から恩典を受けると云える。ここに説
明された実施例における層は、分子線エピタキシー（以
下、ＭＢＥと称する）、有機金属熱分解気相化学成長法
（以下、ＭＯＣＶＤと称する）、又は有機金属分子線エ
ピタキシー（以下、ＭＯＭＢＥと称する）のような普通
の技術を用いて典型的にエピタキシャル的に形成され
る。次いで、エッチ層４４が、図２に示されたようにサ
ブコレクタ層４２の上に形成される。次いで、基板は、
ＭＢＥ、ＭＯＣＶＤ、又はＭＯＭＢＥ装置から取り出さ
れる。ホトレジスト（図示されていない）がエッチ層４
４の上でパターン化され、かつ後者の除覆（ｕｎｃｏｖ
ｅｒｅｄ）部分が図３に示されたように除去される。除
覆部分の幅は、仕上がりトランジスタのコレクタアンダ
カットの広さを画定する。アンダカットがエミッタの直
下に横たわるトランジスタのコレクタの高密度電流搬送
領域内へ延びないことが、重要である。したがって、除
覆部分の幅は、（後のプロセスステップにおいて形成さ
れる）エミッタの位置及び境界によって全体的に画定さ
れる高密度電流搬送領域のエッジを超えて約０．２５μ
ｍ延びるように典型的に選択される。
【００１０】いま図４を参照すると、次いで、高ドープ
コレクタ層４６が、エッチ層４４の部分の除去によって
跡に残されたくぼみを充填しかつまたトランジスタのコ
レクタを形成するように、ＭＢＥ、ＭＯＣＶＤ、又はＭ
ＯＭＢＥによって成長させられる。このくぼみは、層４
２上ばかりでなく層４４の垂直側壁上の成長によっても
充填される。層４６は、約０．５μｍの成長の後に本質
的にプレーナである。層４４の垂直側壁と層４６との間
及び層４２と層４６との間の界面の品質は、トランジス
タの性能にとって重要である。同時係属米国特許出願第
０８／０５６，００４号に説明されているように、過成
長（ｏｖｅｒｇｒｏｗｔｈ）界面の品質は、基板４０の
結晶配向に依存することが判明している。（０．５゜の
許容誤差内で）（１００）の精確配向を持つ基板の使用
は、エピタキシャル過成長中に形成される得る及びその
構造上にその後成長させられる層の品質に悪影響するレ
ッジを回避する。コレクタ層４６が成長させられた後、
ベース層４８、エミッタ層５０、バッファ層５２、及び
エミッタ接点層５４が、従来の仕方で形成されると云え
る。
コレクタ層４６が、エッチ層４４の部分の除去によって
跡に残されたくぼみを充填しかつまたトランジスタのコ
レクタを形成するように、ＭＢＥ、ＭＯＣＶＤ、又はＭ
ＯＭＢＥによって成長させられる。このくぼみは、層４
２上ばかりでなく層４４の垂直側壁上の成長によっても
充填される。層４６は、約０．５μｍの成長の後に本質
的にプレーナである。層４４の垂直側壁と層４６との間
及び層４２と層４６との間の界面の品質は、トランジス
タの性能にとって重要である。同時係属米国特許出願第
０８／０５６，００４号に説明されているように、過成
長（ｏｖｅｒｇｒｏｗｔｈ）界面の品質は、基板４０の
結晶配向に依存することが判明している。（０．５゜の
許容誤差内で）（１００）の精確配向を持つ基板の使用
は、エピタキシャル過成長中に形成される得る及びその
構造上にその後成長させられる層の品質に悪影響するレ
ッジを回避する。コレクタ層４６が成長させられた後、
ベース層４８、エミッタ層５０、バッファ層５２、及び
エミッタ接点層５４が、従来の仕方で形成されると云え
る。
【００１１】いま図５を参照すると、エミッタメサが、
エミッタ接点層５４上に、ＴｉＰｔＡｕ、ＡｕＧｅＮｉ
等々のような合金のエミッタ接点メタライゼーション５
６を堆積することによって形成される。このエミッタ接
点メタライセージョンは、典型的に、幅約２．５μｍで
ある。次いで、エミッタメタライゼージョン５６によっ
て覆われない層５４、５２、及び５０の部分が除去され
る。次いで、またＴｉＰｔＡｕ、ＡｕＧｅＮｉの、又は
このような合金に類似のもののベース接点メタライゼー
ション５８が、ベース層４８上に形成される。
エミッタ接点層５４上に、ＴｉＰｔＡｕ、ＡｕＧｅＮｉ
等々のような合金のエミッタ接点メタライゼーション５
６を堆積することによって形成される。このエミッタ接
点メタライセージョンは、典型的に、幅約２．５μｍで
ある。次いで、エミッタメタライゼージョン５６によっ
て覆われない層５４、５２、及び５０の部分が除去され
る。次いで、またＴｉＰｔＡｕ、ＡｕＧｅＮｉの、又は
このような合金に類似のもののベース接点メタライゼー
ション５８が、ベース層４８上に形成される。
【００１２】次いで、ホトレジスト６０が、図６に示さ
れたように、エミッタメサ及びベース接点メタライゼー
ション５８上でパターン化される。次いで、コレクタ層
４６及びエッチ層４４がホトレジストによって覆われな
いエリヤから除去される。これによりエッチ層４４の端
部が露出される。
れたように、エミッタメサ及びベース接点メタライゼー
ション５８上でパターン化される。次いで、コレクタ層
４６及びエッチ層４４がホトレジストによって覆われな
いエリヤから除去される。これによりエッチ層４４の端
部が露出される。
【００１３】いま図７を参照すると、次いで、エッチ層
４４が除去される。もしエッチ層４４がＡｌＡｓ（又は
約４０％より大きいアルミニウム含有量を持つＡｌＧａ
Ａｓ）ならば、ふっ化水素酸（ＨＦ）のような化学物質
が、この実施例ではＧａＡｓから作られている層４８、
４６、又は４２に影響することなく、エッチ層４４を除
去するために使用され得る。注意すべきは、ＡｌＡｓは
空気に晒されるとき容易に酸化する傾向があると云うこ
とである。したがって、ＧａＡｓのような、他の材料の
薄層が図２の層４４の上に成長させられることがある。
これは、図３に示されたエッチングステップのためにウ
ェーハが成長チャンバから取り出されるときＡｌＡｓが
酸化するのを一般に防止する。ＡｌＡｓの代替として、
ＡｌＧａＡｓがエッチ層として使用されることがある。
もしアルミニウム含有量が約４０％より大きいならば、
ＡｌＧａＡｓとＧａＡｓとの間のエッチング上の選択性
が許容可能である。ＡｌＧａＡｓは、大気に晒されると
き容易に酸化しないと云う特典を有する。もしＧａＩｎ
Ｐのような材料がエッチ層４４に使用されるならば、塩
酸（ＨＣｌ）、又は容積でＨＣｌが１に対してＨ3 ＰＯ
4 が３の比率にある塩酸とりん酸の化合物（ＨＣｌ＋Ｈ
3 ＰＯ4 ）のような化学物質が、ＧａＡｓからなる周囲
層に影響することなく、エッチ層を除去するために使用
され得る。
４４が除去される。もしエッチ層４４がＡｌＡｓ（又は
約４０％より大きいアルミニウム含有量を持つＡｌＧａ
Ａｓ）ならば、ふっ化水素酸（ＨＦ）のような化学物質
が、この実施例ではＧａＡｓから作られている層４８、
４６、又は４２に影響することなく、エッチ層４４を除
去するために使用され得る。注意すべきは、ＡｌＡｓは
空気に晒されるとき容易に酸化する傾向があると云うこ
とである。したがって、ＧａＡｓのような、他の材料の
薄層が図２の層４４の上に成長させられることがある。
これは、図３に示されたエッチングステップのためにウ
ェーハが成長チャンバから取り出されるときＡｌＡｓが
酸化するのを一般に防止する。ＡｌＡｓの代替として、
ＡｌＧａＡｓがエッチ層として使用されることがある。
もしアルミニウム含有量が約４０％より大きいならば、
ＡｌＧａＡｓとＧａＡｓとの間のエッチング上の選択性
が許容可能である。ＡｌＧａＡｓは、大気に晒されると
き容易に酸化しないと云う特典を有する。もしＧａＩｎ
Ｐのような材料がエッチ層４４に使用されるならば、塩
酸（ＨＣｌ）、又は容積でＨＣｌが１に対してＨ3 ＰＯ
4 が３の比率にある塩酸とりん酸の化合物（ＨＣｌ＋Ｈ
3 ＰＯ4 ）のような化学物質が、ＧａＡｓからなる周囲
層に影響することなく、エッチ層を除去するために使用
され得る。
【００１４】この技術の利点は、ホトレジスト６０を剥
がす必要がなく、かつコレクタ層自体が除去される先行
技術におけるようにベースメサのエッジを覆うためにホ
トレジストを再応用する必要がないと云うことである。
日本特許第３−１０８３３９号参照。加えて、アンダカ
ットの広さは、図３に示されたエッチ層４４の初期エッ
チングパターンによって予め決定される。これが、コレ
クタ層のアンダカットを創生するためにタイミング調整
されたエッチングに依存する図１に示された先行技術で
の取組を悩ましているプロセス変動性を除去する。
がす必要がなく、かつコレクタ層自体が除去される先行
技術におけるようにベースメサのエッジを覆うためにホ
トレジストを再応用する必要がないと云うことである。
日本特許第３−１０８３３９号参照。加えて、アンダカ
ットの広さは、図３に示されたエッチ層４４の初期エッ
チングパターンによって予め決定される。これが、コレ
クタ層のアンダカットを創生するためにタイミング調整
されたエッチングに依存する図１に示された先行技術で
の取組を悩ましているプロセス変動性を除去する。
【００１５】図８を参照すると、追加処理ステップは、
パッシベーション誘電体層６０の堆積であり、その目的
はアンダカット領域の上に片持ちされるメサレッジの崩
壊を防止することである。図９に示されたコレクタ金属
リフトオフのような、後続処理ステップにおいて、この
レッジは、それを破壊するおそれのある力に晒される。
薄い誘電体層６０の引張り応力は、このレッジがリフト
オフプロセス中に出合う下向きの力に屈服するのを防止
するのに充分である。この機能に広範多様な材料が適し
ているが、半導体処理において通常容易に利用可能なも
のは窒化シリコン（Ｓｉ3 Ｎ4 ）、二酸化シリコン（Ｓ
ｉＯ2 ）、ポリアミド、又は窒化酸化物のような誘電体
である。同様に、この誘電体層の厚さは、厳密でない。
この層は、好適には、約２０００Å以上であるが、最小
厚さは実際には保護されるレッジの厚さ及び処理におい
て出合う力に依存する。典型的トランジスタは、１μｍ
程度の広さのアンダカットと共にこのアンダカットの上
に片持ちされる３０００Åのレッジを有する。２０００
Åの厚さの窒化物の層がレッジの破損を防止するのに非
常に有効であることが、判明している。
パッシベーション誘電体層６０の堆積であり、その目的
はアンダカット領域の上に片持ちされるメサレッジの崩
壊を防止することである。図９に示されたコレクタ金属
リフトオフのような、後続処理ステップにおいて、この
レッジは、それを破壊するおそれのある力に晒される。
薄い誘電体層６０の引張り応力は、このレッジがリフト
オフプロセス中に出合う下向きの力に屈服するのを防止
するのに充分である。この機能に広範多様な材料が適し
ているが、半導体処理において通常容易に利用可能なも
のは窒化シリコン（Ｓｉ3 Ｎ4 ）、二酸化シリコン（Ｓ
ｉＯ2 ）、ポリアミド、又は窒化酸化物のような誘電体
である。同様に、この誘電体層の厚さは、厳密でない。
この層は、好適には、約２０００Å以上であるが、最小
厚さは実際には保護されるレッジの厚さ及び処理におい
て出合う力に依存する。典型的トランジスタは、１μｍ
程度の広さのアンダカットと共にこのアンダカットの上
に片持ちされる３０００Åのレッジを有する。２０００
Åの厚さの窒化物の層がレッジの破損を防止するのに非
常に有効であることが、判明している。
【００１６】コレクタ金属（図９）がリフトオフされた
後、パッシベーション誘電体層６８が全構造に添加され
得る。このパッシベーション層は、好適には、図１０に
示されたようにアンダカット領域を共形的に被覆する。
アンダカット領域内に残された空気の層が、アンダカッ
ト領域が誘電体で以て完全に充填される場合よりもベー
ス層４８とサブコレクタ４２との間のキャパシタンスを
減少させるように働く。しかしながら、完全に誘電体で
充填されたアンダカット領域であっても、アンダカット
を欠くトランジスタに比較してベース・コレクタキャパ
シタンス上の利点を提供する。
後、パッシベーション誘電体層６８が全構造に添加され
得る。このパッシベーション層は、好適には、図１０に
示されたようにアンダカット領域を共形的に被覆する。
アンダカット領域内に残された空気の層が、アンダカッ
ト領域が誘電体で以て完全に充填される場合よりもベー
ス層４８とサブコレクタ４２との間のキャパシタンスを
減少させるように働く。しかしながら、完全に誘電体で
充填されたアンダカット領域であっても、アンダカット
を欠くトランジスタに比較してベース・コレクタキャパ
シタンス上の利点を提供する。
【００１７】第２好適実施例においては、エッチ層は、
高ドープサブコレクタ層内へ下がるように移らされる。
この実施例に使用されると云える２つの材料構造が表３
及び表４に説明されている。
高ドープサブコレクタ層内へ下がるように移らされる。
この実施例に使用されると云える２つの材料構造が表３
及び表４に説明されている。
【００１８】
【表３】
【００１９】
【表４】
【００２０】そのトランジスタの断面図が図１１に示さ
れている。その構造は、エッチ層８３（図１２）の部分
の除去に続き残されたくぼみが第１好適実施例において
使用された遥かに軽ドープ層４６ではなく、サブコレク
タ層８２に使用されたものの程度のドーピング濃度を有
する半導体８４で以て充填されると云うことを除いて、
全体的に、第１好適実施例のそれと同じである。加え
て、高ドープ層８４は、図１３に示されたように層８３
内のくぼみの頂上へのみ成長させられる。第１好適実施
例におけるように、コレクタ層８６、ベース層８８、エ
ミッタ層９０、バッファ層９２、及び接点層９４が、図
１４に示されたように、層８３及び８４の上に従来の仕
方で成長させられる。
れている。その構造は、エッチ層８３（図１２）の部分
の除去に続き残されたくぼみが第１好適実施例において
使用された遥かに軽ドープ層４６ではなく、サブコレク
タ層８２に使用されたものの程度のドーピング濃度を有
する半導体８４で以て充填されると云うことを除いて、
全体的に、第１好適実施例のそれと同じである。加え
て、高ドープ層８４は、図１３に示されたように層８３
内のくぼみの頂上へのみ成長させられる。第１好適実施
例におけるように、コレクタ層８６、ベース層８８、エ
ミッタ層９０、バッファ層９２、及び接点層９４が、図
１４に示されたように、層８３及び８４の上に従来の仕
方で成長させられる。
【００２１】同様に、図１５に示された第３好適実施例
においては、サブコレクタ層１１２は、アンダカット領
域の頂上に一致する高さにまでも成長させられる。この
実施例においては、サブコレクタ層１１２は、図１６に
示されたようにメサを形成するために初期的にエッチン
グされる。次いで、エッチ層１１３が第１好適実施例に
ついて説明された過成長プロセスを用いて形成される。
その後、コレクタ層１１６、ベース層１１８、エミッタ
層１２０、バッファ層１２２、及びエミッタ接点層１２
４が層１１２及び１１３上に従来の仕方で形成されると
云える。この実施例に使用されると云える２つの材料構
造が表５及び表６に説明されている。
においては、サブコレクタ層１１２は、アンダカット領
域の頂上に一致する高さにまでも成長させられる。この
実施例においては、サブコレクタ層１１２は、図１６に
示されたようにメサを形成するために初期的にエッチン
グされる。次いで、エッチ層１１３が第１好適実施例に
ついて説明された過成長プロセスを用いて形成される。
その後、コレクタ層１１６、ベース層１１８、エミッタ
層１２０、バッファ層１２２、及びエミッタ接点層１２
４が層１１２及び１１３上に従来の仕方で形成されると
云える。この実施例に使用されると云える２つの材料構
造が表５及び表６に説明されている。
【００２２】
【表５】
【００２３】
【表６】
【００２４】第２、第３実施例の利点は、ベース層（図
１５の１１８）と高ドープサブコレクタ層（図１５の１
１２）との間の距離ｄがベース層１１８とアンダカット
領域の頂上との間の距離ｄ′と等価であると云うことで
ある。これは、ベース層４８と高ドープサブコレクタ層
４２との間の距離ｄがベース層４８とアンダカット領域
の頂上との間の距離ｄ′より大きい図７の構造と対照的
である。第２、第３実施例の構造は、第１好適実施例の
それより僅かに優るキャパシタンス上の利点を有すると
期待され得る。例えば、Ｃ1 がアンダカット領域を欠く
トランジスタのベース・コレクタキャパシタンスであり
かつＣ2 が第１実施例トランジスタのベース・コレクタ
キャパシタンスであると仮定すると、これら２つの比は
次の関係で与えられる。
１５の１１８）と高ドープサブコレクタ層（図１５の１
１２）との間の距離ｄがベース層１１８とアンダカット
領域の頂上との間の距離ｄ′と等価であると云うことで
ある。これは、ベース層４８と高ドープサブコレクタ層
４２との間の距離ｄがベース層４８とアンダカット領域
の頂上との間の距離ｄ′より大きい図７の構造と対照的
である。第２、第３実施例の構造は、第１好適実施例の
それより僅かに優るキャパシタンス上の利点を有すると
期待され得る。例えば、Ｃ1 がアンダカット領域を欠く
トランジスタのベース・コレクタキャパシタンスであり
かつＣ2 が第１実施例トランジスタのベース・コレクタ
キャパシタンスであると仮定すると、これら２つの比は
次の関係で与えられる。
【００２５】
【数１】
【００２６】ここにｗはベースメサの幅、Ｌはベースメ
サの下のアンダカットの広さ、ｔはアンダカットの深
さ、ｄはベース層と高ドープサブコレクタ層との間の距
離、ｄ′はベース層とアンダカット領域との間の距離
（それであるからｄ′＝ｄ−ｔ）、及びεg は誘電率で
ある。図７に示された本発明の第１好適実施例において
は、距離ｄと距離ｄ′とはアンダカットの深さｔだけ異
なる。もしｄが１μｍ、ｗが４μｍ、Ｌが１μｍ及びｔ
が０．１μｍならば、Ｃ2 とＣ1 の比は０．７２５であ
る。換言すると、アンダカット構造のキャパシタンス
は、アンダカットを備えない構造のキャパシタンスの７
２．５％に過ぎない。しかしながら、本発明の第２及び
第３実施例におけるように、ｄ′がｄと同じならば、Ｃ
2 とＣ1 の比は７１．６％に過ぎない。注意すべきは、
ベース・コレクタキャパシタンスは、アンダカット領域
の深さ又は高さによって大いに影響されると云うことで
ある。約１０００Åより小さい深さはアンダカットを欠
く構造に優るキャパシタンス上の改善をほとんど生じな
いのに対して、約１．５μｍより大きいアンダカット深
さは高周波動作に適した深さを有する構造を生じること
ができる。アンダカット領域の深さがどのようであろう
とも、減少ベース・コレクタキャパシタンスの恩恵はま
た、アンダカット領域を充填する材料に依存する。可能
な低キャパシタンスを提供するために空気のような低誘
電率を有する材料がアンダカットを充填することが、好
適である。しかしながら、アンダカット領域の半導体表
面をＳｉ3 Ｎ4又はＳｉＯ2 のような誘電体で以てパッ
シベーションすることがしばしば望ましい。好適には、
この誘電体被覆は、アンダカット領域の表面に同形とな
り、かつそのアンダカットの完全な充填を防止するのた
めに充分に薄い。アンダカット内の空気の薄い層であっ
ても、その構造のキャパシタンス上の充分な利点を提供
する。この取組は、図１０の窒化物層６８によって示さ
れる。
サの下のアンダカットの広さ、ｔはアンダカットの深
さ、ｄはベース層と高ドープサブコレクタ層との間の距
離、ｄ′はベース層とアンダカット領域との間の距離
（それであるからｄ′＝ｄ−ｔ）、及びεg は誘電率で
ある。図７に示された本発明の第１好適実施例において
は、距離ｄと距離ｄ′とはアンダカットの深さｔだけ異
なる。もしｄが１μｍ、ｗが４μｍ、Ｌが１μｍ及びｔ
が０．１μｍならば、Ｃ2 とＣ1 の比は０．７２５であ
る。換言すると、アンダカット構造のキャパシタンス
は、アンダカットを備えない構造のキャパシタンスの７
２．５％に過ぎない。しかしながら、本発明の第２及び
第３実施例におけるように、ｄ′がｄと同じならば、Ｃ
2 とＣ1 の比は７１．６％に過ぎない。注意すべきは、
ベース・コレクタキャパシタンスは、アンダカット領域
の深さ又は高さによって大いに影響されると云うことで
ある。約１０００Åより小さい深さはアンダカットを欠
く構造に優るキャパシタンス上の改善をほとんど生じな
いのに対して、約１．５μｍより大きいアンダカット深
さは高周波動作に適した深さを有する構造を生じること
ができる。アンダカット領域の深さがどのようであろう
とも、減少ベース・コレクタキャパシタンスの恩恵はま
た、アンダカット領域を充填する材料に依存する。可能
な低キャパシタンスを提供するために空気のような低誘
電率を有する材料がアンダカットを充填することが、好
適である。しかしながら、アンダカット領域の半導体表
面をＳｉ3 Ｎ4又はＳｉＯ2 のような誘電体で以てパッ
シベーションすることがしばしば望ましい。好適には、
この誘電体被覆は、アンダカット領域の表面に同形とな
り、かつそのアンダカットの完全な充填を防止するのた
めに充分に薄い。アンダカット内の空気の薄い層であっ
ても、その構造のキャパシタンス上の充分な利点を提供
する。この取組は、図１０の窒化物層６８によって示さ
れる。
【００２７】本発明の第４好適実施例においては、材
料、好適には、誘電体の薄層が片持ちレッジを支持する
ために使用される。これは、第１好適実施例を参照して
説明された取組に類似しているが、アンダカット特徴を
形成するために使用され得るいくつかの処理の１つに適
用される。図１９において、エミッタメサ及びベース接
点１６２が材料構造上に形成され、この構造は基板１４
０、サブコレクタ層１４２、下側エッチングストップ層
１４４、コレクタ層１４６、上側エッチングストップ層
１４８、バッファ層１５０、ベース層１５２、エミッタ
層１５４、エミッタキャップ層１５６、及びエミッタ接
点層１５８を含む。この実施例に使用されると云える２
つの材料構造が表７及び表８に説明されている。厚さ約
２０００Åの窒化シリコン層１６４がエミッタメサ及び
ベース接点１６２の上に形成される。ホトレジスト１６
６は、図１９においてコレクタ接点の形成のためにパタ
ーン化される。
料、好適には、誘電体の薄層が片持ちレッジを支持する
ために使用される。これは、第１好適実施例を参照して
説明された取組に類似しているが、アンダカット特徴を
形成するために使用され得るいくつかの処理の１つに適
用される。図１９において、エミッタメサ及びベース接
点１６２が材料構造上に形成され、この構造は基板１４
０、サブコレクタ層１４２、下側エッチングストップ層
１４４、コレクタ層１４６、上側エッチングストップ層
１４８、バッファ層１５０、ベース層１５２、エミッタ
層１５４、エミッタキャップ層１５６、及びエミッタ接
点層１５８を含む。この実施例に使用されると云える２
つの材料構造が表７及び表８に説明されている。厚さ約
２０００Åの窒化シリコン層１６４がエミッタメサ及び
ベース接点１６２の上に形成される。ホトレジスト１６
６は、図１９においてコレクタ接点の形成のためにパタ
ーン化される。
【００２８】
【表７】
【００２９】
【表８】
【００３０】図２０において、ベース層１５２、バッフ
ァ層１５０、上側エッチングストップ層１４８、コレク
タ層１４６は、ホトレジスト１６６によって除覆された
材料構造の部分を残して除去されている。そのエッチン
グは、下側エッチングストップ層１４４が露出された
後、連続することを許される。この結果、エッチング剤
がエッチングストップ層１４４と１４８との間からコレ
クタ層１４６を除去するに従って、ベースメサをアンダ
カットする。コレクタ層を除去するために使用されるエ
ッチング剤は、これらのエッチングストップ層を腐食し
てはならない。この実施例において、コレクタ層１４６
はＧａＡｓであるのに対して、エッチングストップ層は
ＡｌＧａＡＳ又はＩｎＧａＡｓである。ＡｌＧａＡｓ層
又はＩｎＧａＡｓ層を腐食することなくＧａＡｓを除去
するエッチング剤は、ＢＣｌ3 ＋ＳＦ6 であり、ここに
ＢＣｌ3 はＳＦ6 より高い割合を有する。ＢＣｌ3 とＳ
Ｆ6の最適比は、使用する装置及びその環境条件に依存
する。
ァ層１５０、上側エッチングストップ層１４８、コレク
タ層１４６は、ホトレジスト１６６によって除覆された
材料構造の部分を残して除去されている。そのエッチン
グは、下側エッチングストップ層１４４が露出された
後、連続することを許される。この結果、エッチング剤
がエッチングストップ層１４４と１４８との間からコレ
クタ層１４６を除去するに従って、ベースメサをアンダ
カットする。コレクタ層を除去するために使用されるエ
ッチング剤は、これらのエッチングストップ層を腐食し
てはならない。この実施例において、コレクタ層１４６
はＧａＡｓであるのに対して、エッチングストップ層は
ＡｌＧａＡＳ又はＩｎＧａＡｓである。ＡｌＧａＡｓ層
又はＩｎＧａＡｓ層を腐食することなくＧａＡｓを除去
するエッチング剤は、ＢＣｌ3 ＋ＳＦ6 であり、ここに
ＢＣｌ3 はＳＦ6 より高い割合を有する。ＢＣｌ3 とＳ
Ｆ6の最適比は、使用する装置及びその環境条件に依存
する。
【００３１】図２１において、その構造の上のコレクタ
接点１６８は、ＴｉＰｔＡｕ、ＡｕＧｅＮｉ等々のよう
な金属を蒸発させることによって形成される。したがっ
て、それらの接点は、合金化される。次いで、過剰金属
がリフトオフプロセス内でホトレジスト１６６によって
除去される。アンダカットトランジスタを製造する先行
技術の方法を悩ましているのは、プロセスのこのステッ
プである。ホトレジスト１６６を分解しかつ除去するに
当たって係わる力は、上側エッチングストップ層１４
８、ベース層１５２、及びベース接点層１６２を含む薄
いレッジを崩壊させるおそれがある。引張り応力下にあ
る誘電体薄層１６４はウェーハがリフトオフプロセスを
受けるときレッジを支持するように働くことが、発見さ
れている。この簡単なステップがアンダカット特徴を組
み込んだトランジスタの歩留り及び信頼性を劇的に向上
することが、発見されている。
接点１６８は、ＴｉＰｔＡｕ、ＡｕＧｅＮｉ等々のよう
な金属を蒸発させることによって形成される。したがっ
て、それらの接点は、合金化される。次いで、過剰金属
がリフトオフプロセス内でホトレジスト１６６によって
除去される。アンダカットトランジスタを製造する先行
技術の方法を悩ましているのは、プロセスのこのステッ
プである。ホトレジスト１６６を分解しかつ除去するに
当たって係わる力は、上側エッチングストップ層１４
８、ベース層１５２、及びベース接点層１６２を含む薄
いレッジを崩壊させるおそれがある。引張り応力下にあ
る誘電体薄層１６４はウェーハがリフトオフプロセスを
受けるときレッジを支持するように働くことが、発見さ
れている。この簡単なステップがアンダカット特徴を組
み込んだトランジスタの歩留り及び信頼性を劇的に向上
することが、発見されている。
【００３２】少数の好適実施例が上に詳細に説明され
た。云うまでもなく、本発明の範囲は、また、説明され
たものと異なるが、なお特許請求の範囲内の実施例も包
含する。例えば、ここに説明された実施例において、エ
ミッタアップ構成が説明されているけれども、認められ
るように、コレクタアップトランジスタも同様に製造さ
れると云える。
た。云うまでもなく、本発明の範囲は、また、説明され
たものと異なるが、なお特許請求の範囲内の実施例も包
含する。例えば、ここに説明された実施例において、エ
ミッタアップ構成が説明されているけれども、認められ
るように、コレクタアップトランジスタも同様に製造さ
れると云える。
【００３３】内部接続及び外部接続は、オーム性、容量
性、誘導性、直接的、又は間接的、介在回路又はその他
経由であってよい。実現は、離散構成要素において、若
しくはシリコン、ガリウムひ素又はその他の電子材料系
列ばかりでなく光学ベース又は他の技術ベース形状及び
実施例での全集積回路において、構想されている。
性、誘導性、直接的、又は間接的、介在回路又はその他
経由であってよい。実現は、離散構成要素において、若
しくはシリコン、ガリウムひ素又はその他の電子材料系
列ばかりでなく光学ベース又は他の技術ベース形状及び
実施例での全集積回路において、構想されている。
【００３４】本発明は、図解の実施例を参照して説明さ
れたが、この説明は限定的意味に解釈されることを意図
していない。図解の実際例の種々な変形及び組合わせば
かりでなく、本発明の他の実施例も、本説明を参照すれ
ば当業者に明白になるであろう。例えば、ＡｌＡｓ、Ａ
ｌＧａＡｓ、及びＧａＩｎＰがエッチ層材料として使用
されたが、認められるように、エッチ層に隣接する層に
影響することなく除去され得るどんな材料でも適当であ
る。したがって、添付の特許請求の範囲は、このような
変形又は実施例のどれをも包含することを意図する。
れたが、この説明は限定的意味に解釈されることを意図
していない。図解の実際例の種々な変形及び組合わせば
かりでなく、本発明の他の実施例も、本説明を参照すれ
ば当業者に明白になるであろう。例えば、ＡｌＡｓ、Ａ
ｌＧａＡｓ、及びＧａＩｎＰがエッチ層材料として使用
されたが、認められるように、エッチ層に隣接する層に
影響することなく除去され得るどんな材料でも適当であ
る。したがって、添付の特許請求の範囲は、このような
変形又は実施例のどれをも包含することを意図する。
【００３５】以上の説明に関して更に以下の項を開示す
る。
る。
【００３６】（１） ａ． 第１層と、前記第１層に隣
接する第２層と を含む材料構造を提供するステップ、 ｂ． 前記第１層を露出させかつ前記第２層内に開口を
形成するために前記第２層の部分を除去するステップ、 ｃ． 前記開口を充填する第３層を形成するステップ、 ｄ． 前記第３層の上に第４層を形成するステップ、 ｅ． 前記第２層の縁を露出させるために前記第２層の
部分、前記第３層の部分、及び前記第４層の部分を除去
するステップ、 ｆ． 前記第２層の残存部分を前記除去するステップで
あって、前記第２層の除去によって前記第４層と前記第
１層との間のキャパシタンスが減少させられる、前記残
存部分を除去するステップを含む電子デバイス製造方
法。
接する第２層と を含む材料構造を提供するステップ、 ｂ． 前記第１層を露出させかつ前記第２層内に開口を
形成するために前記第２層の部分を除去するステップ、 ｃ． 前記開口を充填する第３層を形成するステップ、 ｄ． 前記第３層の上に第４層を形成するステップ、 ｅ． 前記第２層の縁を露出させるために前記第２層の
部分、前記第３層の部分、及び前記第４層の部分を除去
するステップ、 ｆ． 前記第２層の残存部分を前記除去するステップで
あって、前記第２層の除去によって前記第４層と前記第
１層との間のキャパシタンスが減少させられる、前記残
存部分を除去するステップを含む電子デバイス製造方
法。
【００３７】（２） 第１項記載の方法において、前記
電子デバイスがバイポーラトランジスタであり、及び前
記第１層がサブコレクタ層であり、前記第２層がエッチ
層であり、前記第３層がコレクタ層であり、前記第４層
がベース層である、方法。
電子デバイスがバイポーラトランジスタであり、及び前
記第１層がサブコレクタ層であり、前記第２層がエッチ
層であり、前記第３層がコレクタ層であり、前記第４層
がベース層である、方法。
【００３８】（３） 第２項記載の方法において、前記
エッチ層がひ化アルミニウム、アルミニウムの含有量が
約４０％より大きいアルミニウムガリウムひ素、及びＧ
ａＩｎＰからなる化合物半導体の群から選択される、方
法。
エッチ層がひ化アルミニウム、アルミニウムの含有量が
約４０％より大きいアルミニウムガリウムひ素、及びＧ
ａＩｎＰからなる化合物半導体の群から選択される、方
法。
【００３９】（４） 第２項記載の方法において、前記
第３層を前記形成するステップが前記空間内かつ前記エ
チング層の頂面の上で前記第３層を成長させることを含
む、方法。
第３層を前記形成するステップが前記空間内かつ前記エ
チング層の頂面の上で前記第３層を成長させることを含
む、方法。
【００４０】（５） 第２項記載の方法において、前記
第３層を前記形成するステップが前記空間内のみで前記
第３層を成長させることを含む、方法。
第３層を前記形成するステップが前記空間内のみで前記
第３層を成長させることを含む、方法。
【００４１】（６） 第１項記載の方法であって、前記
第４層の上に材料の層を形成するステップを更に含み、
前記材料の層が引張り応力下にある、方法。
第４層の上に材料の層を形成するステップを更に含み、
前記材料の層が引張り応力下にある、方法。
【００４２】（７） 第６項記載の方法において、前記
材料の層が誘電体である、方法。
材料の層が誘電体である、方法。
【００４３】（８） 第７項記載の方法において、前記
誘電体が窒化シリコンである、方法。
誘電体が窒化シリコンである、方法。
【００４４】（９） ａ． 第１層を含む材料構造を提
供するステップ、 ｂ． メサを形成するために前記第１層の部分を除去す
るステップ、 ｃ． ステップ（ｂ）において除去された前記第１層の
前記部分を置換するために第２層を形成するステップ、 ｄ． 前記メサと前記第２層との上に第３層を形成する
ステップ、 ｅ． 前記第３層の上に第４層を形成するステップ、 ｆ． 前記第２層の縁を露出するために前記第２層の部
分、前記第３層の部分、及び前記第４層の部分を除去す
るステップ ｇ． 前記第２層の残存部分を除去するステップであっ
て、前記第２層の除去によって前記第４層と前記第１層
との間のキャパシタンスが減少させられる、前記残存部
分を前記除去するステップを含むバイポーラトランジス
タ製造方法。
供するステップ、 ｂ． メサを形成するために前記第１層の部分を除去す
るステップ、 ｃ． ステップ（ｂ）において除去された前記第１層の
前記部分を置換するために第２層を形成するステップ、 ｄ． 前記メサと前記第２層との上に第３層を形成する
ステップ、 ｅ． 前記第３層の上に第４層を形成するステップ、 ｆ． 前記第２層の縁を露出するために前記第２層の部
分、前記第３層の部分、及び前記第４層の部分を除去す
るステップ ｇ． 前記第２層の残存部分を除去するステップであっ
て、前記第２層の除去によって前記第４層と前記第１層
との間のキャパシタンスが減少させられる、前記残存部
分を前記除去するステップを含むバイポーラトランジス
タ製造方法。
【００４５】（１０） 第９項記載の方法において、前
記電子デバイスがバイポーラトランジスタであり、及び
前記第１層がサブコレクタ層であり、前記第２層がエッ
チ層であり、前記第３層がコレクタ層であり、前記第４
層がベース層である、方法。
記電子デバイスがバイポーラトランジスタであり、及び
前記第１層がサブコレクタ層であり、前記第２層がエッ
チ層であり、前記第３層がコレクタ層であり、前記第４
層がベース層である、方法。
【００４６】（１１） 第１０項記載の方法において、
エッチ層がひ化アルミニウム、アルミニウムの含有量が
約４０％より大きいアルミニウムガリウムひ素、及びＧ
ａＩｎＰからなる化合物半導体の群から選択される、方
法。
エッチ層がひ化アルミニウム、アルミニウムの含有量が
約４０％より大きいアルミニウムガリウムひ素、及びＧ
ａＩｎＰからなる化合物半導体の群から選択される、方
法。
【００４７】（１２） 第９項記載の方法であって、前
記第４層の上に材料の層を形成するステップを更に含
み、前記材料の層が引張り応力下にある、方法。
記第４層の上に材料の層を形成するステップを更に含
み、前記材料の層が引張り応力下にある、方法。
【００４８】（１３） 第１２項記載の方法において、
前記材料の層が誘電体である、方法。
前記材料の層が誘電体である、方法。
【００４９】（１４） 第１３項記載の方法において、
前記誘電体が窒化シリコンである、方法。
前記誘電体が窒化シリコンである、方法。
【００５０】（１５） サブコレクタ層、前記サブコレ
クタ層の部分上に支持されかつアンダーカット領域によ
って前記部分以外の前記サブコレクタ層から分離された
コレクタ層、前記コレクタ層の上に横たわるベース層、
前記ベース層の上に横たわるエミッタ層を含むバイポー
ラトランジスタ。
クタ層の部分上に支持されかつアンダーカット領域によ
って前記部分以外の前記サブコレクタ層から分離された
コレクタ層、前記コレクタ層の上に横たわるベース層、
前記ベース層の上に横たわるエミッタ層を含むバイポー
ラトランジスタ。
【００５１】（１６） 第１５項記載のトランジスタに
おいて、前記コレクタ層がエピタキシャである、トラン
ジスタ。
おいて、前記コレクタ層がエピタキシャである、トラン
ジスタ。
【００５２】（１７） 第１５項記載のトランジスタに
おいて、前記サブコレクタ層と前記ベース層とがガリウ
ムひ素を含む、トランジスタ。
おいて、前記サブコレクタ層と前記ベース層とがガリウ
ムひ素を含む、トランジスタ。
【００５３】（１８） 第１５項記載のトランジスタに
おいて、前記アンダカット領域が形状において全体的に
方形である、トランジスタ。
おいて、前記アンダカット領域が形状において全体的に
方形である、トランジスタ。
【００５４】（１９） ここに説明された本発明は、そ
の形の１つにおいて、減少ベース・コレクタキャパシタ
ンスを有するバイポーラトランジスタ製造方法を含む。
特定実施例は、高ドープサブコレクタ層４２の上に選択
エッチング可能材料４４を形成し、選択エッチング可能
材料４４の部分を除去し、次いで、その構造の上にコレ
クタ層４６、ベース層４８、及びエミッタ層５０を成長
させることを含む。次いで、選択エッチング可能材料４
４は、高ドープサブコレクタ層４２と高ドープベース層
４８との間にアンダカット領域を形成するように除去さ
れると云える。その構造は、改善高周波及び高パワ応用
と云う利点を提供する。
の形の１つにおいて、減少ベース・コレクタキャパシタ
ンスを有するバイポーラトランジスタ製造方法を含む。
特定実施例は、高ドープサブコレクタ層４２の上に選択
エッチング可能材料４４を形成し、選択エッチング可能
材料４４の部分を除去し、次いで、その構造の上にコレ
クタ層４６、ベース層４８、及びエミッタ層５０を成長
させることを含む。次いで、選択エッチング可能材料４
４は、高ドープサブコレクタ層４２と高ドープベース層
４８との間にアンダカット領域を形成するように除去さ
れると云える。その構造は、改善高周波及び高パワ応用
と云う利点を提供する。
【００５５】
【関連出願とのクロスリファランス】次の出願は、本願
に関係した主題を含み、かつ本願の讓受者に讓受されて
いる。すなわち、１９９２年８月３１日提出された米国
特許出願第０７／９３８，１９０号、１９９３年８月２
５日提出された米国特許出願第０８／１１２，００９
号、及び１９９３年４月３０日提出された米国特許出願
第０８／０５６，００４号。
に関係した主題を含み、かつ本願の讓受者に讓受されて
いる。すなわち、１９９２年８月３１日提出された米国
特許出願第０７／９３８，１９０号、１９９３年８月２
５日提出された米国特許出願第０８／１１２，００９
号、及び１９９３年４月３０日提出された米国特許出願
第０８／０５６，００４号。
【図１】先行技術トランジスタの断面図。
【図２】本発明の第１実施例トランジスタの実施例製造
プロセスにおけるエッチ層及びサブコレクタ層を形成す
るステップ直後の断面図。
プロセスにおけるエッチ層及びサブコレクタ層を形成す
るステップ直後の断面図。
【図３】本発明の第１実施例トランジスタの実施例製造
プロセスにおけるエッチ層の（ホトレジストによる）除
覆部分を除去するステップ直後の断面図。
プロセスにおけるエッチ層の（ホトレジストによる）除
覆部分を除去するステップ直後の断面図。
【図４】本発明の第１実施例トランジスタの実施例製造
プロセスにおけるコレクタ層、ベース層、エミッタ層、
バッファ層、及びエミッタ接点層を形成するステップ直
後の断面図。
プロセスにおけるコレクタ層、ベース層、エミッタ層、
バッファ層、及びエミッタ接点層を形成するステップ直
後の断面図。
【図５】本発明の第１実施例トランジスタの実施例製造
プロセスにおけるエミッタメサ、及びベース接点を形成
するステップの直後の断面図。
プロセスにおけるエミッタメサ、及びベース接点を形成
するステップの直後の断面図。
【図６】本発明の第１実施例トランジスタの実施例製造
プロセスにおけるエッチ層の縁を露出するためにコレク
タ層及びエチング層の部分を除去するステップ直後の断
面図。
プロセスにおけるエッチ層の縁を露出するためにコレク
タ層及びエチング層の部分を除去するステップ直後の断
面図。
【図７】本発明の第１実施例トランジスタの実施例製造
プロセスにおけるエッチ層の残存部分を除去する（アン
ダカット形成）ステップ直後の断面図。
プロセスにおけるエッチ層の残存部分を除去する（アン
ダカット形成）ステップ直後の断面図。
【図８】本発明の第１実施例トランジスタの実施例製造
プロセスにおけるパッシベーション誘電体層を形成する
ステップ直後の断面図。
プロセスにおけるパッシベーション誘電体層を形成する
ステップ直後の断面図。
【図９】本発明の第１実施例トランジスタの実施例製造
プロセスにおけるコレクタ金属をリフトオフするステッ
プ直後の断面図。
プロセスにおけるコレクタ金属をリフトオフするステッ
プ直後の断面図。
【図１０】本発明の第１実施例トランジスタの実施例製
造プロセスにおけるアンダカット領域を共形被覆する更
にパッシベーション誘電体層を形成するステップ直後の
断面図。
造プロセスにおけるアンダカット領域を共形被覆する更
にパッシベーション誘電体層を形成するステップ直後の
断面図。
【図１１】本発明の第２実施例トランジスタの断面図。
【図１２】本発明の第２実施例トランジスタの実施例製
造プロセスにおけるエッチ層の（ホトレジストによる）
除覆部分を除去するステップ直後の断面図。
造プロセスにおけるエッチ層の（ホトレジストによる）
除覆部分を除去するステップ直後の断面図。
【図１３】本発明の第２実施例トランジスタの実施例製
造プロセスにおけるエッチ層の除覆部分を除去した跡の
空間を高ドープ層で充填するステップ直後の断面図。
造プロセスにおけるエッチ層の除覆部分を除去した跡の
空間を高ドープ層で充填するステップ直後の断面図。
【図１４】本発明の第２実施例トランジスタの実施例製
造プロセスにおけるコレクタ層、ベース層、エミッタ
層、バッファ層、及び接点層を形成するステップ直後の
断面図。
造プロセスにおけるコレクタ層、ベース層、エミッタ
層、バッファ層、及び接点層を形成するステップ直後の
断面図。
【図１５】本発明の第３実施例トランジスタの断面図。
【図１６】本発明の第３実施例トランジスタの実施例製
造プロセスにおけるエミッタメサを形成するステップの
直後の断面図。
造プロセスにおけるエミッタメサを形成するステップの
直後の断面図。
【図１７】本発明の第３実施例トランジスタの実施例製
造プロセスにおけるエッチ層を形成するステップの直後
の断面図。
造プロセスにおけるエッチ層を形成するステップの直後
の断面図。
【図１８】本発明の第３実施例トランジスタの実施例製
造プロセスにおけるコレクタ層、ベース層、エミッタ
層、バッファ層、及びエミッタ接点層を形成するステッ
プ直後の断面図。
造プロセスにおけるコレクタ層、ベース層、エミッタ
層、バッファ層、及びエミッタ接点層を形成するステッ
プ直後の断面図。
【図１９】本発明の第４実施例トランジスタの実施例製
造プロセスにおけるエミッタメサ、ベース接点を形成
し、及びホトレジスト層をパターン化するステップ直後
の断面図。
造プロセスにおけるエミッタメサ、ベース接点を形成
し、及びホトレジスト層をパターン化するステップ直後
の断面図。
【図２０】本発明の第４実施例トランジスタの実施例製
造プロセスにおけるアンダカットを形成するステップ直
後の断面図。
造プロセスにおけるアンダカットを形成するステップ直
後の断面図。
【図２１】本発明の第４実施例トランジスタの実施例製
造プロセスにおけるコレクタ接点を形成するステップ直
後の断面図。
造プロセスにおけるコレクタ接点を形成するステップ直
後の断面図。
４０ 半導体基板 ４２ 高ドープサブコレクタ層 ４４ エッチ層 ４６ 高ドープコレクタ層 ４８ ベース層 ５０ エミッタ層 ５２ バッファ層 ５４ エミッタ接点層 ５６ エミッタ接点メタライゼーション ５８ ベース接点メタライゼージョン ６０ ホトレジスト（図６）、パッシベーション誘電体
層（図８〜１０） ６８ パッシベーション誘電体層 ９２ サブコレクタ層 ８３ エッチ層 ８４ 高ドープ層 ８６ コレクタ層 ８８ ベース層 ９０ エミッタ層 ９２ バッファ層 ９４ 接点層 １１２ サブコレクタ層 １１３ エッチ層 １１６ コレクタ層 １１８ ベース層 １２０ エミッタ層 １２２ バッファ層 １２４ エミッタ接点層 １４０ 基板 １４２ サブコレクタ層 １４４ 下側エッチングストップ層 １４６ コレクタ層 １４８ 上側エッチングストップ層 １５０ バッファ層 １５２ ベース層 １５４ エミッタ層 １５６ エミッタキャップ層 １５８ エミッタ接点層 １６２ ベース接点 １６４ 誘電体層 １６６ ホトレジスト １６８ コレクタ接点 １７０ 過剰金属
層（図８〜１０） ６８ パッシベーション誘電体層 ９２ サブコレクタ層 ８３ エッチ層 ８４ 高ドープ層 ８６ コレクタ層 ８８ ベース層 ９０ エミッタ層 ９２ バッファ層 ９４ 接点層 １１２ サブコレクタ層 １１３ エッチ層 １１６ コレクタ層 １１８ ベース層 １２０ エミッタ層 １２２ バッファ層 １２４ エミッタ接点層 １４０ 基板 １４２ サブコレクタ層 １４４ 下側エッチングストップ層 １４６ コレクタ層 １４８ 上側エッチングストップ層 １５０ バッファ層 １５２ ベース層 １５４ エミッタ層 １５６ エミッタキャップ層 １５８ エミッタ接点層 １６２ ベース接点 １６４ 誘電体層 １６６ ホトレジスト １６８ コレクタ接点 １７０ 過剰金属
Claims (2)
- 【請求項１】 ａ． 第１層と、 前記第１層に隣接する第２層とを含む材料構造を提供す
るステップ、 ｂ． 前記第１層を露出させかつ前記第２層内に開口を
形成するために前記第２層の部分を除去するステップ、 ｃ． 前記開口を充填する第３層を形成するステップ、 ｄ． 前記第３層の上に第４層を形成するステップ、 ｅ． 前記第２層の縁を露出させるために前記第２層の
部分、前記第３層の部分、及び前記第４層の部分を除去
するステップ、 ｆ． 前記第２層の残存部分を除去するステップであっ
て、前記第２層の除去によって前記第４層と前記第１層
との間のキャパシタンスが減少させられる、前記残存部
分を前記除去するステップを含む電子デバイス製造方
法。 - 【請求項２】 サブコレクタ層、 前記サブコレクタ層の部分上に支持されかつアンダーカ
ット領域によって前記部分以外の前記サブコレクタ層か
ら分離されたコレクタ層、 前記コレクタ層の上に横たわるベース層、 前記ベース層の上に横たわるエミッタ層を含むバイポー
ラトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US287741 | 1994-08-09 | ||
| US08/287,741 US5445976A (en) | 1994-08-09 | 1994-08-09 | Method for producing bipolar transistor having reduced base-collector capacitance |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864610A true JPH0864610A (ja) | 1996-03-08 |
Family
ID=23104139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7202602A Pending JPH0864610A (ja) | 1994-08-09 | 1995-08-08 | 電子デバイス製造方法及びこの方法によるバイポーラトランジスタ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5445976A (ja) |
| EP (1) | EP0703607B1 (ja) |
| JP (1) | JPH0864610A (ja) |
| KR (1) | KR100379208B1 (ja) |
| DE (1) | DE69524516T2 (ja) |
| TW (1) | TW275134B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6825508B2 (en) | 2001-09-11 | 2004-11-30 | Sharp Kabushiki Kaisha | Heterojunction bipolar transistor and production process therefor |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298438A (en) * | 1992-08-31 | 1994-03-29 | Texas Instruments Incorporated | Method of reducing extrinsic base-collector capacitance in bipolar transistors |
| US5700701A (en) * | 1992-10-30 | 1997-12-23 | Texas Instruments Incorporated | Method for reducing junction capacitance and increasing current gain in collector-up bipolar transistors |
| US5702958A (en) * | 1994-08-09 | 1997-12-30 | Texas Instruments Incorporated | Method for the fabrication of bipolar transistors |
| US5485025A (en) * | 1994-12-02 | 1996-01-16 | Texas Instruments Incorporated | Depleted extrinsic emitter of collector-up heterojunction bipolar transistor |
| US5665614A (en) * | 1995-06-06 | 1997-09-09 | Hughes Electronics | Method for making fully self-aligned submicron heterojunction bipolar transistor |
| US5625206A (en) * | 1996-06-03 | 1997-04-29 | Lucent Technologies Inc. | High-speed double-heterostructure bipolar transistor devices |
| US5859447A (en) * | 1997-05-09 | 1999-01-12 | Yang; Edward S. | Heterojunction bipolar transistor having heterostructure ballasting emitter |
| US6060402A (en) * | 1998-07-23 | 2000-05-09 | The Whitaker Corporation | Process for selective recess etching of epitaxial field effect transistors with a novel etch-stop layer |
| DE19834491A1 (de) | 1998-07-31 | 2000-02-03 | Daimler Chrysler Ag | Anordnung und Verfahren zur Herstellung eines Heterobipolartransistors |
| JP3509682B2 (ja) * | 2000-01-31 | 2004-03-22 | シャープ株式会社 | ヘテロ接合バイポーラトランジスタおよびその製造方法、並びに、通信装置 |
| TWI277156B (en) * | 2001-07-04 | 2007-03-21 | Sumitomo Chemical Co | Thin film crystal wafer with PN-junction and its manufacturing process |
| JP2004327904A (ja) * | 2003-04-28 | 2004-11-18 | Renesas Technology Corp | バイポーラトランジスタおよびその製造方法 |
| EP2250666A1 (en) * | 2008-02-28 | 2010-11-17 | Nxp B.V. | Semiconductor device and method of manufacture thereof |
| US9105488B2 (en) * | 2010-11-04 | 2015-08-11 | Skyworks Solutions, Inc. | Devices and methodologies related to structures having HBT and FET |
| US9679869B2 (en) | 2011-09-02 | 2017-06-13 | Skyworks Solutions, Inc. | Transmission line for high performance radio frequency applications |
| US9059138B2 (en) | 2012-01-25 | 2015-06-16 | International Business Machines Corporation | Heterojunction bipolar transistor with reduced sub-collector length, method of manufacture and design structure |
| EP3567629A3 (en) | 2012-06-14 | 2020-01-22 | Skyworks Solutions, Inc. | Power amplifier modules including related systems, devices, and methods |
| US11355586B2 (en) * | 2020-10-22 | 2022-06-07 | Walter Tony WOHLMUTH | Heterojuction bipolar transistor |
| US11728380B2 (en) | 2021-06-24 | 2023-08-15 | Globalfoundries U.S. Inc. | Bipolar transistor with base horizontally displaced from collector |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0558100B1 (en) * | 1986-04-01 | 1996-12-04 | Matsushita Electric Industrial Co., Ltd. | Bipolar transistor |
| JPH01238161A (ja) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2574862B2 (ja) * | 1988-04-15 | 1997-01-22 | 富士通株式会社 | ホットエレクトロントランジスタ及びその製造方法 |
| CA1318418C (en) * | 1988-09-28 | 1993-05-25 | Richard Norman Nottenburg | Heterostructure bipolar transistor |
| JPH02159036A (ja) * | 1988-12-13 | 1990-06-19 | Matsushita Electric Ind Co Ltd | バイポーラトランジスタの製造方法 |
| JPH02235341A (ja) * | 1989-03-08 | 1990-09-18 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタ |
| JP2808145B2 (ja) * | 1989-08-24 | 1998-10-08 | 富士通株式会社 | 半導体装置 |
| JPH03108339A (ja) * | 1989-09-22 | 1991-05-08 | Hitachi Ltd | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| JPH03291942A (ja) * | 1990-04-09 | 1991-12-24 | Fujitsu Ltd | ヘテロ接合半導体装置の製造方法 |
| JPH0414831A (ja) * | 1990-05-08 | 1992-01-20 | Sony Corp | 配線形成方法 |
| US5118382A (en) * | 1990-08-10 | 1992-06-02 | Ibm Corporation | Elimination of etch stop undercut |
| EP0478923B1 (en) * | 1990-08-31 | 1997-11-05 | Texas Instruments Incorporated | Method of fabricating self-aligned heterojunction bipolar transistors |
| US5270223A (en) * | 1991-06-28 | 1993-12-14 | Texas Instruments Incorporated | Multiple layer wide bandgap collector structure for bipolar transistors |
| US5298438A (en) * | 1992-08-31 | 1994-03-29 | Texas Instruments Incorporated | Method of reducing extrinsic base-collector capacitance in bipolar transistors |
-
1994
- 1994-08-09 US US08/287,741 patent/US5445976A/en not_active Expired - Lifetime
-
1995
- 1995-08-05 KR KR1019950024226A patent/KR100379208B1/ko not_active IP Right Cessation
- 1995-08-08 JP JP7202602A patent/JPH0864610A/ja active Pending
- 1995-08-09 EP EP95305566A patent/EP0703607B1/en not_active Expired - Lifetime
- 1995-08-09 DE DE69524516T patent/DE69524516T2/de not_active Expired - Lifetime
- 1995-09-27 TW TW084110084A patent/TW275134B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6825508B2 (en) | 2001-09-11 | 2004-11-30 | Sharp Kabushiki Kaisha | Heterojunction bipolar transistor and production process therefor |
Also Published As
| Publication number | Publication date |
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| EP0703607A3 (ja) | 1996-04-24 |
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