JPH0862580A - 表示素子 - Google Patents

Abstract

(57)【要約】 【目的】 互いに等価な一対の垂直走査回路を内蔵する
表示素子の検査端子を削減化する。 【構成】 表示素子は画素アレイ部２とこれを駆動する
走査部とこの走査部から出力される信号を外部に取り出
す検査用の端子とを備えている。走査部は画素アレイ部
２の左右両側に分離配置された互いに等価な一対の垂直
走査回路６，７を含み、画素アレイ部２を左右両側から
同時に駆動する。検査端子３は一対の垂直走査回路６，
７から出力される信号Ｖｏｕｔ１，Ｖｏｕｔ２に対して
共通に設けられている。ゲート回路４が両垂直走査回路
６，７と検査端子３との間に介在しており、両垂直走査
回路６，７から出力される一対の信号Ｖｏｕｔ１，Ｖｏ
ｕｔ２を論理処理して共通の検査端子３から交互に取り
出す様にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画素アレイ部とこれを駆
動する走査部とが同一基板上に形成されたアクティブマ
トリクス型の表示素子に関する。より詳しくは、動作確
認等の為該走査部から出力される信号を検査する技術に
関する。

【０００２】

【従来の技術】従来のアクティブマトリクス型表示素子
は行状に配線した複数のゲートラインと列状に配線した
複数のデータラインと両者の交差部に設けられた複数の
画素とを有している。この画素は例えば微細な液晶セル
からなり行列状に配置して画素アレイ部を構成する。個
々の画素に対応してこれを駆動する為薄膜トランジスタ
等のスイッチング素子が集積形成されている。又垂直走
査回路を備えており各ゲートラインを順次垂直走査して
一水平期間毎に１行分の画素を選択する。さらに水平走
査回路を有しており一水平期間内で各データラインを順
次走査し、映像信号をサンプリングして選択された１行
分の画素に点順次で映像信号を書き込む。

【０００３】

【発明が解決しようとする課題】従来の表示素子は一般
に垂直走査回路と水平走査回路を１個ずつ内蔵してい
る。ところが、最近両走査回路の少なくとも一方を２個
分内蔵した表示素子が提案されている。例えば互いに等
価な一対の垂直走査回路を画素アレイ部の両側に分離配
置してこれを両側から同時に垂直走査する。この様に一
対の走査回路を設けるのは、主として冗長性を持たせる
事が目的であり、一方の垂直走査回路に故障あるいは不
良があっても、他方の垂直走査回路が正常に動作すれ
ば、表示素子全体として何等問題がない。ところで、ア
クティブマトリクス型の表示素子は互いに所定の間隙を
介して接合した駆動基板及び対向基板と該間隙に保持さ
れた液晶等の電気光学物質とからなるパネル構造を有し
ている。上述した画素アレイ部と走査回路は半導体プロ
セスを用いて駆動基板上に集積形成されている。通常の
半導体装置の製造と同様に、駆動基板の製造過程におい
ても集積形成した走査回路等の動作特性を測定する検査
が行なわれる。この目的で、駆動基板の周辺には外部か
らプローブが可能な検査端子が設けられている。走査回
路を画素アレイ部の両側に配置した冗長構造では走査回
路が増える分検査端子の個数が増加する事になる。しか
しながら、駆動基板のレイアウトの観点及び静電気対策
の観点からすると、検査端子の個数はできるだけ少なく
する事が望まれる。この点に鑑み、本発明は検査端子の
個数削減が可能な内部回路構成を有する表示素子を提供
する事を目的とする。

【０００４】

【課題を解決するための手段】上述した本発明の目的を
達成する為以下の手段を講じた。即ち、本発明にかかる
表示素子は基本的な構成として、画素アレイ部と、これ
を駆動する走査部と、該走査部から出力される信号を外
部に取り出す検査用の端子とを備えている。前記走査部
は該画素アレイ部の両側に分離配置された互いに等価な
一対の走査回路を含み、該画素アレイ部を両側から同時
に駆動する。本発明の特徴事項として、前記検査用の端
子は該一対の走査回路から出力される各信号に対して共
通に設けられた共通端子となっている。又、ゲート回路
が分離配置した両走査回路と共通端子との間に介在して
おり、両走査回路から出力される一対の信号を論理処理
して該共通端子から交互に取り出す様にしている。好ま
しくは、前記ゲート回路は片方の信号を反転してから両
信号を論理処理し、互いに識別可能な状態で一対の信号
を取り出す様にしている。各走査回路は外部から入力さ
れたスタートパルスを順次転送して画素アレイ部を順次
駆動するシフトレジスタを備えている。この場合、前記
ゲート回路は該スタートパルスに応じて動作し各シフト
レジスタの特定段から出力される信号を論理処理し交互
に選択する。前記画素アレイ部はマトリクス状に配置し
た画素電極と、これに対向配置した対向電極と、両電極
の間に介在する液晶と、個々の画素電極に接続し該走査
部により駆動されるスイッチング素子とを有している。

【０００５】

【作用】本発明によれば、アクティブマトリクス型の表
示素子は水平走査回路及び垂直走査回路の少なくとも一
方を２個内蔵しており冗長性を持たせている。この２個
の走査回路の出力信号を１つの共通端子に選択的に取り
出し、検査を行なっている。２個の走査回路の出力信号
を論理合成し交互に取り出す事により、共通端子を用い
て両走査回路の検査を可能にしている。従って、検査用
の端子の個数を削減できる。さらには、２個の走査回路
のうち一方から出力される信号を例えば反転させた後論
理合成し、交互に取り出す様にしている。これにより、
出力信号と走査回路の対応付けが可能となり、例えば故
障した側の走査回路が判別でき故障解析等に有用であ
る。

【０００６】

【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる表示素子の第一
実施例を示す模式的な平面図である。一般に、表示素子
は駆動基板と対向基板を互いに接合したパネル構造を有
しているが、図では駆動基板のみを示し理解を容易にし
ている。図示する様に、駆動基板１上には画素アレイ部
２と、これを駆動する周辺走査部と、これに外部から信
号を供給する入力パッド５とが集積形成されている。画
素アレイ部２は行列配置した画素を有している。個々の
画素は画素電極ＰＸＬとスイッチング用の薄膜トランジ
スタＴｒとからなる。又、行状に配列したゲートライン
Ｘと列状に配列したデータラインＹとを備えている。各
薄膜トランジスタＴｒのゲート電極は対応するゲートラ
インＸに接続され、ソース電極は対応するデータライン
Ｙに接続され、ドレイン電極は対応する画素電極ＰＸＬ
に接続されている。なお図示しないが、対向基板側には
対向電極が設けられており、個々の画素電極ＰＸＬとの
間で液晶等の電気光学物質を保持している。

【０００７】周辺の走査部は垂直走査回路と水平走査回
路とを含んでいる。垂直走査回路は入力パッド５から供
給された垂直スタートパルスＶＳＴや２相の垂直クロッ
クパルスＶＣＫ１，ＶＣＫ２等に応じて動作し、順次画
素の各行を選択駆動する。又、水平走査回路は同じく外
部から供給された水平スタートパルスＨＳＴや２相の水
平クロックパルスＨＣＫ１，ＨＣＫ２に応じて、選択さ
れた画素を列順次で書き込み駆動する。本例では、互い
に等価な一対の垂直走査回路６，７を備えており画素ア
レイ部２の左右両側に配置され、画素の各行を両側から
同時に選択駆動する。即ち、第一垂直走査回路６がゲー
トラインＸの左端側に接続される一方、第二垂直走査回
路７がゲートラインＸの右端側に接続されている。両垂
直走査回路６，７は互いに同一タイミングでゲートパル
スを順次出力し、薄膜トランジスタＴｒを行毎に開閉し
て上述した画素の選択駆動を行なう。一対の垂直走査回
路６，７を設けると回路構成の冗長性が生まれ信頼性が
高くなると共に、各ゲートラインＸの両側から同時にゲ
ートパルスを入力する為従来問題となっていた波形なま
りによるオーバラッピングが抑制できる。一方、水平走
査回路８は１個のみでありデータラインＹの一端に接続
されている。水平走査回路８は入力パッド５を介して外
部から供給された映像信号を各データラインＹにサンプ
リング分配し、選択された画素を列順次で書き込み駆動
する。

【０００８】本発明の特徴事項として、駆動基板１の周
辺には第一垂直走査回路６から出力される信号Ｖｏｕｔ
１及び第二垂直走査回路７から出力される信号Ｖｏｕｔ
２に対して共通に設けられた検査端子３が形成されてい
る。この検査端子３は外部からプロービング可能であ
り、上述したＶｏｕｔ１及びＶｏｕｔ２を測定して両垂
直走査回路６，７の検査を行なう。なお、図示しないが
水平走査回路８及びその他の回路要素の為に設けられた
検査端子も駆動基板１の周辺に配置されている。ゲート
回路４が両垂直走査回路６，７と共通の検査端子３との
間に介在しており、両垂直走査回路６，７から出力され
る一対の信号Ｖｏｕｔ１，Ｖｏｕｔ２を論理処理して共
通の検査端子３から交互に取り出す様にしている。図で
は、論理合成された出力信号をＶｏｕｔで表わしてい
る。なお、各垂直走査回路は外部から入力された垂直ス
タートパルスＶＳＴを順次転送して画素アレイ部２を順
次駆動するシフトレジスタを内蔵している。ゲート回路
４はこの垂直スタートパルスＶＳＴに応じて動作し各シ
フトレジスタの特定段から出力される信号を論理処理し
交互に選択する。

【０００９】図１の（Ｂ）はゲート回路４の具体的な構
成例を表わしている。図示する様にゲート回路４は１個
のフリップフロップ（Ｆ／Ｆ）１１と３個のナンドゲー
ト素子１２，１３，１４とから構成されている。フリッ
プフロップ１１の入力端子には垂直スタートパルスＶＳ
Ｔが入力され、これを１／２分周して２相の選択信号
Ｑ，ＱＸを出力する。第一のナンドゲート素子１２の一
方の入力端子には選択信号Ｑが印加され、他方の入力端
子には第一垂直走査回路６から出力された検査用の信号
Ｖｏｕｔ１が印加される。第二のナンドゲート素子１３
の一方の入力端子には選択信号ＱＸが印加され、他方の
入力端子には第二垂直走査回路７から出力された検査用
の信号Ｖｏｕｔ２が印加される。これら一対のナンドゲ
ート素子１２，１３には第三のナンドゲート素子１４が
接続している。このナンドゲート素子１４の出力端子は
図１の（Ａ）に示した共通の検査端子３に接続してい
る。かかる構成により、一対の信号Ｖｏｕｔ１，Ｖｏｕ
ｔ２を共通の検査端子３からＶｏｕｔとして交互に取り
出す事が可能になる。この出力信号Ｖｏｕｔを測定する
事により、第一垂直走査回路６、第二垂直走査回路７の
片方が誤動作しているのか両方とも誤動作しているのか
判別できる。

【００１０】次に、図２を参照して、図１に示したゲー
ト回路４の動作を詳細に説明する。図のタイミングチャ
ートに示す様に、垂直スタートパルスＶＳＴは１フィー
ルド毎にフリップフロップ１１に入力される。このフリ
ップフロップ１１は垂直スタートパルスＶＳＴを１／２
分周し、２相の選択信号Ｑ，ＱＸを生成する。一方の選
択信号Ｑがハイレベルの時第一のナンドゲート素子１２
が開き、Ｖｏｕｔ１が通過するので、これがＶｏｕｔと
なって第三のナンドゲート素子１４の出力端子に現われ
る。次のフィールドでは他方の選択信号ＱＸがハイレベ
ルとなり、第二のナンドゲート素子１３が開きＶｏｕｔ
２が通過するので、これがＶｏｕｔとなって検査端子３
に供給される。この様に、Ｖｏｕｔ１とＶｏｕｔ２を交
互に選択し、共通の検査端子３から取り出す様にしてい
る。２フィールド分の出力波形を測定する事で両方の垂
直走査回路６，７を検査する事が可能である。即ち、検
査に必要な測定時間は最低２フィールド（１フレーム）
分となる。

【００１１】ところで、互いに等価な一対の垂直走査回
路を内蔵した表示素子を検査する場合、検査端子の個数
を増やさない為、例えば何れか一方の垂直走査回路の出
力信号のみを検査する事も考えられる。あるいは、一対
の垂直走査回路から出力される信号の単純な論理積をと
って検査に供する方式も考えられる。前者の場合は他方
の垂直走査回路が正常動作しても検査対象となっている
一方の垂直走査回路が誤動作していれば判定が不合格と
なる。一対の垂直走査回路を設ける理由の一つが冗長性
を持たせる事であるにも関わらず、判定が不合格となる
のは不都合である。又、単純な論理積をとる後者の場合
は、何れか一方の垂直走査回路が誤動作した場合判定が
不合格となる。この場合にも、冗長性向上の目的に反す
る。さらに、後者の方式の場合、誤動作している側の垂
直走査回路を特定する為の情報が得られない為、不良解
析等に支承が生じる。これに対し、本発明によれば一対
の走査回路から出力される信号をフィールド毎交互に選
択しているので、片方が誤動作しているかあるいは両方
が誤動作しているかを確実に判定する事ができる。

【００１２】図３は、図１の（Ｂ）に示したゲート回路
４に含まれるフリップフロップ１１の具体的な構成例を
示す回路図である。フリップフロップは４個のトランス
ミッションゲート素子と４個のインバータとから構成さ
れている。各トランスミッションゲート素子に印加する
制御信号φとその反転信号を作成する為、２個のインバ
ータも付加されている。かかる構成により、垂直スター
トパルスＶＳＴを１／２分周して、互いに逆相の選択信
号Ｑ，ＱＸを生成する事ができる。

【００１３】図４は、ゲート回路４の他の構成例を示す
回路図である。基本的には、図１の（Ｂ）に示したゲー
ト回路と同一の構成を有しており、対応する部分には対
応する参照番号を付して理解を容易にしている。異なる
点は、Ｖｏｕｔ１が直接第一のナンドゲート素子１２に
印加される一方、Ｖｏｕｔ２が追加されたインバータ１
５を介して第二のナンドゲート素子１３に印加される事
である。このゲート回路は片方の信号Ｖｏｕｔ２を反転
してから両信号Ｖｏｕｔ１，Ｖｏｕｔ２を論理処理する
事により、互いに識別可能な状態で一対の信号Ｖｏｕｔ
１，Ｖｏｕｔ２を取り出す様にしている。

【００１４】図５のタイミングチャートを参照して、図
４に示したゲート回路の動作を説明する。選択信号Ｑが
ハイレベルの時Ｖｏｕｔ１がそのままＶｏｕｔとして検
査端子に出力される。一方選択信号ＱＸがハイレベルの
時、Ｖｏｕｔ２の反転信号がＶｏｕｔとして検査端子３
に供給される。１フィールド毎にＶｏｕｔ１と反転Ｖｏ
ｕｔ２が出力されるので、両者が互いに識別可能とな
り、異常が検出された場合どちらの垂直走査回路が誤動
作しているのか対応がとれる。この方式により、仮にど
ちらか一方の垂直走査回路が誤動作を起しても、それが
何れであるか判別する事が可能になる。

【００１５】図６は、図１に示した垂直走査回路６，７
の具体的な構成例を示す回路図である。前述した様に、
垂直走査回路は一水平期間毎液晶画素駆動用の薄膜トラ
ンジスタＴｒを導通状態にする為のゲートパルスを出力
するものであり、水平走査回路８に対し１フィールドで
線順次走査を完了する。回路構成は液晶画素の行数に相
当する段数のＤ型フリップフロップ２１を多段直列接続
したシフトレジスタからなる。２相の垂直クロックパス
ルＶＣＫ１，ＶＣＫ２で垂直スタートパルスＶＳＴを順
次転送しゲートパルスを出力する。又、次段のナンドゲ
ート素子２２に通す事で、実際の液晶画素行の半分の段
数で垂直スタートパルスＶＳＴを順次転送する。かかる
構成を有するシフトレジスタの特定段から検査用の信号
Ｖｏｕｔ１又はＶｏｕｔ２が取り出される。

【００１６】図７は、本発明にかかる表示素子の第二実
施例を示す模式的なブロック図である。図１に示した第
一実施例と異なる点は、垂直走査回路を１個にする一
方、２個の水平走査回路を画素アレイ部の上下両側に配
置して同時駆動する様にした事である。図示する様、本
表示素子は行状に配線した複数のゲートラインＸと列状
に配線した複数のデータラインＹと両者の交差部に設け
られた複数の液晶画素ＬＣとを有している。個々の液晶
画素ＬＣに対応してこれを駆動する薄膜トランジスタＴ
ｒが集積形成されている。１個の垂直走査回路３１を備
えており垂直スタートパルスＶＳＴ及び垂直クロックパ
ルスＶＣＫに応じてゲートパルスφ_V を順次出力し、各
ゲートラインＸを順次垂直走査して一水平期間毎に１行
分の液晶画素ＬＣを選択する。又、第一水平走査回路３
２を有しており一水平期間内で各データラインＹを順次
走査し、ビデオライン３３から供給される映像信号をサ
ンプリングして選択された１行分の液晶画素ＬＣに点順
次で書き込む。具体的には、各データラインＹは水平ス
イッチＨＳＷを介してビデオライン３３に接続されてお
り外部から映像信号の供給を受ける。第一水平走査回路
３２は順次サンプリングパルスφ_H を出力し各水平スイ
ッチＨＳＷを順次開閉駆動して各データラインＹに映像
信号をサンプリングする。又、第一水平走査回路３２と
回路的に等価な第二水平走査回路３４が画素アレイ部の
下側に配置されている。又、各データラインＹの下端側
にも水平スイッチＨＳＷが設けられている。第一水平走
査回路３２と第二水平走査回路３４は互いに同時に駆動
し、映像信号のサンプリングを行なう。本発明の特徴事
項として、ゲート回路３５が設けられており、両水平走
査回路３２，３４から出力される一対の信号Ｖｏｕｔ
１，Ｖｏｕｔ２を論理処理して共通の検査端子から交互
に取り出す様にしている。

【００１７】

【発明の効果】以上説明した様に、本発明によれば、表
示素子に内蔵された互いに等価な一対の走査回路に対し
て、測定用の検査端子を増やす事なく、夫々の走査回路
を独立して検査する事が可能となる。又、検査端子が１
個であっても、論理合成された出力信号と各走査回路の
対応が確実にとれ、異常発生の際の解析に有効である。

【図面の簡単な説明】

【図１】本発明にかかる表示素子の第一実施例を示す模
式的な回路図である。

【図２】図１に示したゲート回路の動作説明に供するタ
イミングチャートである。

【図３】図１に示したゲート回路に含まれるフリップフ
ロップの構成例を示す回路図である。

【図４】ゲート回路の他の構成例を示す回路図である。

【図５】図４に示したゲート回路の動作説明に供するタ
イミングチャートである。

【図６】図１に示した垂直走査回路に内蔵されるシフト
レジスタの構成例を示す回路図である。

【図７】本発明にかかる表示素子の第二実施例を示す回
路図である。

【符号の説明】

１ 駆動基板 ２ 画素アレイ部 ３ 検査端子 ４ ゲート回路 ６ 第一垂直走査回路 ７ 第二垂直走査回路 ８ 水平走査回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 画素アレイ部と、これを駆動する走査部
   と、該走査部から出力される信号を外部に取り出す検査
   用の端子とを備えた表示素子であって、 前記走査部は該画素アレイ部の両側に分離配置された互
   いに等価な一対の走査回路を含み、該画素アレイ部を両
   側から同時に駆動すると共に、 前記検査用の端子は該一対の走査回路から出力される各
   信号に対して共通に設けられた共通端子であり、 ゲート回路が両走査回路と共通端子との間に介在してお
   り、両走査回路から出力される一対の信号を論理処理し
   て該共通端子から交互に取り出す様にした事を特徴とす
   る表示素子。
2. 【請求項２】 前記ゲート回路は片方の信号を反転して
   から両信号を論理処理し互いに識別可能な状態で一対の
   信号を取り出す様にした事を特徴とする請求項１記載の
   表示素子。
3. 【請求項３】 各走査回路は外部から入力されたスター
   トパルスを順次転送して画素アレイ部を順次駆動するシ
   フトレジスタを備えており、前記ゲート回路は該スター
   トパルスに応じて動作し各シフトレジスタの特定段から
   出力される信号を論理処理し交互に選択する事を特徴と
   する請求項１記載の表示素子。
4. 【請求項４】 前記画素アレイ部はマトリクス状に配置
   した画素電極と、これに対向配置した対向電極と、両電
   極の間に介在する液晶と、個々の画素電極に接続し該走
   査部により駆動されるスイッチング素子とを有する事を
   特徴とする請求項１記載の表示素子。