JPH08340063A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH08340063A
JPH08340063A JP14664995A JP14664995A JPH08340063A JP H08340063 A JPH08340063 A JP H08340063A JP 14664995 A JP14664995 A JP 14664995A JP 14664995 A JP14664995 A JP 14664995A JP H08340063 A JPH08340063 A JP H08340063A
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Abstract

(57)【要約】 【目的】 プリコート剤５の流出による半導体チップの
特性劣化を防止する。 【構成】 半導体チップの一主面上の周囲に、配線金属
部の高さより高い高さを有する堤部１を設ける。その面
上にプリコート剤５を流込んでも流出せず、半導体の特
性を維持できる。この堤部１とＦＥＴパターン部２内の
配線金属部とを同時に形成すれば、堤部１の高さを高く
保つことができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に超高周波用プラスチックパッケージを
有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来、超高周波の半導体装置のパッケー
ジは、セラミック製のケースを使用しセラミック製のキ
ャップを使用していた。しかし、半導体装置の低価格を
行う上でパッケージのモールド化は必須項目である。
【０００３】ところが、半導体装置のモールドパッケー
ジにおいて、ゲート電極とソース電極との間を比誘電率
の大きな（真空中の誘電率に対して誘電率の大きな）モ
ールド樹脂で満たすと、高周波信号の損失を引起こす。
また、モールド樹脂の耐湿性の悪さが多湿環境下での信
頼性上も問題となっている。
【０００４】上記の問題点を解決するために、図４に示
すようにペレットをマウントし、その後、ワイヤボンデ
ィングを行い、その後、基板部３に設けられたＦＥＴパ
ターン部２の上面に比誘電率の低いモールド樹脂（以後
プリコート剤５と呼ぶ）をポッティングし、ベークを行
い、モールド樹脂で封入を行う。このプリコート剤５を
ポッティングすることにより高周波信号の損失を緩和
し、耐湿性改善を行っている。
【０００５】ここで、プリコート剤の比誘電率は、２．
１〜２．２であり、溶剤可溶型透明フッ素樹脂（例え
ば、旭硝子社製のＣＹＴＯＰ（商品名））が用いられ
る。これより比誘電率の高いモールド樹脂の比誘電率
は、３．８程度であり、周知のエポキシ樹脂が用いられ
る。
【０００６】なお、図４（ａ）は半導体装置の上面図、
同図（ｂ）は同図（ａ）のＡ−Ａ部の断面図である。同
図（ａ）中の４はスクライブ部である。
【０００７】
【発明が解決しようとする課題】上述した従来技術にお
いて、プリコート剤のポッティングの際に最適量の制御
をすることは困難であり、ペレット上に３［μｍ］以上
塗布するとプリコート剤の応力によって、ピエゾ効果
（とくに化合物半導体装置）が発生し、ＤＣ特性の変動
を引起こすという欠点があった。また、過剰な塗布によ
りリードフレーム部へプリコート剤が流れ出し、半導体
装置の接触不良を引起こすという欠点があった。
【０００８】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はプリコート剤
によるＤＣ特性の変動及び接触不良を抑えることのでき
る半導体装置及びその製造方法を提供することである。
【０００９】
【課題を解決するための手段】本発明による半導体装置
は、所定高さを有する配線金属部が一主面上に設けられ
た半導体チップと、前記一主面上に流込まれたモールド
樹脂とを含む半導体装置であって、前記一主面の周囲に
設けられ前記配線金属部の高さより高い高さを有する堤
部を含むことを特徴とする。
【００１０】本発明による半導体装置の製造方法は、所
定高さを有する配線金属部と該配線金属部の高さより高
い高さを有する堤部とを半導体チップの一主面上に設け
る第１のステップと、この後に前記一主面上にモールド
樹脂を流込む第２のステップとを含むことを特徴とす
る。
【００１１】
【作用】半導体チップの一主面上の周囲に、配線金属部
の高さより高い高さを有する堤部を設ける。その面上に
モールド樹脂を流込んでも流出せず、半導体の特性を維
持できる。この堤部と配線金属部とを同時に形成すれ
ば、堤部の高さを高く保つことができる。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
【００１３】図１は本発明による半導体装置の一実施例
の概略構成図であり、図４と同等部分は同一符号により
示されている。図に示されているように、本実施例では
ＦＥＴパターン部２の外側でかつスクライブ部４の内側
に、閉じた堤部１を設ける。そして、この堤部１は少な
くとも配線金属部より高く形成する。これにより、組立
時のプリコート剤５の膜厚を堤部１で制御することがで
きるのである。この状態において、他のモールド樹脂に
よるモールドを行うのである。
【００１４】図２を用いて図１の半導体装置の第１の製
造方法を説明する。図２において、まず半導体基板２１
（２ａ）上にメサエッチングを行い（２ｂ）、オーミッ
ク性電極２２を形成する（２ｃ）。また、ゲート電極２
３をリフトオフ法で形成しＦＥＴを作成する。保護膜２
４をウェハ全面に形成し（２ｄ）、配線を行う電極にス
ルーホールを形成する（２ｅ）。
【００１５】次に、スパッタ法によりウェハ全面に配線
金属２５を形成する（２ｆ）。その後に、配線部２８，
堤部２７に金メッキ２６を形成し（２ｇ）、これをマス
クにしてイオンミーリングを行い不必要なスパッタ金属
を除去し、配線部２８及び堤部２７を同時に形成する
（２ｈ）。
【００１６】次に、図３を用いて図１の半導体装置の第
２の製造方法を説明する。図３において、まず半導体基
板２１（３ａ）上にメサエッチングを行い（３ｂ）、オ
ーミック性電極２２及び堤部用パターン２２１を形成す
る（３ｃ）。ゲート電極２３をリフトオフ法で形成しＦ
ＥＴを作成する。保護膜２４をウェハ全面に形成し（３
ｄ）、配線を行う電極にスルーホールを形成する（３
ｅ）。
【００１７】次に、スパッタ法によりウェハ全面に配線
金属２５を形成する（３ｆ）。その後に、配線部２８，
堤部２７に金メッキ２６を形成し（３ｇ）、これをマス
クにしてイオンミーリングを行い不必要なスパッタ金属
を除去し、配線部２８及び堤部２７を同時に形成する
（３ｈ）。
【００１８】以上説明したように、堤部を半導体チップ
の一主面の周囲に設けることにより、プリコート剤のポ
ッティングの際に、その量を最適に制御できるのであ
る。これにより、塗布厚（３μｍ以上）による応力のピ
エゾ効果（特に化合物半導体装置）を防ぐことができ
る。また、過剰な塗布によるリードフレーム部へのプリ
コート剤の流出を防止することができ、組立歩留まりを
２０％程度改善できる。
【００１９】そして、図２または図３に示されているよ
うに配線金属と同時に堤部を形成すれば製造工程が増加
することはない。特に、図３に示されているように堤部
を形成すれば、図２の場合よりも堤部の高さを高くする
ことができるのである。
【００２０】
【発明の効果】以上説明したように本発明は、半導体チ
ップの一主面上の周囲に、配線金属部の高さより高い高
さを有する堤部を設けることにより、その面上にプリコ
ート剤を流込んでも流出せず、半導体の特性を維持でき
るという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の概略構成図
であり、（ａ）は平面図、（ｂ）はそのＡ―Ａ部の断面
図である。
【図２】図（２ａ）〜（２ｈ）は、図１の半導体装置の
製造方法の第１の実施例の手順を示す図である。
【図３】図（３ａ）〜（３ｈ）は、図１の半導体装置の
製造方法の第２の実施例の手順を示す図である。
【図４】従来の半導体装置の概略構成図であり、（ａ）
は平面図、（ｂ）はそのＡ―Ａ部の断面図である。
【符号の説明】
１ 堤部 ２ ＦＥＴパターン部 ３ 基板部 ４ スクライブ部 ５ プリコート剤

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 所定高さを有する配線金属部が一主面上
    に設けられた半導体チップと、前記一主面上に流込まれ
    たモールド樹脂とを含む半導体装置であって、前記一主
    面の周囲に設けられ前記配線金属部の高さより高い高さ
    を有する堤部を含むことを特徴とする半導体装置。
  2. 【請求項２】 所定高さを有する配線金属部と該配線金
    属部の高さより高い高さを有する堤部とを半導体チップ
    の一主面上に設ける第１のステップと、この後に前記一
    主面上にモールド樹脂を流込む第２のステップとを含む
    ことを特徴とする半導体装置の製造方法。
  3. 【請求項３】 前記第１のステップにおいて、前記配線
    金属部と前記堤部とを同時に形成することを特徴とする
    請求項２記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS619846U (ja) * 1984-06-20 1986-01-21 カシオ計算機株式会社 半導体素子の封止構造

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* Cited by examiner, † Cited by third party
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JPS619846U (ja) * 1984-06-20 1986-01-21 カシオ計算機株式会社 半導体素子の封止構造

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